JPH0638577B2 - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPH0638577B2 JPH0638577B2 JP59241758A JP24175884A JPH0638577B2 JP H0638577 B2 JPH0638577 B2 JP H0638577B2 JP 59241758 A JP59241758 A JP 59241758A JP 24175884 A JP24175884 A JP 24175884A JP H0638577 B2 JPH0638577 B2 JP H0638577B2
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- JP
- Japan
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- node
- signal
- transistor
- signal generating
- generating circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title description 18
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲート型電界効果トランジスタ（以下MO
S Tr.と称する）を用いた集積回路における信号発生回
路に関するものである。
S Tr.と称する）を用いた集積回路における信号発生回
路に関するものである。
ＮチヤンネルMOS Tr.を用いた集積回路、特にダイナミ
ツク型のランダム アクセス メモリー (ＲＡＭ)にお
ける従来例の信号発生回路を第３図に示す。一般に集積
回路では１つの外部入力信号から多くの信号を発生させ
る必要があるので、第３図に示すような信号発生回路を
多段カスケード接続することによつて構成される。
ツク型のランダム アクセス メモリー (ＲＡＭ)にお
ける従来例の信号発生回路を第３図に示す。一般に集積
回路では１つの外部入力信号から多くの信号を発生させ
る必要があるので、第３図に示すような信号発生回路を
多段カスケード接続することによつて構成される。
第３図において、φ11は入力信号，φp11は接続点（ノ
ード）を充電し回路を初期化するプリチヤージ信号，φ
12は出力信号である。また１１は信号発生回路の遅延
部，１２は信号発生部である。
ード）を充電し回路を初期化するプリチヤージ信号，φ
12は出力信号である。また１１は信号発生回路の遅延
部，１２は信号発生部である。
入力信号φ11としては、カスケード接続の前段の信号発
生回路の出力信号が加えられることが多いが、入力信号
φ11が活性化される以前に、プリチヤージ信号φp11よ
り信号発生回路の各ノードは初期化され、ノードＮ101
とＮ104はＧＮＤレベルに，ノードＮ102とＮ103は高レ
ベルに，出力φ12はＧＮＤレベルに設定される。
生回路の出力信号が加えられることが多いが、入力信号
φ11が活性化される以前に、プリチヤージ信号φp11よ
り信号発生回路の各ノードは初期化され、ノードＮ101
とＮ104はＧＮＤレベルに，ノードＮ102とＮ103は高レ
ベルに，出力φ12はＧＮＤレベルに設定される。
プリチヤージ信号φp11がＧＮＤレベルになり入力信号
φ11がＧＮＤレベルから高レベルになると、ノードＮ
104とＮ105を両端とする容量Ｃ101は、入力信号φ11に
よりMOS Tr.Ｑ106を通じて充電される。ここでMOS Tr.
Ｑ106のゲート電極は、セルフブートストラツプ効果に
より電源電圧以上に上昇する。従つてMOS Tr.Ｑ105は、
ノードＮ102の電圧が下がらない限りMOS Tr.Ｑ106を導
通しており、このため容量Ｃ101のノードＮ102は最大レ
ベルの電圧が充電される。
φ11がＧＮＤレベルから高レベルになると、ノードＮ
104とＮ105を両端とする容量Ｃ101は、入力信号φ11に
よりMOS Tr.Ｑ106を通じて充電される。ここでMOS Tr.
Ｑ106のゲート電極は、セルフブートストラツプ効果に
より電源電圧以上に上昇する。従つてMOS Tr.Ｑ105は、
ノードＮ102の電圧が下がらない限りMOS Tr.Ｑ106を導
通しており、このため容量Ｃ101のノードＮ102は最大レ
ベルの電圧が充電される。
一方、入力信号がＧＮＤレベルから高レベルになるとノ
ードＮ101の電圧がＧＮＤレベルから高レベルになり、
従つてノードＮ102の電圧はＧＮＤレベルに落ちる。信
号発生回路の遅延部の出力であるノードＮ102の電圧が
ＧＮＤレベルに変わる時間、すなわち遅延時間はトラン
ジスタＱ101〜Ｑ104のサイズを選ぶことによつて任意に
設定することができる。
ードＮ101の電圧がＧＮＤレベルから高レベルになり、
従つてノードＮ102の電圧はＧＮＤレベルに落ちる。信
号発生回路の遅延部の出力であるノードＮ102の電圧が
ＧＮＤレベルに変わる時間、すなわち遅延時間はトラン
ジスタＱ101〜Ｑ104のサイズを選ぶことによつて任意に
設定することができる。
このノードＮ102の電圧がＧＮＤレベルに落ちると、ノ
ードＮ103がＧＮＤレベルになり、MOS Tr.Ｑ106はＯＦ
Ｆ状態となり、またMOS Tr.Ｑ108，Ｑ110もＯＦＦ状態
となる。
ードＮ103がＧＮＤレベルになり、MOS Tr.Ｑ106はＯＦ
Ｆ状態となり、またMOS Tr.Ｑ108，Ｑ110もＯＦＦ状態
となる。
MOS Tr.Ｑ107，Ｑ108および容量Ｃ101はブート・ストラ
ツプ回路を構成しており、MOS Tr.Ｑ108がＯＦＦ状態に
なるとノードＮ104は電源Ｖcc＋ＶTH以上の電圧とな
る。このノードＮ104に出力ドライバ部の負荷トランジ
スタであるMOS Tr.Ｑ109のゲート電極が接続されている
ので、MOS Tr.Ｑ109は出力φ12を電源電圧Ｖccまで駆動
する。
ツプ回路を構成しており、MOS Tr.Ｑ108がＯＦＦ状態に
なるとノードＮ104は電源Ｖcc＋ＶTH以上の電圧とな
る。このノードＮ104に出力ドライバ部の負荷トランジ
スタであるMOS Tr.Ｑ109のゲート電極が接続されている
ので、MOS Tr.Ｑ109は出力φ12を電源電圧Ｖccまで駆動
する。
ここで、本信号発生回路遅延部を必要とする理由は、容
量Ｃ101の一端に接続されるノードＮ104の電位を十分に
充電する時間が必要であるからである。
量Ｃ101の一端に接続されるノードＮ104の電位を十分に
充電する時間が必要であるからである。
従つて、上記のような従来の信号発生回路では入力信号
φ11が加えられた時刻からノードＮ102の電圧がＧＮＤ
レベルに落ちる時刻までは出力ドライバの負荷トランジ
スタおよび駆動トランジスタであるＱ109とＱ110はとも
にＯＮ状態になつてしまう（第４図参照）。
φ11が加えられた時刻からノードＮ102の電圧がＧＮＤ
レベルに落ちる時刻までは出力ドライバの負荷トランジ
スタおよび駆動トランジスタであるＱ109とＱ110はとも
にＯＮ状態になつてしまう（第４図参照）。
特に信号発生回路の負荷が大きい場合、それを駆動する
ためにMOS Tr.Ｑ109，Ｑ110のトランジスタ能力も大き
いものが必要であり、それぞれのトランジスタがＯＮ状
態になれば、大きな電流が電源ＶccとＧＮＤの間に流れ
てしまうという問題があつた。
ためにMOS Tr.Ｑ109，Ｑ110のトランジスタ能力も大き
いものが必要であり、それぞれのトランジスタがＯＮ状
態になれば、大きな電流が電源ＶccとＧＮＤの間に流れ
てしまうという問題があつた。
このような問題点を解決するためには、信号発生回路の
出力部を構成する負荷トランジスタがオン状態になる前
に駆動トランジスタを確実にオフ状態とすることが必要
である。しかし、従来の信号発生回路の構成ではこのよ
うな動作をすることができない。すなわち、例えば第３
図で示す従来の信号発生回路において、Ｑ110のゲート
信号をφP11とすると、以下のような問題点が発生して
しまう。
出力部を構成する負荷トランジスタがオン状態になる前
に駆動トランジスタを確実にオフ状態とすることが必要
である。しかし、従来の信号発生回路の構成ではこのよ
うな動作をすることができない。すなわち、例えば第３
図で示す従来の信号発生回路において、Ｑ110のゲート
信号をφP11とすると、以下のような問題点が発生して
しまう。
出力信号のリセット時を考えると、この時には出力部の
負荷トランジスタがオフとなる前に駆動トランジスタＱ
110がφP11が活性化するためにオン状態となり出力部に
おいて負荷トランジスタと駆動トランジスタが同時にオ
ン状態となり、結果として消費電力が増大してしまう問
題点があった。
負荷トランジスタがオフとなる前に駆動トランジスタＱ
110がφP11が活性化するためにオン状態となり出力部に
おいて負荷トランジスタと駆動トランジスタが同時にオ
ン状態となり、結果として消費電力が増大してしまう問
題点があった。
本発明は上記従来例の問題点に鑑み提案されたものであ
り、消費電力の少ない信号発生回路の提供を目的とす
る。
り、消費電力の少ない信号発生回路の提供を目的とす
る。
本発明によれば遅延回路を有する信号発生回路をカスケ
ード接続することによって構成され、この信号発生回路
群の第２段め以降に用いられる一の信号発生回路の前段
の信号発生回路で発生する信号を用いて、この一の信号
発生回路の出力部の、出力端子と電源とを接続するトラ
ンジスタが活性化する前に、出力端子の電位を接地電位
に設定するトランジスタを非活性化する回路とを、備え
た信号発生回路群を得る。
ード接続することによって構成され、この信号発生回路
群の第２段め以降に用いられる一の信号発生回路の前段
の信号発生回路で発生する信号を用いて、この一の信号
発生回路の出力部の、出力端子と電源とを接続するトラ
ンジスタが活性化する前に、出力端子の電位を接地電位
に設定するトランジスタを非活性化する回路とを、備え
た信号発生回路群を得る。
以下図面を参照して本発明の実施例を説明する。
第１図は本発明の実施例に係る信号発生回路を２段カス
ケード接続した回路図である。
ケード接続した回路図である。
２１は前段の信号発生回路，２２は次段の信号発生回路
を示し、φ21は信号発生回路２１の入力信号，φ22は前
段信号発生回路２１の出力信号で次段信号発生回路２２
の入力信号，φ23は次段信号発生回路２２の出力信号，
φp21とφp22はそれぞれ信号発生回路２１，２２のプリ
チヤージ信号である。
を示し、φ21は信号発生回路２１の入力信号，φ22は前
段信号発生回路２１の出力信号で次段信号発生回路２２
の入力信号，φ23は次段信号発生回路２２の出力信号，
φp21とφp22はそれぞれ信号発生回路２１，２２のプリ
チヤージ信号である。
実施例では、前段の信号発生回路２１の遅延部の出力で
あるノードＮ202を次段の信号発生回路２２の出力ドラ
イバの駆動トランジスタMOS Tr.Ｑ220のゲート電極に接
続している。
あるノードＮ202を次段の信号発生回路２２の出力ドラ
イバの駆動トランジスタMOS Tr.Ｑ220のゲート電極に接
続している。
次に第２図の信号波形図を参照し、第１図の実施例回路
の動作について説明する。信号発生回路２１，２２はま
ずφp21，φp22によつて初期化され、入力信号φ21が信
号発生回路２１に加えられることによつて動作する。信
号発生回路２１の動作は、従来の信号発生回路（第３
図）と同様であるので、説明は省略する。次段の信号発
生回路２２の動作もほぼ同様であるが、MOS Tr.Ｑ220の
ゲート電極に前段の遅延部の出力であるノードＮ202が
接続されているため、信号発生回路２２に前段回路２１
の出力信号φ22がＧＮＤレベルから高レベルとなつて入
力される時にはMOS Tr.Ｑ220がほぼＯＦＦ状態になつて
いる。これによりMOS Tr.Ｑ219，Ｑ220のＯＮ-ＯＮ状態
がなくなるので、消費電力を大幅に減らすことができ
る。
の動作について説明する。信号発生回路２１，２２はま
ずφp21，φp22によつて初期化され、入力信号φ21が信
号発生回路２１に加えられることによつて動作する。信
号発生回路２１の動作は、従来の信号発生回路（第３
図）と同様であるので、説明は省略する。次段の信号発
生回路２２の動作もほぼ同様であるが、MOS Tr.Ｑ220の
ゲート電極に前段の遅延部の出力であるノードＮ202が
接続されているため、信号発生回路２２に前段回路２１
の出力信号φ22がＧＮＤレベルから高レベルとなつて入
力される時にはMOS Tr.Ｑ220がほぼＯＦＦ状態になつて
いる。これによりMOS Tr.Ｑ219，Ｑ220のＯＮ-ＯＮ状態
がなくなるので、消費電力を大幅に減らすことができ
る。
なお実施例では前段の遅延部の信号を信号発生回路の駆
動トランジスタのゲート電極に加えた例を示したが、こ
れに限定する必要はない。すなわち信号発生回路の出力
部の負荷トランジスタがＯＮ状態になる以前に出力部の
駆動トランジスタをＯＦＦ状態とする信号であれば他の
信号でもよい。またＮチヤネルMOS Tr.構成の信号発生
回路に限らずＰチヤネルMOS Tr.構成あるいはＣMOS構成
のものに対しても同様に適用可能である。
動トランジスタのゲート電極に加えた例を示したが、こ
れに限定する必要はない。すなわち信号発生回路の出力
部の負荷トランジスタがＯＮ状態になる以前に出力部の
駆動トランジスタをＯＦＦ状態とする信号であれば他の
信号でもよい。またＮチヤネルMOS Tr.構成の信号発生
回路に限らずＰチヤネルMOS Tr.構成あるいはＣMOS構成
のものに対しても同様に適用可能である。
以上説明したように、本発明によれば出力を駆動する直
前での出力ドライバの負荷トランジスタと駆動トランジ
スタが同時にＯＮ状態になることを防止しているので、
電源・アース間のＯＮ−ＯＮ電流による無駄な消費電力
を減らすことができる。
前での出力ドライバの負荷トランジスタと駆動トランジ
スタが同時にＯＮ状態になることを防止しているので、
電源・アース間のＯＮ−ＯＮ電流による無駄な消費電力
を減らすことができる。
第１図は本発明の実施例に係る信号発生回路を２段カス
ケード接続した回路図、第２図は第１図の回路の動作を
説明するための信号波形図である。第３図は従来例に係
る信号発生回路の回路図、第４図は第３図の回路の動作
を説明するための信号波形図である。 １１……遅延部、１２……信号発生部、 ２１……前段の信号発生回路、 ２２……次段の信号発生回路、 φ11〜φ23……信号発生回路の入・出力信号（またはそ
れらの端子）、 φp11〜φp22……信号発生回路のプリチヤージ信号、 Ｑ101〜Ｑ220……MOS Tr.、 Ｎ101〜Ｎ215……ノード（接続点）。
ケード接続した回路図、第２図は第１図の回路の動作を
説明するための信号波形図である。第３図は従来例に係
る信号発生回路の回路図、第４図は第３図の回路の動作
を説明するための信号波形図である。 １１……遅延部、１２……信号発生部、 ２１……前段の信号発生回路、 ２２……次段の信号発生回路、 φ11〜φ23……信号発生回路の入・出力信号（またはそ
れらの端子）、 φp11〜φp22……信号発生回路のプリチヤージ信号、 Ｑ101〜Ｑ220……MOS Tr.、 Ｎ101〜Ｎ215……ノード（接続点）。
Claims (1)
- 【請求項１】第１電源端子と出力端子との間に接続され
た第１トランジスタ、前記出力端子と第２電源端子との
間に接続された第２トランジスタ、前記第１電源端子と
第１ノードとの間に接続された第３トランジスタ、前記
第１ノードと前記第２電源端子との間に接続された第４
トランジスタ、入力信号端子およびプリチャージ信号端
子を有しプリチャージ期間は第２ノードに高レベルを出
力しプリチャージ期間後の入力信号印加時には前記第２
ノードに低レベルを出力する回路手段、ゲートが前記第
１電源端子に接続された第５トランジスタ、前記入力信
号端子と第３ノードとの間に接続されゲートが前記第５
トランジスタを介して前記第２ノードに接続された第６
トランジスタ、ならびに前記第３ノードと前記第１ノー
ドとの間に接続されたコンデンサを夫々か含む第１およ
び第２の信号発生回路を備え、前記第１の信号発生回路
において前記第１および第３トランジスタのゲートは前
記第３ノードに前記第２および第４トランジスタのゲー
トは前記第２ノードにそれぞれ接続され、前記第２の信
号発生回路において前記第１および第３のトランジスタ
のゲートは前記第３ノードに前記第４トランジスタのゲ
ートは前記第２ノードにそれぞれ接続され、前記第１の
信号発生回路の前記出力端子は前記第２の信号発生回路
の前記入力信号端子に接続され、前記第２の信号発生回
路の前記第２トランジスタのゲートは前記第１の信号発
生回路の前記第２ノードに接続されている信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241758A JPH0638577B2 (ja) | 1984-11-16 | 1984-11-16 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241758A JPH0638577B2 (ja) | 1984-11-16 | 1984-11-16 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121521A JPS61121521A (ja) | 1986-06-09 |
| JPH0638577B2 true JPH0638577B2 (ja) | 1994-05-18 |
Family
ID=17079090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241758A Expired - Lifetime JPH0638577B2 (ja) | 1984-11-16 | 1984-11-16 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638577B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143493A (ja) * | 1982-02-19 | 1983-08-26 | Hitachi Ltd | 抵抗遅延タイミング発生回路 |
| JPS5922444A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | 駆動回路 |
-
1984
- 1984-11-16 JP JP59241758A patent/JPH0638577B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61121521A (ja) | 1986-06-09 |
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