JPH063857B2 - 可変エンフアシス回路 - Google Patents
可変エンフアシス回路Info
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- JPH063857B2 JPH063857B2 JP59218238A JP21823884A JPH063857B2 JP H063857 B2 JPH063857 B2 JP H063857B2 JP 59218238 A JP59218238 A JP 59218238A JP 21823884 A JP21823884 A JP 21823884A JP H063857 B2 JPH063857 B2 JP H063857B2
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、信号対雑音比を改善するノイズリダクショ
ン装置等に好適な可変エンファシス回路に関するもので
ある。
ン装置等に好適な可変エンファシス回路に関するもので
ある。
ノイズリダクション装置は、信号対雑音化を改善する際
に各種の信号処理回路で慣用されているものであるが、
特に、ＦＭ放送や，テレビ放送の音声多重化において重
要性が高い。
に各種の信号処理回路で慣用されているものであるが、
特に、ＦＭ放送や，テレビ放送の音声多重化において重
要性が高い。
例えば、第５図は米国におけるＴＶ音声多重方式の周波
数スペクトラムを示したもので、ベースバンドにはステ
レオの第１音声信号である和信号Ｌ＋Ｒを、また、ステ
レオの第２音声信号である差信号Ｌ−Ｒは２ｆＨ（ｆＨ
は水平周波数）を搬送波とするＡＭ変調信号として送信
されている。
数スペクトラムを示したもので、ベースバンドにはステ
レオの第１音声信号である和信号Ｌ＋Ｒを、また、ステ
レオの第２音声信号である差信号Ｌ−Ｒは２ｆＨ（ｆＨ
は水平周波数）を搬送波とするＡＭ変調信号として送信
されている。
そして、第３の音声信号として、さらに５ｆＨを搬送波
とするＦＭ変調波が送信される。
とするＦＭ変調波が送信される。
このような音声の多重化によると、特に、弱電界地域に
おいてステレオの差信号Ｌ−Ｒ，およびＦＭ変調された
第３の音声信号の信号対雑音比が劣化するので、これら
の信号に対してノイズリダクション装置をつけることが
要請される。
おいてステレオの差信号Ｌ−Ｒ，およびＦＭ変調された
第３の音声信号の信号対雑音比が劣化するので、これら
の信号に対してノイズリダクション装置をつけることが
要請される。
第６図はかかるノイズリダクション装置のブロック図を
示したもので、１０は音声信号のダイナミックレンジを
圧縮して送信する際の圧縮回路系，２０は受信した信号
を伸長することによって元の音声信号に復元する伸長回
路系を示している。入力端子１に供給された音声信号
は、まず、固定エンファシス回路２において雑音成分の
高い高域をあらかじめ増強しておき、電圧制御可変利得
増幅器３（以下、ＶＣＡという）に入力する。４，５は
ＶＣＡ３の利得を制御するバンドパスフィルタ，および
実効値検出回路を示し、信号のダイナミックレンジが大
きいときはＶＣＡ３を制御して圧縮するものである。６
は可変エンファシス回路で後述するように高域の利得の
みを制御する。７，８は前記可変エンファシス回路６を
制御する信号を発生する高域周波数のバンドパスフィル
タと，実効値検出回路、９は出力端子である。
示したもので、１０は音声信号のダイナミックレンジを
圧縮して送信する際の圧縮回路系，２０は受信した信号
を伸長することによって元の音声信号に復元する伸長回
路系を示している。入力端子１に供給された音声信号
は、まず、固定エンファシス回路２において雑音成分の
高い高域をあらかじめ増強しておき、電圧制御可変利得
増幅器３（以下、ＶＣＡという）に入力する。４，５は
ＶＣＡ３の利得を制御するバンドパスフィルタ，および
実効値検出回路を示し、信号のダイナミックレンジが大
きいときはＶＣＡ３を制御して圧縮するものである。６
は可変エンファシス回路で後述するように高域の利得の
みを制御する。７，８は前記可変エンファシス回路６を
制御する信号を発生する高域周波数のバンドパスフィル
タと，実効値検出回路、９は出力端子である。
同様に、受信側の伸長回路系２０にも入力端子１１，可
変エンファシス回路１２，バンドパスフィルタ１３，実
効値検出回路１４，ＶＣＡ１５バンドパスフィルタ１
６，実効値検出回路１７，固定エンファシス回路１８，
出力端子１９が設けられている。
変エンファシス回路１２，バンドパスフィルタ１３，実
効値検出回路１４，ＶＣＡ１５バンドパスフィルタ１
６，実効値検出回路１７，固定エンファシス回路１８，
出力端子１９が設けられている。
かかるノイズリダクション装置では、圧縮回路系１０で
プリエンファシスされた信号を受信側の伸長回路系２０
でデエンファシス処理して元の信号に復元し，よく知ら
れているようにＳ／Ｎ比を改善する。そのため、圧縮回
路側のバンドパスフィルタ５，８と、伸長回路側のバン
ドパスフィルタ１３，１６、および圧縮回路側の実効値
検出回路４，７と、伸長回路側の実効値検出回路１４，
１７は同一の特性を持つ必要がある。そして、圧縮回路
側のＶＣＡ３と、伸長回路側のＶＣＡ１５、および圧縮
回路側の可変エンファシス回路６の特性と、伸長回路側
の可変エンファシス回路１２の特性は逆の伝達特性を持
つことが必要になる。
プリエンファシスされた信号を受信側の伸長回路系２０
でデエンファシス処理して元の信号に復元し，よく知ら
れているようにＳ／Ｎ比を改善する。そのため、圧縮回
路側のバンドパスフィルタ５，８と、伸長回路側のバン
ドパスフィルタ１３，１６、および圧縮回路側の実効値
検出回路４，７と、伸長回路側の実効値検出回路１４，
１７は同一の特性を持つ必要がある。そして、圧縮回路
側のＶＣＡ３と、伸長回路側のＶＣＡ１５、および圧縮
回路側の可変エンファシス回路６の特性と、伸長回路側
の可変エンファシス回路１２の特性は逆の伝達特性を持
つことが必要になる。
このノイズリダクション装置は、可変エンファシス回路
６が圧縮回路側では小信号レベル時に高域をより強調
し、大信号レベル時には高域を減衰するように動作する
ので、小信号入力時に高域の雑音を抑圧し、大信号入力
時は、高域飽和を避けることができ、単なる利得制御の
ノイズリダクション方式に比較して、雑音の抑圧効果は
高くなるという特徴がある。
６が圧縮回路側では小信号レベル時に高域をより強調
し、大信号レベル時には高域を減衰するように動作する
ので、小信号入力時に高域の雑音を抑圧し、大信号入力
時は、高域飽和を避けることができ、単なる利得制御の
ノイズリダクション方式に比較して、雑音の抑圧効果は
高くなるという特徴がある。
第７図は従来の可変エンファシス回路６（１２）の原理
図を示したもので、２１は入力端子、２２は第１の重み
づけ回路で、高域周波数成分を強調する回路、２３，２
６は加算回路である。
図を示したもので、２１は入力端子、２２は第１の重み
づけ回路で、高域周波数成分を強調する回路、２３，２
６は加算回路である。
２４はＶＣＡであり、制御端子２５からの信号によって
利得Ａを可変とするものである。２７は第２の重みづけ
回路で、前記第１の重みづけ回路２２と逆の伝達特性を
もつ回路で構成されている。
利得Ａを可変とするものである。２７は第２の重みづけ
回路で、前記第１の重みづけ回路２２と逆の伝達特性を
もつ回路で構成されている。
なお、２８は出力端子を示す。
この回路で第１の重みづけ回路２２の伝達特性をＴ
(S)、第２の重みづけ回路２７の伝達特性を１／Ｔ(S)と
すると、ＶＣＡ２４の利得Ａに対して入力−出力間の伝
達関数Ｈ(S)は、 伝達関数Ｔ(S)を とし、 直流が単位利得の高域強調特性とすると、 と表わされる。
(S)、第２の重みづけ回路２７の伝達特性を１／Ｔ(S)と
すると、ＶＣＡ２４の利得Ａに対して入力−出力間の伝
達関数Ｈ(S)は、 伝達関数Ｔ(S)を とし、 直流が単位利得の高域強調特性とすると、 と表わされる。
すなわち、Ａ＝１のときは、 Ｈ(S)＝１ Ａ＝０のときは、 Ａ＝∞のときは、 となり、第８図に示すように、ＶＣＡ２４の利得Ａによ
って周波数特性が変化する可変エンファシス回路が構成
される。
って周波数特性が変化する可変エンファシス回路が構成
される。
また、利得Ａは、制御電圧（Ｖｃ）によって変化される
ことができ、利得１／Ａのとき逆の伝達関数Ｈ(S)-1が
得られる。
ことができ、利得１／Ａのとき逆の伝達関数Ｈ(S)-1が
得られる。
第９図はこのような可変エンファシス回路例を集積回路
内に形成する場合を示したもので、３１は集積基板，３
２は集積基板３１内に構成されている電流入力，電流出
力のＶＣＡである。３３は同じく演算増幅器の部分を示
し、３４は可変エンファシス入力端子、３５はその出力
端子である。
内に形成する場合を示したもので、３１は集積基板，３
２は集積基板３１内に構成されている電流入力，電流出
力のＶＣＡである。３３は同じく演算増幅器の部分を示
し、３４は可変エンファシス入力端子、３５はその出力
端子である。
ところで、集積回路の拡散抵抗は、一般に絶対値精度が
悪く温度依存性が大きいため、正確な特定回路等をＩＣ
回路で構成することは好ましくない。
悪く温度依存性が大きいため、正確な特定回路等をＩＣ
回路で構成することは好ましくない。
そこで、第７図の第１，第２の重みづけ回路２２，２７
は外付けされた抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４およびコン
デンサＣ１，Ｃ２で構成され、それぞれの回路の入力と
出力は、抵抗Ｒ５，Ｒ６を介してループ状に接続され可
変エンファシス回路６（１２）が構成されている。
は外付けされた抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４およびコン
デンサＣ１，Ｃ２で構成され、それぞれの回路の入力と
出力は、抵抗Ｒ５，Ｒ６を介してループ状に接続され可
変エンファシス回路６（１２）が構成されている。
そのため、この回路では外付部品および外付けのための
接続ピン（Ｐ１〜Ｐ４）が多くなり回路の大形化、コス
トアップを招いてＩＣ化のメリットがなくなるという問
題がある。
接続ピン（Ｐ１〜Ｐ４）が多くなり回路の大形化、コス
トアップを招いてＩＣ化のメリットがなくなるという問
題がある。
この発明は、かかる問題を解消するためになされたもの
で、可変エンファシス回路において２つの重みづけ回路
を１個の積分回路で具体化できるように構成し、外付け
ピン，および外部接続部品が少なくなるようにするとと
もに、精度の高い可変エンファシス回路を提供するもの
である。
で、可変エンファシス回路において２つの重みづけ回路
を１個の積分回路で具体化できるように構成し、外付け
ピン，および外部接続部品が少なくなるようにするとと
もに、精度の高い可変エンファシス回路を提供するもの
である。
入力信号が供給されている演算増幅器と、高域の利得を
一定にするために零を含む積分出力が得られる変形積分
器と、前記演算増幅器の出力信号をＫ，および（１−
Ｋ）倍に分配する分配回路とを設け、前記演算増幅器の
入力側に変形積分器の出力と、１−Ｋ倍された前記演算
増幅器の出力を帰還するように構成し、出力信号はＫ倍
された前記演算増幅器の出力と前記変形積分器の出力に
よって形成する。
一定にするために零を含む積分出力が得られる変形積分
器と、前記演算増幅器の出力信号をＫ，および（１−
Ｋ）倍に分配する分配回路とを設け、前記演算増幅器の
入力側に変形積分器の出力と、１−Ｋ倍された前記演算
増幅器の出力を帰還するように構成し、出力信号はＫ倍
された前記演算増幅器の出力と前記変形積分器の出力に
よって形成する。
分配回路に供給する制御電圧を高域の信号の実効値レベ
ルに対応してコントロールし、Ｋを０〜１の範囲で変化
させると、高域減衰から高域強調の特性が連続的に得ら
れる可変エンファシス回路となる。
ルに対応してコントロールし、Ｋを０〜１の範囲で変化
させると、高域減衰から高域強調の特性が連続的に得ら
れる可変エンファシス回路となる。
変形積分器は時定数を設定する素子が少なくなり、外付
部品と外付ピンが少なくなるのでＩＣ化が容易になり、
かつ、精度の高いものが得られる。
部品と外付ピンが少なくなるのでＩＣ化が容易になり、
かつ、精度の高いものが得られる。
第１図はこの発明の可変エンファシス回路をブロック図
としたもので、４１は入力端子、４２は入力加算器、４
３は演算増幅器、４４は高域利得を一定にするように零
を持たせた変形積分器、４５，４６は利得（電流）が相
互に１−Ｋ，およびＫとなるように制御端子４７の制御
電圧でコントロールされる分配回路、４８は出力加算
器，４９は出力端子である。
としたもので、４１は入力端子、４２は入力加算器、４
３は演算増幅器、４４は高域利得を一定にするように零
を持たせた変形積分器、４５，４６は利得（電流）が相
互に１−Ｋ，およびＫとなるように制御端子４７の制御
電圧でコントロールされる分配回路、４８は出力加算
器，４９は出力端子である。
この回路は、前記変形積分器４４の伝達関数Ｔ(S)を となるように定めると、入力−出力間の伝達関数は、 となる。
この伝達関数Ｈ′(S)は、前述した第７図の伝達関数Ｈ
(S)（第(2)式）と次の条件が満たされたとき等価な特性
を有する。
(S)（第(2)式）と次の条件が満たされたとき等価な特性
を有する。
すなわち、この発明の分配回路４５，４６の分配係数Ｋ
を０〜１の範囲にとり、 とおくと、前記第(3)式は、 と変形することができる。この第(5)式と前記第(2)式を
対比すると、 前記第７図の重みづけ回路２２（２７）における伝達
関数Ｔ(S)の零の角周波数ωOを変形積分器４４の零の角
周波数ω0と等しく設定する。
を０〜１の範囲にとり、 とおくと、前記第(3)式は、 と変形することができる。この第(5)式と前記第(2)式を
対比すると、 前記第７図の重みづけ回路２２（２７）における伝達
関数Ｔ(S)の零の角周波数ωOを変形積分器４４の零の角
周波数ω0と等しく設定する。
同様に伝達関数Ｔ(S)のω0／ωPと１＋ｍを等しく設
定する。
定する。
Ｋ＝Ａ／１＋Ａの関係を維持する。
ことにより、伝達関数Ｈ(S)とＨ′(s)は等しくなり従来
の可変エンファシス回路６（１２）と同一の特性が得ら
れる。
の可変エンファシス回路６（１２）と同一の特性が得ら
れる。
以下、この発明の各ブロックの説明を行う。分配回路４
５，４６は第２図に示すようなトランジスタ回路によっ
て実現できる。
５，４６は第２図に示すようなトランジスタ回路によっ
て実現できる。
エミッタ共通のトランジスタＱ１，Ｑ２のベースに制御
電圧Ｖｃを加えたときに流れる共通エミッタ電流を
Ｉ０、各トランジスタＱ１，Ｑ２のコレクタ電流を
Ｉ１，Ｉ２とすると、 であることが知られている（但し、ＶＴは熱電圧で、Ｖ
Ｔ＝ｋＴ／ｑである）。
電圧Ｖｃを加えたときに流れる共通エミッタ電流を
Ｉ０、各トランジスタＱ１，Ｑ２のコレクタ電流を
Ｉ１，Ｉ２とすると、 であることが知られている（但し、ＶＴは熱電圧で、Ｖ
Ｔ＝ｋＴ／ｑである）。
この第(6)，(7)式で、ｅXP（ＶＣ／ＶＴ）＝Ａとおく
と、 Ｉ１＝Ｉ０・Ａ／１＋Ａ＝Ｉ０・Ｋ …(8) Ｉ２＝Ｉ０／１＋Ａ＝Ｉ０・（１−Ｋ）…(9) となり、分配回路４５，４６で要求される特性と適合す
る。
と、 Ｉ１＝Ｉ０・Ａ／１＋Ａ＝Ｉ０・Ｋ …(8) Ｉ２＝Ｉ０／１＋Ａ＝Ｉ０・（１−Ｋ）…(9) となり、分配回路４５，４６で要求される特性と適合す
る。
次に、変形積分器４４の一例を第３図（ａ）に示す。こ
の回路で５１は入力端子、５２は変換係数Ｇｍの電圧−
電流変換器、５３は係数比１／ｍの係数器、５４は積分
コンデンサ、５５は加算器、５６は出力端子である。
の回路で５１は入力端子、５２は変換係数Ｇｍの電圧−
電流変換器、５３は係数比１／ｍの係数器、５４は積分
コンデンサ、５５は加算器、５６は出力端子である。
この実施例では電圧−電流変換器５２と、積分コンデン
サ５４からなる積分回路に、係数器５３を通る信号を加
算することによって零を持つ変形積分回路が構成されて
いる。
サ５４からなる積分回路に、係数器５３を通る信号を加
算することによって零を持つ変形積分回路が構成されて
いる。
そして、その伝達関数Ｔ(S)は、 で与えられる。
第３図（ｂ）は変形積分器４４の他の実施例を示すブロ
ック図で、第３図（ａ）の係数器５３の代わりに積分コ
ンデンサ５４に直列に抵抗５７が入れてある。
ック図で、第３図（ａ）の係数器５３の代わりに積分コ
ンデンサ５４に直列に抵抗５７が入れてある。
この実施例の伝達関数Ｔ(S)は、 となる。
Ｇｍ・ｒ＝１／ｍに選ぶと、第(10)式と第(11)式は同一
となり、同一の伝達係数をもつことになる。
となり、同一の伝達係数をもつことになる。
この実施例ではＩＣ化の際に積分コンデンサ５４と抵抗
５７を外付けによって構成することが望ましく、第３図
（ａ）の場合に比較して外付部品数が多くなるが、集積
回路内の構成は簡略化されるというメリットがある。
５７を外付けによって構成することが望ましく、第３図
（ａ）の場合に比較して外付部品数が多くなるが、集積
回路内の構成は簡略化されるというメリットがある。
以上の説明から理解できるように、この発明の可変エン
ファシス回路は、分配係数Ｋを０〜１に変化させること
によって、従来の可変エンファシス回路と同様にＡ＝
０，Ａ＝∞に変化したときの伝達特性（第８図）と同一
のものが得られる。
ファシス回路は、分配係数Ｋを０〜１に変化させること
によって、従来の可変エンファシス回路と同様にＡ＝
０，Ａ＝∞に変化したときの伝達特性（第８図）と同一
のものが得られる。
このとき、従来の回路と同様な高域減衰と高域強調が、
分配係数Ｋと，Ｋ−１で対称特性（従来の場合はＡと１
／Ａ）となり、その特徴が失われることがない。
分配係数Ｋと，Ｋ−１で対称特性（従来の場合はＡと１
／Ａ）となり、その特徴が失われることがない。
第４図はこの発明の可変エンファシス回路の具体的な回
路例を示したもので、一点鎖線６１の内部が集積化され
た回路を示す。
路例を示したもので、一点鎖線６１の内部が集積化され
た回路を示す。
６２は入力端子で、入力信号は抵抗６３で電流交換され
演算増幅器６４の反転入力に接続されている。この演算
増幅器６４の出力は電圧−電流変換器（５２）を構成す
る差動増幅器６５と分配回路（４５，４６）を構成する
差動増幅器６６を駆動する。差動増幅器６５は電流ミラ
ー回路６７および抵抗６８，キャパシタ６９とともに前
述した変形積分器（４４）を構成している。そして、そ
の出力エミッタホロワ７０から取り出され、抵抗７１に
より電流変換され、前記演算増幅器６４の反転入力に帰
還される。また、抵抗、７２によって電流変換され、他
の演算増幅器７３の反転入力に加えられる。
演算増幅器６４の反転入力に接続されている。この演算
増幅器６４の出力は電圧−電流変換器（５２）を構成す
る差動増幅器６５と分配回路（４５，４６）を構成する
差動増幅器６６を駆動する。差動増幅器６５は電流ミラ
ー回路６７および抵抗６８，キャパシタ６９とともに前
述した変形積分器（４４）を構成している。そして、そ
の出力エミッタホロワ７０から取り出され、抵抗７１に
より電流変換され、前記演算増幅器６４の反転入力に帰
還される。また、抵抗、７２によって電流変換され、他
の演算増幅器７３の反転入力に加えられる。
この演算増幅器７３は出力側の加算器（４８）であり、
加算された電流を電圧に変換する。
加算された電流を電圧に変換する。
前記差動増幅器６６の出力は、点線７４で示すように２
組の電流分割回路に加えられ、これらは交流成分のみ取
り出すために２組の電流ミラー回路７５，７６を備えて
いる。この回路のノード７７には（１−Ｋ）に対応する
分配比の出力電流が得られ、演算増幅器６４の反転入力
端に加えられている。一方、ノード７８にはＫに対応す
る分配比の出力電流が得られ、演算増幅器７３の反転入
力端子に入力される。７９は制御電圧が印加される入力
端子である。
組の電流分割回路に加えられ、これらは交流成分のみ取
り出すために２組の電流ミラー回路７５，７６を備えて
いる。この回路のノード７７には（１−Ｋ）に対応する
分配比の出力電流が得られ、演算増幅器６４の反転入力
端に加えられている。一方、ノード７８にはＫに対応す
る分配比の出力電流が得られ、演算増幅器７３の反転入
力端子に入力される。７９は制御電圧が印加される入力
端子である。
この入力端子７９には前述の実効値検出回路７（１４）
から得られる信号の振幅の対数に比例する制御電圧が入
力されることになる。
から得られる信号の振幅の対数に比例する制御電圧が入
力されることになる。
差動増幅器６６に対するバイアス電流は電流ミラー回路
８０を介して抵抗８１によって与えられる。
８０を介して抵抗８１によって与えられる。
一方、差動増幅器６５のバイアス電流は電流ミラー回路
８２を介して抵抗８３によって与えられている。したが
って、差動増幅器６５，６６の伝達コンダクタンスの比
は抵抗８１と８３の比によって設定される。
８２を介して抵抗８３によって与えられている。したが
って、差動増幅器６５，６６の伝達コンダクタンスの比
は抵抗８１と８３の比によって設定される。
ところで、集積回路内に形成されている抵抗７１，７
２，８１は拡散抵抗であり絶対値のバラツキが大きく、
温度依存性もあるが、抵抗比はほぼ一定となる。しか
し、この実施例では外付けの精度の高い抵抗（８３）と
ＩＣ内の抵抗８１の比を伝達コンダクタンスの比に正確
に反映させ、抵抗７１，７２のバラツキの影響を補正す
るように構成することができる。
２，８１は拡散抵抗であり絶対値のバラツキが大きく、
温度依存性もあるが、抵抗比はほぼ一定となる。しか
し、この実施例では外付けの精度の高い抵抗（８３）と
ＩＣ内の抵抗８１の比を伝達コンダクタンスの比に正確
に反映させ、抵抗７１，７２のバラツキの影響を補正す
るように構成することができる。
すなわち、抵抗７１，７２および８１の比が一定に保た
れていれば、これらの抵抗値，および温度依存性が回路
の特性に影響を与えないようにできる。
れていれば、これらの抵抗値，および温度依存性が回路
の特性に影響を与えないようにできる。
この発明の可変エンファシス回路の特性は分配回路４６
のＫが（１−Ｋ）のときに逆の伝達関数となるように働
く。
のＫが（１−Ｋ）のときに逆の伝達関数となるように働
く。
したがって、Ｋを（１−Ｋ）と入れ代えることによって
圧縮回路系１０，および伸長回路系２０の双方に利用で
きる。具体的には入力端子７９の極性を逆にすればよ
い。
圧縮回路系１０，および伸長回路系２０の双方に利用で
きる。具体的には入力端子７９の極性を逆にすればよ
い。
以上説明したように、この発明の可変エンファシス回路
は、制御電圧によって高域減衰から高域強調を連続的に
変化させる特性をもったエンファシス回路が実現でき、
高域減衰と高域強調がＫと（１−Ｋ）の値によって対称
となるように構成されるという特徴を保ちながらＩＣ化
に際して外付け用の接続ピンが減少し、外付けすべき部
品点数が減少するという利点がある。
は、制御電圧によって高域減衰から高域強調を連続的に
変化させる特性をもったエンファシス回路が実現でき、
高域減衰と高域強調がＫと（１−Ｋ）の値によって対称
となるように構成されるという特徴を保ちながらＩＣ化
に際して外付け用の接続ピンが減少し、外付けすべき部
品点数が減少するという利点がある。
そして、外付けの素子が少なくなっても回路特性が安定
であり、かつ、精度の高いものが容易に得られるという
効果がある。
であり、かつ、精度の高いものが容易に得られるという
効果がある。
第１図はこの発明の可変エンファシス回路の原理を示す
ブロック図、第２図は電流分配回路の説明回路図、第３
図（ａ），（ｂ）は変形積分器の実施例を示すブロック
図、第４図はこの発明の可変エンファシス回路の具体的
な集積回路例を示す回路図、第５図は多重化音声信号の
一例を示す周波数スペクトラム図、第６図はノイズリダ
クション装置のブロック図、第７図は従来の可変エンフ
ァシス回路のブロック図、第８図は可変エンファシス特
性図、第９図は従来の可変エンファシスをＩＣ回路で構
成するための説明図である。 図中、４１は入力端子、４２は入力加算器、４３は演算
増幅器、４４は変形積分器、４５，４６は分配回路，４
７は制御端子、４８は出力加算器、４９は出力端子を示
す。
ブロック図、第２図は電流分配回路の説明回路図、第３
図（ａ），（ｂ）は変形積分器の実施例を示すブロック
図、第４図はこの発明の可変エンファシス回路の具体的
な集積回路例を示す回路図、第５図は多重化音声信号の
一例を示す周波数スペクトラム図、第６図はノイズリダ
クション装置のブロック図、第７図は従来の可変エンフ
ァシス回路のブロック図、第８図は可変エンファシス特
性図、第９図は従来の可変エンファシスをＩＣ回路で構
成するための説明図である。 図中、４１は入力端子、４２は入力加算器、４３は演算
増幅器、４４は変形積分器、４５，４６は分配回路，４
７は制御端子、４８は出力加算器、４９は出力端子を示
す。
Claims (1)
- 【請求項１】入力信号が供給されている演算増幅器と、
該演算増幅器から出力される第１の信号が入力されてい
る変形積分器と、前記第１の信号を制御電圧によってＫ
倍および１−Ｋ倍に分配する分配回路を設け、前記演算
増幅器には前記１−Ｋ倍された第１の信号と、前記変形
積分器から出力される第２の信号が帰還され、出力信号
は前記第２の信号と、前記Ｋ倍された第１の信号によっ
て形成されるように構成したことを特徴とする可変エン
ファシス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218238A JPH063857B2 (ja) | 1984-10-19 | 1984-10-19 | 可変エンフアシス回路 |
| CA000491865A CA1239876A (en) | 1984-10-19 | 1985-09-30 | Variable emphasis circuit |
| US06/782,974 US4629995A (en) | 1984-10-19 | 1985-10-02 | Variable emphasis circuit |
| DE8585307508T DE3581689D1 (de) | 1984-10-19 | 1985-10-17 | Variable anhebungsschaltung. |
| EP85307508A EP0178936B1 (en) | 1984-10-19 | 1985-10-17 | Variable emphasis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218238A JPH063857B2 (ja) | 1984-10-19 | 1984-10-19 | 可変エンフアシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116414A JPS61116414A (ja) | 1986-06-03 |
| JPH063857B2 true JPH063857B2 (ja) | 1994-01-12 |
Family
ID=16716756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218238A Expired - Lifetime JPH063857B2 (ja) | 1984-10-19 | 1984-10-19 | 可変エンフアシス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4629995A (ja) |
| EP (1) | EP0178936B1 (ja) |
| JP (1) | JPH063857B2 (ja) |
| CA (1) | CA1239876A (ja) |
| DE (1) | DE3581689D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760602A (en) * | 1986-10-21 | 1988-07-26 | Rca Licensing Corporation | Variable preemphasis/deemphasis network |
| US4764967A (en) * | 1986-10-27 | 1988-08-16 | Rca Licensing Corporation | Tone control system for sampled data signals |
| US7340007B2 (en) * | 2003-09-16 | 2008-03-04 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for pre-emphasis filtering of a modulated signal |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055818A (en) * | 1976-04-09 | 1977-10-25 | Motorola, Inc. | Tone control circuit |
-
1984
- 1984-10-19 JP JP59218238A patent/JPH063857B2/ja not_active Expired - Lifetime
-
1985
- 1985-09-30 CA CA000491865A patent/CA1239876A/en not_active Expired
- 1985-10-02 US US06/782,974 patent/US4629995A/en not_active Expired - Lifetime
- 1985-10-17 EP EP85307508A patent/EP0178936B1/en not_active Expired
- 1985-10-17 DE DE8585307508T patent/DE3581689D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA1239876A (en) | 1988-08-02 |
| DE3581689D1 (de) | 1991-03-14 |
| JPS61116414A (ja) | 1986-06-03 |
| EP0178936B1 (en) | 1991-02-06 |
| EP0178936A3 (en) | 1987-08-19 |
| EP0178936A2 (en) | 1986-04-23 |
| US4629995A (en) | 1986-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |