JPH0638674B2 - 通話路駆動装置 - Google Patents
通話路駆動装置Info
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- JPH0638674B2 JPH0638674B2 JP60279366A JP27936685A JPH0638674B2 JP H0638674 B2 JPH0638674 B2 JP H0638674B2 JP 60279366 A JP60279366 A JP 60279366A JP 27936685 A JP27936685 A JP 27936685A JP H0638674 B2 JPH0638674 B2 JP H0638674B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored program control
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- Exchange Systems With Centralized Control (AREA)
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- Air Bags (AREA)
- Oscillators With Electromechanical Resonators (AREA)
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- Transceivers (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Diaphragms For Electromechanical Transducers (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は通話路駆動装置に関するものであって、特
に、特開昭６１−１４４１９４号公報に記載されている
ような交換機において、指令に応答して、転送元および
転送先に対してスイッチパスを動的に割当てる通話路駆
動装置に関する。
に、特開昭６１−１４４１９４号公報に記載されている
ような交換機において、指令に応答して、転送元および
転送先に対してスイッチパスを動的に割当てる通話路駆
動装置に関する。
［発明の技術的背景］ 現代の通信およびデータシステムにおいては、システム
の種々のポイント間での情報の伝達を迅速かつ効果的に
行なう必要がある。このようなシステムは、音声，デー
タまたはその他の情報を、複数のポイント間で伝達する
ことができる。このポイントは、ある技術分野ではポー
トと呼ばれているものである。このようなシステムの大
部分は、システムの種々のポートを選択的に接続するた
めの交換機を必要とする。現代のシステムは、システム
要求および指令に応答して、複数のポート間のスイッチ
パスの確立および遮断を動的に行なうことができなけれ
ばならない。
の種々のポイント間での情報の伝達を迅速かつ効果的に
行なう必要がある。このようなシステムは、音声，デー
タまたはその他の情報を、複数のポイント間で伝達する
ことができる。このポイントは、ある技術分野ではポー
トと呼ばれているものである。このようなシステムの大
部分は、システムの種々のポートを選択的に接続するた
めの交換機を必要とする。現代のシステムは、システム
要求および指令に応答して、複数のポート間のスイッチ
パスの確立および遮断を動的に行なうことができなけれ
ばならない。
ＰＣＭおよびＴＤＭ技術を使用したシステムにおいて、
ポート間の交換には、ポートからポートへの空間的な交
換と、１つまたは１つ以上のポートにおける時分割され
たチャンネル間の時間的な交換とがある。例えば、３２
チャンネルのポートを８個備えているシステムには、ス
イッチパスの動的な割当てを要求できる２５６個の転送
元および転送先が存在する。
ポート間の交換には、ポートからポートへの空間的な交
換と、１つまたは１つ以上のポートにおける時分割され
たチャンネル間の時間的な交換とがある。例えば、３２
チャンネルのポートを８個備えているシステムには、ス
イッチパスの動的な割当てを要求できる２５６個の転送
元および転送先が存在する。
過去においては、１つの特定の転送元が転送指令を独占
的に有しているため、転送元全てに対して、スイッチパ
スを備える必要があった。一旦、パスが転送元に割当て
られると、そのパスへの新たな割当ては妨げられる。こ
のように、システムに保持された転送元だけが、他の転
送元に対してパスを設定するための指令を使用すること
ができる。２つの転送元に対するパスの設定が要求され
た時に、要求指令は、１つの保持された転送元が一定の
情報を伝達するまで遅延され、第２の指令は、次の伝送
のために後に続く。
的に有しているため、転送元全てに対して、スイッチパ
スを備える必要があった。一旦、パスが転送元に割当て
られると、そのパスへの新たな割当ては妨げられる。こ
のように、システムに保持された転送元だけが、他の転
送元に対してパスを設定するための指令を使用すること
ができる。２つの転送元に対するパスの設定が要求され
た時に、要求指令は、１つの保持された転送元が一定の
情報を伝達するまで遅延され、第２の指令は、次の伝送
のために後に続く。
［発明の解決しようとする課題］ このような従来の技術に対して、指令元に受信される次
の情報を伝達するために、指令元と他の転送元との間の
バスが設定されている時であっても任意の転送元から受
信される指令も処理することができる通話路駆動装置が
要望されている。
の情報を伝達するために、指令元と他の転送元との間の
バスが設定されている時であっても任意の転送元から受
信される指令も処理することができる通話路駆動装置が
要望されている。
この発明の目的は、特定の転送元が転送指令を独占的に
有するのではなく、任意の１つの転送元がそれ自身と転
送先との間または他の転送元と転送先との間の通信チャ
ンネルを設定するために、制御指令が任意の１つの転送
元から受信されることができるようにダイナミックに、
すなわちじょうきょうに適応するようにチャンネルの設
定、切替えを行うことができる通信制御装置を提供する
ことである。
有するのではなく、任意の１つの転送元がそれ自身と転
送先との間または他の転送元と転送先との間の通信チャ
ンネルを設定するために、制御指令が任意の１つの転送
元から受信されることができるようにダイナミックに、
すなわちじょうきょうに適応するようにチャンネルの設
定、切替えを行うことができる通信制御装置を提供する
ことである。
［課題解決のための手段］ この発明によれば、この目的は、それぞれ異なったアド
レスを有する複数のチャンネルにおいて情報を受信およ
び送信する複数のポートを具備する通信スイッチを制御
する装置であって、アドレスが前記スイッチ手段に記憶
されているチャンネルの前記ポート間の接続を設定する
スイッチ手段にデータバスが接続し、チャンネル間の接
続を設定または遮断する指令は任意のチャンネルに与え
られ、前記指令は一連の分離された指令ワードとして供
給され、それら一連の分離された指令ワードはチャンネ
ルが指令元になることを要求する第１の指令ワードと、
それぞれ符号化された指令部分およびアドレス部分を含
む後続する指令ワードとを有している通信制御装置にお
いて、 データバスにそれぞれ接続されているデータＲＡＭ、割
当てＣＡＭ、転送元ＲＡＭ、および転送先ＲＡＭを備
え、割当てＣＡＭは記憶されているチャンネルアドレス
と転送元アドレスバスから受信されたアドレスを比較し
てこの比較の結果に基づいてアドレスが記憶されている
チャンネルからデータＲＡＭが次の指令ワードを書込む
ことを可能にするように構成されている指令レジスタ
と、 指令元になることを要求しているいずれかのチャンネル
から受信される第１の指令ワードに応答して、指令レジ
スタを前記チャンネルに割当て、割当てＣＡＭにチャン
ネルアドレスを書込み、データＲＡＭに第１の指令ワー
ドを書込むデータバスに接続された手段と、 チャンネルアドレスを順次そのチャンネルがデータバス
にアクセスされる時間に発生する第１のチャンネルアド
レス発生手段と、 割当てＣＡＭと、転送元ＲＡＭと、スイッチ手段と、チ
ャンネルアドレス発生手段とを相互接続する転送元アド
レスバス手段と、 データＲＡＭに記憶された指令ワードの符号化された指
令部分を解読した指令部分に応答して制御信号を発生
し、この制御信号の選択されたものを前記スイッチ手段
に供給させる解読手段と、 制御信号に応答して指令レジスタ中のデータＲＡＭから
スイッチ手段へ指令ワードの前記アドレス部分を転送す
ることによって解読された指令部分を実行し、それによ
ってアドレス部分がスイッチ手段により他のアドレスさ
れたチャンネルに接続されるべきチャンネルのアドレス
としてスイッチ手段中に記憶されるようにする指令部分
実行手段とを具備していることを特徴とする通信制御装
置によって達成される。
レスを有する複数のチャンネルにおいて情報を受信およ
び送信する複数のポートを具備する通信スイッチを制御
する装置であって、アドレスが前記スイッチ手段に記憶
されているチャンネルの前記ポート間の接続を設定する
スイッチ手段にデータバスが接続し、チャンネル間の接
続を設定または遮断する指令は任意のチャンネルに与え
られ、前記指令は一連の分離された指令ワードとして供
給され、それら一連の分離された指令ワードはチャンネ
ルが指令元になることを要求する第１の指令ワードと、
それぞれ符号化された指令部分およびアドレス部分を含
む後続する指令ワードとを有している通信制御装置にお
いて、 データバスにそれぞれ接続されているデータＲＡＭ、割
当てＣＡＭ、転送元ＲＡＭ、および転送先ＲＡＭを備
え、割当てＣＡＭは記憶されているチャンネルアドレス
と転送元アドレスバスから受信されたアドレスを比較し
てこの比較の結果に基づいてアドレスが記憶されている
チャンネルからデータＲＡＭが次の指令ワードを書込む
ことを可能にするように構成されている指令レジスタ
と、 指令元になることを要求しているいずれかのチャンネル
から受信される第１の指令ワードに応答して、指令レジ
スタを前記チャンネルに割当て、割当てＣＡＭにチャン
ネルアドレスを書込み、データＲＡＭに第１の指令ワー
ドを書込むデータバスに接続された手段と、 チャンネルアドレスを順次そのチャンネルがデータバス
にアクセスされる時間に発生する第１のチャンネルアド
レス発生手段と、 割当てＣＡＭと、転送元ＲＡＭと、スイッチ手段と、チ
ャンネルアドレス発生手段とを相互接続する転送元アド
レスバス手段と、 データＲＡＭに記憶された指令ワードの符号化された指
令部分を解読した指令部分に応答して制御信号を発生
し、この制御信号の選択されたものを前記スイッチ手段
に供給させる解読手段と、 制御信号に応答して指令レジスタ中のデータＲＡＭから
スイッチ手段へ指令ワードの前記アドレス部分を転送す
ることによって解読された指令部分を実行し、それによ
ってアドレス部分がスイッチ手段により他のアドレスさ
れたチャンネルに接続されるべきチャンネルのアドレス
としてスイッチ手段中に記憶されるようにする指令部分
実行手段とを具備していることを特徴とする通信制御装
置によって達成される。
この発明のダイナミックにチャンネルの切替えを行う通
信制御装置は本出願人の別出願に記載されているような
通信パスの設定装置および通信システムにおいて使用さ
れるのに適している（特開昭６１−１４４１４６号公報
および米国特許第４９１８５９７号明細書参照）。また
この発明の通信制御装置において使用するのに適したダ
イナミックなスイッチは本出願人の別出願である特開昭
６１−１４４１９４号公報に記載されている。
信制御装置は本出願人の別出願に記載されているような
通信パスの設定装置および通信システムにおいて使用さ
れるのに適している（特開昭６１−１４４１４６号公報
および米国特許第４９１８５９７号明細書参照）。また
この発明の通信制御装置において使用するのに適したダ
イナミックなスイッチは本出願人の別出願である特開昭
６１−１４４１９４号公報に記載されている。
この特開昭６１−１４４１９４号公報に記載されている
スイッチは、複数の転送元と転送先との間の空間的およ
び時間的スイッチングをダイナミックに行うＣＡＭ／Ｒ
ＡＭ／ＣＡＭ配列の記憶装置を具備している。このＣＡ
Ｍ／ＲＡＭ／ＣＡＭ配列よりなる記憶装置は、転送元Ｃ
ＡＭ部、転送先ＣＡＭ部、およびデータＲＡＭ部を備え
ており、この各列は、ワードを形成している。パスを確
立するために、転送元アドレスは、ワードの転送元ＣＡ
Ｍ部に記憶され、転送先アドレスは、同じワードの転送
先ＣＡＭに記憶される。
スイッチは、複数の転送元と転送先との間の空間的およ
び時間的スイッチングをダイナミックに行うＣＡＭ／Ｒ
ＡＭ／ＣＡＭ配列の記憶装置を具備している。このＣＡ
Ｍ／ＲＡＭ／ＣＡＭ配列よりなる記憶装置は、転送元Ｃ
ＡＭ部、転送先ＣＡＭ部、およびデータＲＡＭ部を備え
ており、この各列は、ワードを形成している。パスを確
立するために、転送元アドレスは、ワードの転送元ＣＡ
Ｍ部に記憶され、転送先アドレスは、同じワードの転送
先ＣＡＭに記憶される。
データが交換される時に、データ転送元のアドレスは、
同じ転送元アドレスを有する記憶装置に記憶されたワー
ドをアドレス指定するために、ＴＤＭ転送元アドレスバ
スの転送元ＣＡＭに供給される。もし、転送元アドレス
が同一であることが分れば、データは、データバスから
アドレス指定されたワードのＲＡＭ部に書込まれる。デ
ータ転送先のアドレスは、転送先アドレスバスにより転
送先ＣＡＭへ時分割多重で送られる。もし、転送先アド
レスバスのデータ転送先のアドレスが、記憶されている
転送先アドレスと一致すれば、アドレスに適合するデー
タＲＡＭは動作状態となり、データ転送先へデータを伝
達するために、データはデータバスへ読出される。この
発明には、記憶装置の中のワードからおよびワードへア
ドレスを割当ておよび割当てないための手段がさらに備
えられており、これによって、動的なスイッチパスが確
立される。
同じ転送元アドレスを有する記憶装置に記憶されたワー
ドをアドレス指定するために、ＴＤＭ転送元アドレスバ
スの転送元ＣＡＭに供給される。もし、転送元アドレス
が同一であることが分れば、データは、データバスから
アドレス指定されたワードのＲＡＭ部に書込まれる。デ
ータ転送先のアドレスは、転送先アドレスバスにより転
送先ＣＡＭへ時分割多重で送られる。もし、転送先アド
レスバスのデータ転送先のアドレスが、記憶されている
転送先アドレスと一致すれば、アドレスに適合するデー
タＲＡＭは動作状態となり、データ転送先へデータを伝
達するために、データはデータバスへ読出される。この
発明には、記憶装置の中のワードからおよびワードへア
ドレスを割当ておよび割当てないための手段がさらに備
えられており、これによって、動的なスイッチパスが確
立される。
この発明は、上記した動的スイッチのための通話駆動装
置を提供しようとするものであって、この通話路駆動装
置は、システムから受信される指令に応答して、動的ス
イッチに制御信号を供給し、これによって、スイッチ
は、いずれかの転送元と転送先との間のパスを確立およ
び遮断すること、および転送元への折返しパスを提供す
ることができる。
置を提供しようとするものであって、この通話路駆動装
置は、システムから受信される指令に応答して、動的ス
イッチに制御信号を供給し、これによって、スイッチ
は、いずれかの転送元と転送先との間のパスを確立およ
び遮断すること、および転送元への折返しパスを提供す
ることができる。
この発明は、スイッチパスが割当てられるまたは割当て
られないどの転送元からも指令を受信できるようにする
ものである。この指令は解読され、制御信号は、この指
令により定められるパスを確立するための動的スイッチ
に出力される。このため、特定の転送元が指令元として
選定および保持される必要がなくなる。さらに、ＴＤＭ
においては、ポートの時分割されたチャンネルを転送元
および転送先とすることが可能である。このため、適用
可能な転送元および転送先の数を増やすことが可能とな
る。
られないどの転送元からも指令を受信できるようにする
ものである。この指令は解読され、制御信号は、この指
令により定められるパスを確立するための動的スイッチ
に出力される。このため、特定の転送元が指令元として
選定および保持される必要がなくなる。さらに、ＴＤＭ
においては、ポートの時分割されたチャンネルを転送元
および転送先とすることが可能である。このため、適用
可能な転送元および転送先の数を増やすことが可能とな
る。
この通話路駆動装置は、例えば、指令符号，データおよ
びアドレスを記憶するＣＡＭおよびＲＡＭ部をそれぞれ
備えた複数、例えば５列から成る記憶装置を具備してい
る。各列は別々の指令レジスタを構成している。
びアドレスを記憶するＣＡＭおよびＲＡＭ部をそれぞれ
備えた複数、例えば５列から成る記憶装置を具備してい
る。各列は別々の指令レジスタを構成している。
指令レジスタは、転送元から送られる特定の符号化され
た要求信号を受信した場合に、転送元（ポートおよびチ
ャンネル）に割当てられる。このような動的割当てによ
り、特定の符号を出力することが可能な転送元は、パス
を確立する指令元になることができる。このため、指令
レジスタに割当てられた特定の転送元がデータバスに送
られた時はいつでも、その転送元からのデータは、転送
元に割当てられている指令レジスタの中に読み込まれ
る。指令レジスタに読込まれたデータは、通話路駆動装
置および動的スイッチのための制御信号を出力するため
に解読される。パスの確立または遮断，または所望され
る機能の実行のために必要な指令が完了するまで、この
処理は継続され、この時に、他の符号化された要求が指
令元から転送され、これにより、この指令レジスタは割
当てられてない状態になる。そして、この指令レジスタ
は、指令レジスタを必要とする他の指令元によって使用
される。この間に、パスは動的スイッチによりすでに確
立されており、データは、このパスが遮断されるまで転
送可能である。この時に、新しい指令元が設定可能とな
り、新しい指令のセットが指令レジスタに供給され、前
に確立されたパスを遮断する制御信号が供給される。
た要求信号を受信した場合に、転送元（ポートおよびチ
ャンネル）に割当てられる。このような動的割当てによ
り、特定の符号を出力することが可能な転送元は、パス
を確立する指令元になることができる。このため、指令
レジスタに割当てられた特定の転送元がデータバスに送
られた時はいつでも、その転送元からのデータは、転送
元に割当てられている指令レジスタの中に読み込まれ
る。指令レジスタに読込まれたデータは、通話路駆動装
置および動的スイッチのための制御信号を出力するため
に解読される。パスの確立または遮断，または所望され
る機能の実行のために必要な指令が完了するまで、この
処理は継続され、この時に、他の符号化された要求が指
令元から転送され、これにより、この指令レジスタは割
当てられてない状態になる。そして、この指令レジスタ
は、指令レジスタを必要とする他の指令元によって使用
される。この間に、パスは動的スイッチによりすでに確
立されており、データは、このパスが遮断されるまで転
送可能である。この時に、新しい指令元が設定可能とな
り、新しい指令のセットが指令レジスタに供給され、前
に確立されたパスを遮断する制御信号が供給される。
このように、特定の符号化された要求を出力することが
できる転送元はどれも、別の転送元およびこの転送元自
体のためのパスを確立するための指令を出力する指令元
になることができる。転送元が動作状態である間は、指
令を転送元から通話路駆動装置へ転送することが可能で
ある。この通話路駆動装置は、転送元パスを設定するた
めに、指令に応答し、そのパスは転送元自体を含んでい
てもよい。
できる転送元はどれも、別の転送元およびこの転送元自
体のためのパスを確立するための指令を出力する指令元
になることができる。転送元が動作状態である間は、指
令を転送元から通話路駆動装置へ転送することが可能で
ある。この通話路駆動装置は、転送元パスを設定するた
めに、指令に応答し、そのパスは転送元自体を含んでい
てもよい。
実行された指令を監視する場合には、完全な指令を監視
転送先へ送るためのエコーパスを備えることが可能であ
る。
転送先へ送るためのエコーパスを備えることが可能であ
る。
［発明の実施例］ 第１図は、この発明の一実施例に係る通話路駆動装置の
構成を示すブロック図であって、この通話路駆動装置
は、その使用されるシステム内にある状態で示されてい
る。この通話路駆動装置は、特開昭６１−１４４１９４
号公報に開示されているようなスイッチ10と一緒に使用
することが可能である。このスイッチ10は、ＣＡＭ／Ｒ
ＡＭ／ＣＡＭ配列の記憶装置を具備しており、この記憶
装置は、転送元ＣＡＭ12，データＲＡＭ14および転送先
ＣＡＭ16を備えている。転送元ＣＡＭ12は、転送元のア
ドレスを受信および送信するための転送元アドレスバス
18に接続されている。転送先ＣＡＭ16は、転送先のアド
レスを受信および送信するための転送先アドレスバス20
に接続されている。データＲＡＭ14は、ＴＤＭデータバ
ス22に接続されている。転送元アドレス回路19は、カウ
ンタ101からのタイムスロット信号を受信し、選定され
たタイムスロット期間中に転送元アドレスを転送元アド
レスバス18へ出力する。転送先アドレス回路21は、カウ
ンタ101からのタイムスロット信号を受信し、選定され
たタイムスロット期間中に転送先アドレスを転送先アド
レスバス20へ出力する。これらのアドレスバスにおける
アドレスのタイミングは、ＴＤＭデータバスのタイミン
グと同等であり、転送元と転送先とのタイミングの関係
は第９図に示されている。転送元および転送先アドレス
回路19および21は、アドレスを発生させるためのカウン
タを備えている。
構成を示すブロック図であって、この通話路駆動装置
は、その使用されるシステム内にある状態で示されてい
る。この通話路駆動装置は、特開昭６１−１４４１９４
号公報に開示されているようなスイッチ10と一緒に使用
することが可能である。このスイッチ10は、ＣＡＭ／Ｒ
ＡＭ／ＣＡＭ配列の記憶装置を具備しており、この記憶
装置は、転送元ＣＡＭ12，データＲＡＭ14および転送先
ＣＡＭ16を備えている。転送元ＣＡＭ12は、転送元のア
ドレスを受信および送信するための転送元アドレスバス
18に接続されている。転送先ＣＡＭ16は、転送先のアド
レスを受信および送信するための転送先アドレスバス20
に接続されている。データＲＡＭ14は、ＴＤＭデータバ
ス22に接続されている。転送元アドレス回路19は、カウ
ンタ101からのタイムスロット信号を受信し、選定され
たタイムスロット期間中に転送元アドレスを転送元アド
レスバス18へ出力する。転送先アドレス回路21は、カウ
ンタ101からのタイムスロット信号を受信し、選定され
たタイムスロット期間中に転送先アドレスを転送先アド
レスバス20へ出力する。これらのアドレスバスにおける
アドレスのタイミングは、ＴＤＭデータバスのタイミン
グと同等であり、転送元と転送先とのタイミングの関係
は第９図に示されている。転送元および転送先アドレス
回路19および21は、アドレスを発生させるためのカウン
タを備えている。
スイッチ10のＣＡＭ／ＲＡＭ／ＣＡＭ記憶装置は、多く
のワード線を備えることが可能である。例えば、この実
施例では７２本のワード線を備えている。前記特開昭６
１−１４４１９４号公報に記載されているように転送元
ＣＡＭ12は、その出力にＳ ＢＵＳＹ（転送元話中）信
号を発生させることができる。このＳ ＢＵＳＹ信号
は、転送元アドレスバス18に供給されるアドレスが記憶
されているアドレスと比較されて、転送元ＣＡＭ12に記
憶されないことが決定された時に、このことを指示する
ために論理レベル０のような出力を供給するものであ
る。同様に、転送先ＣＡＭ16は、転送先アドレスバス20
に供給されるアドレスが、記憶されているアドレスと比
較されて、転送先ＣＡＭ16に記憶されないことが決定さ
れた時に、論理レベル０のＤ ＢＵＳＹ信号を出力す
る。このように、もしデータＲＡＭ14に対して、特定の
転送元アドレスへの書込みまたは特定の転送先アドレス
からの読出しのいずれかを命じる指令があり、転送元ま
たは転送先ＣＡＭ12または16にそのアドレスが発見され
ない場合には、論理レベル０のＳ ＢＵＳＹ信号または
Ｄ ＢＵＳＹ信号のいずれかが出力される。そして、こ
の論理レベル０のＳ ＢＵＳＹまたはＤ ＢＵＳＹ信号
に応答するリジェクト（否決）論理回路24は、論理レベ
ル１の信号を線100へ出力する。この出力信号は、指令
否決の指示を行なうものである。
のワード線を備えることが可能である。例えば、この実
施例では７２本のワード線を備えている。前記特開昭６
１−１４４１９４号公報に記載されているように転送元
ＣＡＭ12は、その出力にＳ ＢＵＳＹ（転送元話中）信
号を発生させることができる。このＳ ＢＵＳＹ信号
は、転送元アドレスバス18に供給されるアドレスが記憶
されているアドレスと比較されて、転送元ＣＡＭ12に記
憶されないことが決定された時に、このことを指示する
ために論理レベル０のような出力を供給するものであ
る。同様に、転送先ＣＡＭ16は、転送先アドレスバス20
に供給されるアドレスが、記憶されているアドレスと比
較されて、転送先ＣＡＭ16に記憶されないことが決定さ
れた時に、論理レベル０のＤ ＢＵＳＹ信号を出力す
る。このように、もしデータＲＡＭ14に対して、特定の
転送元アドレスへの書込みまたは特定の転送先アドレス
からの読出しのいずれかを命じる指令があり、転送元ま
たは転送先ＣＡＭ12または16にそのアドレスが発見され
ない場合には、論理レベル０のＳ ＢＵＳＹ信号または
Ｄ ＢＵＳＹ信号のいずれかが出力される。そして、こ
の論理レベル０のＳ ＢＵＳＹまたはＤ ＢＵＳＹ信号
に応答するリジェクト（否決）論理回路24は、論理レベ
ル１の信号を線100へ出力する。この出力信号は、指令
否決の指示を行なうものである。
通話路駆動装置の主要部は、多数の指令レジスタ26を形
成する記憶装置を備えている。列状に形成されている各
指令レジスタは、複数のＣＡＭおよびＲＡＭ部を備えて
いる。この実施例では、指令レジスタ16を５個備えてい
るが、その内の１つの指令レジスタ26の回路構成だけを
示す。データＲＡＭ部28は、各指令レジスタに備えられ
ており、各データＲＡＭ部28は、１６ビットのデータを
記憶するために１６個のＲＡＭセルを備えている。この
データＲＡＭ部28は、ラッチ部30の１６個のセルと関連
している。各データＲＡＭセルは、１つのラッチセルに
接続されている。読出し／書込み論理回路32は、全ての
指令レジスタのデータＲＡＭ部と関連している。この読
出し／書込み論理回路32を介して、データをＴＤＭデー
タバス22から書込みこと、またはデータをＴＤＭデータ
バス22へ読出すこと可能である。
成する記憶装置を備えている。列状に形成されている各
指令レジスタは、複数のＣＡＭおよびＲＡＭ部を備えて
いる。この実施例では、指令レジスタ16を５個備えてい
るが、その内の１つの指令レジスタ26の回路構成だけを
示す。データＲＡＭ部28は、各指令レジスタに備えられ
ており、各データＲＡＭ部28は、１６ビットのデータを
記憶するために１６個のＲＡＭセルを備えている。この
データＲＡＭ部28は、ラッチ部30の１６個のセルと関連
している。各データＲＡＭセルは、１つのラッチセルに
接続されている。読出し／書込み論理回路32は、全ての
指令レジスタのデータＲＡＭ部と関連している。この読
出し／書込み論理回路32を介して、データをＴＤＭデー
タバス22から書込みこと、またはデータをＴＤＭデータ
バス22へ読出すこと可能である。
転送元ＲＡＭ部34は、各指令レジスタ26に設けられてお
り、この転送元ＲＡＭ部34は、転送元アドレスを記憶す
るための８個のＲＡＭセルを備えている。指令レジスタ
26の転送元ＲＡＭ部34は、読出し／書込み論理回路36お
よび38にそれぞれ備えられたセルと関連している。読出
し／書込み論理回路36は、転送元アドレスバス18からア
ドレスを書込むため，および転送元アドレスバス18へア
ドレスを読出すために、転送元アドレスバス18に接続さ
れている。読出し／書込み論理回路38は、ＴＤＭデータ
バス22からデータを書込むため，およびＴＤＭデータバ
ス22へデータを読出すために、ＴＤＭデータバス22に接
続されている。
り、この転送元ＲＡＭ部34は、転送元アドレスを記憶す
るための８個のＲＡＭセルを備えている。指令レジスタ
26の転送元ＲＡＭ部34は、読出し／書込み論理回路36お
よび38にそれぞれ備えられたセルと関連している。読出
し／書込み論理回路36は、転送元アドレスバス18からア
ドレスを書込むため，および転送元アドレスバス18へア
ドレスを読出すために、転送元アドレスバス18に接続さ
れている。読出し／書込み論理回路38は、ＴＤＭデータ
バス22からデータを書込むため，およびＴＤＭデータバ
ス22へデータを読出すために、ＴＤＭデータバス22に接
続されている。
割当ＣＡＭ部40は、各指令レジスタ26に設けられてお
り、８個のＣＡＭセルを備えている。この割当ＣＡＭ部
40は、読出し／書込み論理回路42および44にそれぞれ備
えられた８個のセルと関連している。読出し／書込み論
理回路42は、転送元アドレスバス18からアドレスを書込
むため，および転送先アドレスバス18へアドレスを読出
すために、転送元アドレスバス18に接続されている。こ
の読出し／書込み論理回路42は、８ビットバス46にも接
続されている。これは、指令否決信号が読出し／書込み
論理回路42へ出力されるたび毎に、割当てＣＡＭ部40に
供給されるアドレスをバス46に書込むためである。この
ように、指令否決信号は、読出し信号として読出し／書
込み論理回路42へ出力される。読出し／書込み論理回路
44は、ＴＤＭデータバス22に接続されている。
り、８個のＣＡＭセルを備えている。この割当ＣＡＭ部
40は、読出し／書込み論理回路42および44にそれぞれ備
えられた８個のセルと関連している。読出し／書込み論
理回路42は、転送元アドレスバス18からアドレスを書込
むため，および転送先アドレスバス18へアドレスを読出
すために、転送元アドレスバス18に接続されている。こ
の読出し／書込み論理回路42は、８ビットバス46にも接
続されている。これは、指令否決信号が読出し／書込み
論理回路42へ出力されるたび毎に、割当てＣＡＭ部40に
供給されるアドレスをバス46に書込むためである。この
ように、指令否決信号は、読出し信号として読出し／書
込み論理回路42へ出力される。読出し／書込み論理回路
44は、ＴＤＭデータバス22に接続されている。
割当ビット48は、各指令レジスタに設けられており、こ
れは、１個のＣＡＭセルから成るものである。読出し／
書込み論理回路50および52は、割当ビットと関連してい
る。
れは、１個のＣＡＭセルから成るものである。読出し／
書込み論理回路50および52は、割当ビットと関連してい
る。
８個のＲＡＭセルを備えている転送先ＲＡＭ部54が、各
指令レジスタ26に設けられている。この転送先ＲＡＭ部
54は、読出し／書込み論理回路56および58にそれぞれ備
えられた８個のセルと関連している。読出し／書込み論
理回路56は転送先アドレスバス20に接続されており、一
方、読出し／書込み論理回路58は、ＴＤＭデータバス22
に接続されている。
指令レジスタ26に設けられている。この転送先ＲＡＭ部
54は、読出し／書込み論理回路56および58にそれぞれ備
えられた８個のセルと関連している。読出し／書込み論
理回路56は転送先アドレスバス20に接続されており、一
方、読出し／書込み論理回路58は、ＴＤＭデータバス22
に接続されている。
応答ＣＡＭ部60は、各指令レジスタに設けられており、
８個のＣＡＭセルを備えている。この応答ＣＡＭ部60
は、読出し／書込み論理回路62および64にそれぞれ備え
られた８個のセルと関連している。読出し／書込み論理
回路62は転送先アドレスバス20に接続されており、一
方、読出し／書込み論理回路64はＴＤＭデータバス22に
接続されている。
８個のＣＡＭセルを備えている。この応答ＣＡＭ部60
は、読出し／書込み論理回路62および64にそれぞれ備え
られた８個のセルと関連している。読出し／書込み論理
回路62は転送先アドレスバス20に接続されており、一
方、読出し／書込み論理回路64はＴＤＭデータバス22に
接続されている。
各指令レジスタ26は、制御ＣＡＭ部66を備えている。こ
の制御ＣＡＭ部66は、実行ビット68，分類ビット70およ
び応答分類ビット72から成り、これらのビット68,70お
よび72は、比較／書込み回路74,76および78と、書込み
回路73,75および77とにそれぞれ関連している。
の制御ＣＡＭ部66は、実行ビット68，分類ビット70およ
び応答分類ビット72から成り、これらのビット68,70お
よび72は、比較／書込み回路74,76および78と、書込み
回路73,75および77とにそれぞれ関連している。
ＴＤＭデータバス22は、複数の入出力ポート80に接続さ
れている。情報は、この入出力ポート80を介して受信お
よび送信される。実際には、これらのポート80は、多数
の転送元および転送先を備えている。これらの転送元と
転送先は、多数のＰＣＭ直列線または並列データバスで
接続されている。各ポートは、時分割された複数のチャ
ンネル（例えば３２チャンネル）でＰＣＭ情報を受信す
ることができる。これらのチャンネルは、フレームと呼
ばれている形式で伝送される。このように、１つのポー
トの各チャンネルは、転送元または転送先のいずれかに
なることができる。第１図に示されているこの発明の通
話路駆動装置とスイッチ10は、特開昭６１−１４４１４
６号公報および米国特許第４９１８５９７号明細書に記
載されているようなシステムに適用することができる。
れている。情報は、この入出力ポート80を介して受信お
よび送信される。実際には、これらのポート80は、多数
の転送元および転送先を備えている。これらの転送元と
転送先は、多数のＰＣＭ直列線または並列データバスで
接続されている。各ポートは、時分割された複数のチャ
ンネル（例えば３２チャンネル）でＰＣＭ情報を受信す
ることができる。これらのチャンネルは、フレームと呼
ばれている形式で伝送される。このように、１つのポー
トの各チャンネルは、転送元または転送先のいずれかに
なることができる。第１図に示されているこの発明の通
話路駆動装置とスイッチ10は、特開昭６１−１４４１４
６号公報および米国特許第４９１８５９７号明細書に記
載されているようなシステムに適用することができる。
入出力ポート80、さらに詳しく言えば、転送元および転
送先からの入出力ポート80のチャンネルは、予め定めら
れたタイムスロット（ＴＳ）期間中に、ＴＤＭデータバ
ス22に接続される。（ここで、１チャンネル当りのタイ
ムスロットの数は１６タイムスロットであるとする。こ
れは上記特開昭６１−１４４１４６号公報および米国特
許第４９１８５９７号明細書に記載されているような良
く知られた方式で実行される。）ＴＤＭバス22は、１６
本の線から成る並列バスである。この内の１本の線は、
データの各ビットに対応している。
送先からの入出力ポート80のチャンネルは、予め定めら
れたタイムスロット（ＴＳ）期間中に、ＴＤＭデータバ
ス22に接続される。（ここで、１チャンネル当りのタイ
ムスロットの数は１６タイムスロットであるとする。こ
れは上記特開昭６１−１４４１４６号公報および米国特
許第４９１８５９７号明細書に記載されているような良
く知られた方式で実行される。）ＴＤＭバス22は、１６
本の線から成る並列バスである。この内の１本の線は、
データの各ビットに対応している。
データバス22は、ゲート82に接続されている。このゲー
ト82は、指令レジスタ26への要求に使用される特定の符
号語を検出するためのものである。この符号語に応答し
て、ゲート82は、パケット開始（ＳＯＰ）と呼ばれる信
号をＡＮＤゲート84および86へ出力する。割当優先論理
回路88は、どの指令レジスタ26を指令元に割当てるかを
決定するために、５個の指令レジスタ26の割当てを監視
する。もし、５個の指令レジスタ26が全て指令元に割当
てられている場合には、全指令レジスタ信号がゲート84
へ出力される。このように、ゲート84が、クロック信号
ＣＬＫ，ＳＯＰ信号および全指令レジスタ信号を受信し
た場合には、ゲート84は、ＳＯＰ否決信号を線90へ出力
する。この信号は、ＳＯＰ信号が否決されたことを示す
信号である。線90は、割当ＣＡＭ部40に関連している読
出し／書込み論理回路42の読出し入力にも接続されてい
る。このため、指名元になることを要求している転送元
のアドレスは、８ビットバス46へ読出される。
ト82は、指令レジスタ26への要求に使用される特定の符
号語を検出するためのものである。この符号語に応答し
て、ゲート82は、パケット開始（ＳＯＰ）と呼ばれる信
号をＡＮＤゲート84および86へ出力する。割当優先論理
回路88は、どの指令レジスタ26を指令元に割当てるかを
決定するために、５個の指令レジスタ26の割当てを監視
する。もし、５個の指令レジスタ26が全て指令元に割当
てられている場合には、全指令レジスタ信号がゲート84
へ出力される。このように、ゲート84が、クロック信号
ＣＬＫ，ＳＯＰ信号および全指令レジスタ信号を受信し
た場合には、ゲート84は、ＳＯＰ否決信号を線90へ出力
する。この信号は、ＳＯＰ信号が否決されたことを示す
信号である。線90は、割当ＣＡＭ部40に関連している読
出し／書込み論理回路42の読出し入力にも接続されてい
る。このため、指名元になることを要求している転送元
のアドレスは、８ビットバス46へ読出される。
割当優先論理回路88は、５個の指令レジスタ26のそれぞ
れに対応した出力および入力を備えている。この割当優
先論理回路88は、割当てられてない指令レジスタ26の中
で最も優先する指令レジスタ26のゲート86へ信号を出力
する。このため、この信号と、ＳＯＰ信号およびＣＬＫ
信号に応答して、ゲート86は、割当てられてない指令レ
ジスタ26の中で最も優先する指令レジスタ26における全
てのＣＡＭおよびＲＡＭセルに接続されているワード線
へ論理レベル１を出力する。これによって、上記セルは
全て読出しまたは書込み可能状態となる。割当てビット
48は、指令レジスタ26の状態を記憶し、そして、バッフ
ァ92を介して割当優先論理回路88へ出力を供給する。こ
のため、割当優先論理回路88は、電流を維持することが
できる。
れに対応した出力および入力を備えている。この割当優
先論理回路88は、割当てられてない指令レジスタ26の中
で最も優先する指令レジスタ26のゲート86へ信号を出力
する。このため、この信号と、ＳＯＰ信号およびＣＬＫ
信号に応答して、ゲート86は、割当てられてない指令レ
ジスタ26の中で最も優先する指令レジスタ26における全
てのＣＡＭおよびＲＡＭセルに接続されているワード線
へ論理レベル１を出力する。これによって、上記セルは
全て読出しまたは書込み可能状態となる。割当てビット
48は、指令レジスタ26の状態を記憶し、そして、バッフ
ァ92を介して割当優先論理回路88へ出力を供給する。こ
のため、割当優先論理回路88は、電流を維持することが
できる。
指令信号に対する指令レジスタ26の応答および動作は後
で説明するが、この指令レジスタ26の動作の大部分の制
御は、制御ＣＡＭ部66によって行われている。制御ＣＡ
Ｍ部66の実行ビット，分類ビットおよび応答分類ビット
が、実行すべき制御機能を決定している。これらのビッ
トの制御機能は、優先指定機能を有している。このた
め、もし、分類機能が２個またはそれ以上の数の指令レ
ジスタ26で実行されるべきである場合には、分類機能
は、最も優先される指令レジスタにおいて最初に実行さ
れる。さらに、応答分類機能は分類機能に優先し、実行
機能はこの応答分類機能に優先している。このように、
制御優先論理回路94は、各指令レジスタに備えられてい
る３個の制御ＣＡＭビットの各々からバッファ96を介し
てそれぞれ入力を与えられている。制御優先論理回路94
は、５つの出力を備えており、この各出力は、ＡＮＤゲ
ート98をそれぞれ介して各指令レジスタ26接続されてい
る。ＡＮＤゲート98は、指令レジスタ26の全てのＣＡＭ
およびＲＡＭセルに接続されているワード線へ出力を供
給する。このため、指令レジスタ26の全てのＣＡＭおよ
びＲＡＭセルは、読出しまたは書込み可能状態となる。
制御優先論理回路94は、２重の優先決定を実行する。第
１に、制御機能優先に基づく優先性を確立し、第２に、
指令レジスタ優先に基づく優先性を確立する。制御優先
論理回路94には、出力がもう１つあり、この出力は、指
令タイミング回路97へ制御機能信号を供給するためのも
のである。
で説明するが、この指令レジスタ26の動作の大部分の制
御は、制御ＣＡＭ部66によって行われている。制御ＣＡ
Ｍ部66の実行ビット，分類ビットおよび応答分類ビット
が、実行すべき制御機能を決定している。これらのビッ
トの制御機能は、優先指定機能を有している。このた
め、もし、分類機能が２個またはそれ以上の数の指令レ
ジスタ26で実行されるべきである場合には、分類機能
は、最も優先される指令レジスタにおいて最初に実行さ
れる。さらに、応答分類機能は分類機能に優先し、実行
機能はこの応答分類機能に優先している。このように、
制御優先論理回路94は、各指令レジスタに備えられてい
る３個の制御ＣＡＭビットの各々からバッファ96を介し
てそれぞれ入力を与えられている。制御優先論理回路94
は、５つの出力を備えており、この各出力は、ＡＮＤゲ
ート98をそれぞれ介して各指令レジスタ26接続されてい
る。ＡＮＤゲート98は、指令レジスタ26の全てのＣＡＭ
およびＲＡＭセルに接続されているワード線へ出力を供
給する。このため、指令レジスタ26の全てのＣＡＭおよ
びＲＡＭセルは、読出しまたは書込み可能状態となる。
制御優先論理回路94は、２重の優先決定を実行する。第
１に、制御機能優先に基づく優先性を確立し、第２に、
指令レジスタ優先に基づく優先性を確立する。制御優先
論理回路94には、出力がもう１つあり、この出力は、指
令タイミング回路97へ制御機能信号を供給するためのも
のである。
上記したように、否決論理回路24により供給される指令
否決信号は、線100へ出力され、読出し／書込み論理回
路42に対する読出し信号として機能する。この結果、指
令が否決された指令元のアドレスは、８ビットバス46へ
読出される。線100は、読出し／書込み論理回路32の書
込み入力，および否決符号回路102へも接続されてい
る。この否決符号回路102の出力は、ＴＤＭデータバス2
2に接続されており、線100から指令否決信号を受信した
際に予め定められた否決符号信号を出力する。同様に、
読出し／書込み論理回路32への書込み信号によって、特
定の否決符号がデータＲＡＭ28に書込まれる。このた
め、指令レジスタ26は、指令が否決されたという記憶を
維持することができる。
否決信号は、線100へ出力され、読出し／書込み論理回
路42に対する読出し信号として機能する。この結果、指
令が否決された指令元のアドレスは、８ビットバス46へ
読出される。線100は、読出し／書込み論理回路32の書
込み入力，および否決符号回路102へも接続されてい
る。この否決符号回路102の出力は、ＴＤＭデータバス2
2に接続されており、線100から指令否決信号を受信した
際に予め定められた否決符号信号を出力する。同様に、
読出し／書込み論理回路32への書込み信号によって、特
定の否決符号がデータＲＡＭ28に書込まれる。このた
め、指令レジスタ26は、指令が否決されたという記憶を
維持することができる。
分類ＰＬＡ104は、指令元から受信された演算符号を解
読するため、および解読した指令信号を出力するため
に、ＴＤＭデータバス22に接続されている。この分類Ｐ
ＬＡ104は、制御優先論理回路94からの出力信号，およ
びタイムスロット１３からの信号を受信する。指令信号
は、制御優先論理回路94からの出力を受信する指令タイ
ミング回路97へ出力される。
読するため、および解読した指令信号を出力するため
に、ＴＤＭデータバス22に接続されている。この分類Ｐ
ＬＡ104は、制御優先論理回路94からの出力信号，およ
びタイムスロット１３からの信号を受信する。指令信号
は、制御優先論理回路94からの出力を受信する指令タイ
ミング回路97へ出力される。
カウンタ101は、システムからクロック信号（ＣＬＫ）
を受信し、タイミング制御論理回路99および指令タイミ
ング回路97へタイムスロット信号を出力する。
を受信し、タイミング制御論理回路99および指令タイミ
ング回路97へタイムスロット信号を出力する。
このタイミング制御論理回路99は、通話路駆動装置の制
御のために次のようなタイミング信号を出力する。この
タイミング信号は、Ｅ ＣＯＭＰ，Ｃ ＣＯＭＰ，Ｃ
ＰＲＧ，Ｔ ＤＳＧ，Ｆ ＤＳＧ，Ｃ ＴＩＭＥ，ＤＲ
Ｄ，ＤＷＲ，ＣＩＲＷＲ，ＣＦＷＲ，ＡＳＷＲ，ＡＳ
ＣＯＭＰ，およびＡＳＲＤである。指令タイミング回路
97は、指令を実行するために次のようなタイミング信号
を出力する。このタイミング信号は、ＳＷＲ，ＳＲＤ，
ＳＤＷＲ，ＳＤＲＤ，ＤＷＲ，ＤＲＤ，ＥＷＲ，ＥＲ
Ｄ，ＥＤＷＲ，ＥＤＲＤ，ＥＸＷＲ０，ＥＸＷＲ１，Ｒ
ＳＷＲ０，ＲＳＷＲ１，ＳＴＷＲ０，ＳＴＷＲ１，ＰＷ
Ｒ，ＲＲＤ ＲＤＷＲ，ＲＤＲＤ，ＩＣＡＷＲ，および
スイッチ10のための書込みおよび読出し信号である。
御のために次のようなタイミング信号を出力する。この
タイミング信号は、Ｅ ＣＯＭＰ，Ｃ ＣＯＭＰ，Ｃ
ＰＲＧ，Ｔ ＤＳＧ，Ｆ ＤＳＧ，Ｃ ＴＩＭＥ，ＤＲ
Ｄ，ＤＷＲ，ＣＩＲＷＲ，ＣＦＷＲ，ＡＳＷＲ，ＡＳ
ＣＯＭＰ，およびＡＳＲＤである。指令タイミング回路
97は、指令を実行するために次のようなタイミング信号
を出力する。このタイミング信号は、ＳＷＲ，ＳＲＤ，
ＳＤＷＲ，ＳＤＲＤ，ＤＷＲ，ＤＲＤ，ＥＷＲ，ＥＲ
Ｄ，ＥＤＷＲ，ＥＤＲＤ，ＥＸＷＲ０，ＥＸＷＲ１，Ｒ
ＳＷＲ０，ＲＳＷＲ１，ＳＴＷＲ０，ＳＴＷＲ１，ＰＷ
Ｒ，ＲＲＤ ＲＤＷＲ，ＲＤＲＤ，ＩＣＡＷＲ，および
スイッチ10のための書込みおよび読出し信号である。
上記した参考文献において、システムは、インターフェ
ースに適用されている入出力ポート80を備えている。こ
のインターフェースは、マイクロコンピュータのような
制御装置を伴ったものである。このようなインターフェ
ースは、特開昭６１−１４３８６１号公報および特開昭
６１−１４３８６５号公報に記載されている。これら２
つの特許出願は、本願と同一日に出願されたものであ
る。このような制御装置は、指令を出せるインテリジェ
ンス装置と見なすことができる。もちろん、入出力ポー
ト80以外の装置は、インテリジェンス装置であって、指
令を出すことおよびＳＯＰを開始することが可能であ
る。線100に出力される指令否決信号，線90に出力され
るＳＯＰ否決信号，および８ビットバス46は、制御装置
のインターフェースポートに接続されている。このた
め、制御装置は、システムによって要求されるこのよう
な信号に応答することが可能となる。
ースに適用されている入出力ポート80を備えている。こ
のインターフェースは、マイクロコンピュータのような
制御装置を伴ったものである。このようなインターフェ
ースは、特開昭６１−１４３８６１号公報および特開昭
６１−１４３８６５号公報に記載されている。これら２
つの特許出願は、本願と同一日に出願されたものであ
る。このような制御装置は、指令を出せるインテリジェ
ンス装置と見なすことができる。もちろん、入出力ポー
ト80以外の装置は、インテリジェンス装置であって、指
令を出すことおよびＳＯＰを開始することが可能であ
る。線100に出力される指令否決信号，線90に出力され
るＳＯＰ否決信号，および８ビットバス46は、制御装置
のインターフェースポートに接続されている。このた
め、制御装置は、システムによって要求されるこのよう
な信号に応答することが可能となる。
通話路駆動装置の動作は、転送元が指令元になることを
要求してＴＤＭデータバス22へ特定の符号を有するワー
ドを書込み、ゲート82がこのワードに応答してＳＯＰ信
号を出力した時に開始される。割当てられてない指令レ
ジスタ26が存在すると仮定すれば、ＳＯＰ信号と、割当
て優先論理回路88からの信号とによって、割当てられて
ない指令レジスタ26の内の最も優先する指令レジスタ26
のＣＡＭおよびＲＡＭセルは可動状態となる。このた
め、指令元になることを要求している転送元のアドレス
は、割当てＣＡＭ部40に書込み可能となる。次に、ＴＤ
Ｍバス25が指令元からデータを受信し、割当てＣＡＭ部
40がアドレスを承認すると、データＲＡＭ部28が可動状
態となり、ＴＤＭバス22からデータＲＡＭ部28へのデー
タの書込みが可能となる。同時に、分類ビット70には、
論理レベル１が書込まれる。分類ビット70は、次のタイ
ムスロット期間中にワード線を生成し、分類制御機能を
実行可能にする。分類制御機能は、データＲＡＭ部28の
データをＴＤＭデータバス22へ読出すことによって実行
され、同時に、分類ＰＬＡ104も可動状態となる。分離
ＰＬＡ104は、データＲＡＭ部28に記憶されている演算
符号ビットを解読し、指令元から出力された指令の内の
指令可能なものを決定する。この指令可能な指令の数
は、例えば６４指令である。この解読された指令信号お
よびタイミング信号に応答して、指令タイミング回路97
は、複数の書込みおよび読出し制御信号を出力する。同
様に、タイミング制御論理回路99は、通話路駆動装置タ
イミング信号を出力する。これらの種々の信号は、この
発明の通話路駆動装置およびスイッチ10を、後で説明す
るタイミングチャートに基づいて制御するために使用さ
れる。もし、解読された指令からの要求があれば、分類
機能の後に応答分類機能が動作し、この後にに実行機能
が動作することが可能である。
要求してＴＤＭデータバス22へ特定の符号を有するワー
ドを書込み、ゲート82がこのワードに応答してＳＯＰ信
号を出力した時に開始される。割当てられてない指令レ
ジスタ26が存在すると仮定すれば、ＳＯＰ信号と、割当
て優先論理回路88からの信号とによって、割当てられて
ない指令レジスタ26の内の最も優先する指令レジスタ26
のＣＡＭおよびＲＡＭセルは可動状態となる。このた
め、指令元になることを要求している転送元のアドレス
は、割当てＣＡＭ部40に書込み可能となる。次に、ＴＤ
Ｍバス25が指令元からデータを受信し、割当てＣＡＭ部
40がアドレスを承認すると、データＲＡＭ部28が可動状
態となり、ＴＤＭバス22からデータＲＡＭ部28へのデー
タの書込みが可能となる。同時に、分類ビット70には、
論理レベル１が書込まれる。分類ビット70は、次のタイ
ムスロット期間中にワード線を生成し、分類制御機能を
実行可能にする。分類制御機能は、データＲＡＭ部28の
データをＴＤＭデータバス22へ読出すことによって実行
され、同時に、分類ＰＬＡ104も可動状態となる。分離
ＰＬＡ104は、データＲＡＭ部28に記憶されている演算
符号ビットを解読し、指令元から出力された指令の内の
指令可能なものを決定する。この指令可能な指令の数
は、例えば６４指令である。この解読された指令信号お
よびタイミング信号に応答して、指令タイミング回路97
は、複数の書込みおよび読出し制御信号を出力する。同
様に、タイミング制御論理回路99は、通話路駆動装置タ
イミング信号を出力する。これらの種々の信号は、この
発明の通話路駆動装置およびスイッチ10を、後で説明す
るタイミングチャートに基づいて制御するために使用さ
れる。もし、解読された指令からの要求があれば、分類
機能の後に応答分類機能が動作し、この後にに実行機能
が動作することが可能である。
分類機能は、指令レジスタの各部間でデータを移動させ
る。実行機能は、指令レジスタ26からスイッチ10へ，ま
たはスイッチ10から指令レジスタへデータを転送する。
応答分類機能は、スイッチ10の転送元ＣＡＭまたは転送
先ＣＡＭをＴＤＭデータバス10へ読出し、そして、その
アドレスを指令レジスタ26のデータＲＡＭへ書込む。
る。実行機能は、指令レジスタ26からスイッチ10へ，ま
たはスイッチ10から指令レジスタへデータを転送する。
応答分類機能は、スイッチ10の転送元ＣＡＭまたは転送
先ＣＡＭをＴＤＭデータバス10へ読出し、そして、その
アドレスを指令レジスタ26のデータＲＡＭへ書込む。
第２図は、データＲＡＭ部28に用いられているＲＡＭセ
ル106およびラッチ部30に用いられているラッチセル108
の概略的ブロック図である。ＲＡＭセル106はトランジ
スタ110,112,114,116から構成された記憶部を有してい
る。これらのトランジスタで構成されたＲＡＭセル106
は通常の接続のダイナミックＲＡＭであるが、トランジ
スタ112,116のソースと電源ＶＤＤとの間にはデプレッ
ション型トランジスタ118と120が接続されてそれにより
スタチックＲＡＭが構成されているので更新手段を特に
設ける必要はない。トランジスタ110,114のゲートはワ
ード線ＷＬに接続されており、したがってワード線ＷＬ
には書込み信号を与えてこれらトランジスタ110,114を
導通させればビツト線ＢＬとＢＬの電位がトランジスタ
110と112との接続点122およびトランジスタ114と116と
の接続点124に接続され、ビツト線ＢＬとＢＬの電位に
したがってトランジスタ112,116の一方が導通し他方が
遮断され、書込み信号が消滅してトランジスタ110,114
が遮断されてもその状態は保持され、したがってビツト
線ＢＬとＢＬに与えられた情報が記憶される。読出しは
ワード線ＷＬに信号を与えてトランジスタ110,114を導
通させれば接続点122と124の電位がビツト線ＢＬとＢＬ
に接続されて記憶内容が出力される。
ル106およびラッチ部30に用いられているラッチセル108
の概略的ブロック図である。ＲＡＭセル106はトランジ
スタ110,112,114,116から構成された記憶部を有してい
る。これらのトランジスタで構成されたＲＡＭセル106
は通常の接続のダイナミックＲＡＭであるが、トランジ
スタ112,116のソースと電源ＶＤＤとの間にはデプレッ
ション型トランジスタ118と120が接続されてそれにより
スタチックＲＡＭが構成されているので更新手段を特に
設ける必要はない。トランジスタ110,114のゲートはワ
ード線ＷＬに接続されており、したがってワード線ＷＬ
には書込み信号を与えてこれらトランジスタ110,114を
導通させればビツト線ＢＬとＢＬの電位がトランジスタ
110と112との接続点122およびトランジスタ114と116と
の接続点124に接続され、ビツト線ＢＬとＢＬの電位に
したがってトランジスタ112,116の一方が導通し他方が
遮断され、書込み信号が消滅してトランジスタ110,114
が遮断されてもその状態は保持され、したがってビツト
線ＢＬとＢＬに与えられた情報が記憶される。読出しは
ワード線ＷＬに信号を与えてトランジスタ110,114を導
通させれば接続点122と124の電位がビツト線ＢＬとＢＬ
に接続されて記憶内容が出力される。
ラッチセル108は反転回路126を備えており、この反転回
路126の入力はＲＡＭセル106の接点124に接続されてい
る。反転回路126の出力は、トランジスタ128を介して、
反転回路130の入力に接続されている。この反転回路130
の出力は、トランジスタ132を介してビット線ＢＬに接
続されている。反転回路130の出力は、反転回路134の入
力にも接続されており、この反転回路134の出力は、ト
ランジスタ136を介して反転回路130の入力に接続されて
いる。トランジスタ128は、応答ラッチワード線ＲＰＬ
ＷＬに接続され、これによって制御されている。一方、
トランジスタ136は、反転応答ラッチワード線▲
▼に接続され、これによって制御されている。ま
た、トランジスタ132は、応答ワード線ＲＷＬに接続さ
れ、これによって制御されている。
路126の入力はＲＡＭセル106の接点124に接続されてい
る。反転回路126の出力は、トランジスタ128を介して、
反転回路130の入力に接続されている。この反転回路130
の出力は、トランジスタ132を介してビット線ＢＬに接
続されている。反転回路130の出力は、反転回路134の入
力にも接続されており、この反転回路134の出力は、ト
ランジスタ136を介して反転回路130の入力に接続されて
いる。トランジスタ128は、応答ラッチワード線ＲＰＬ
ＷＬに接続され、これによって制御されている。一方、
トランジスタ136は、反転応答ラッチワード線▲
▼に接続され、これによって制御されている。ま
た、トランジスタ132は、応答ワード線ＲＷＬに接続さ
れ、これによって制御されている。
第３図は、割当てＣＡＭ部40，応答ＣＡＭ部60，または
制御ＣＡＭ部66に用いることができる標準的なＣＡＭセ
ル138の回路構成を示すものである。この標準的なＣＡ
Ｍセル138は、第２図に示したセルの構成と同様なＲＡ
Ｍ記憶部，および比較部を備えている。この比較部は、
グランドと比較線ＣＯＭＰ ＯＵＴとの間に直列に接続
されているトランジスタ140および142を備えている。ト
ランジスタ140は、接点124に供給される信号に応答し、
トランジスタ142は、アドレス線▲▼からの信号に
応答する。トランジスタ144および146も、グランドと比
較線ＣＯＭＰ ＯＵＴとの間に直列に接続されている。
トランジスタ144は、接点122に供給される信号に応答
し、トランジスタ146は、アドレス線ＡＬからの信号に
応答する。このＣＡＭセル138は、一対のビット線およ
びアドレス線をそれぞれ備えている以外には、参考文献
として用いた出願明細書に記載されているＣＡＭセルと
同様な動作をする。実際には、ビット線は、比較機能が
実行される場合において、アドレス線が使用されている
期間中に、セルのＲＡＭ記憶部からの読出しおよびＲＡ
Ｍ記憶部への書込みをするものである。
制御ＣＡＭ部66に用いることができる標準的なＣＡＭセ
ル138の回路構成を示すものである。この標準的なＣＡ
Ｍセル138は、第２図に示したセルの構成と同様なＲＡ
Ｍ記憶部，および比較部を備えている。この比較部は、
グランドと比較線ＣＯＭＰ ＯＵＴとの間に直列に接続
されているトランジスタ140および142を備えている。ト
ランジスタ140は、接点124に供給される信号に応答し、
トランジスタ142は、アドレス線▲▼からの信号に
応答する。トランジスタ144および146も、グランドと比
較線ＣＯＭＰ ＯＵＴとの間に直列に接続されている。
トランジスタ144は、接点122に供給される信号に応答
し、トランジスタ146は、アドレス線ＡＬからの信号に
応答する。このＣＡＭセル138は、一対のビット線およ
びアドレス線をそれぞれ備えている以外には、参考文献
として用いた出願明細書に記載されているＣＡＭセルと
同様な動作をする。実際には、ビット線は、比較機能が
実行される場合において、アドレス線が使用されている
期間中に、セルのＲＡＭ記憶部からの読出しおよびＲＡ
Ｍ記憶部への書込みをするものである。
第４図は、第２図に示したような構成のＲＡＭセルに適
合する一対のビット線への書込みまたはビット線からの
読出しに用いることができる読出し／書込み回路148を
示すものである。この読出し／書込み回路148は、読出
し／書込み論理回路32,36,38,56および58の各ビット線
対に対応する回路にそれぞれ使用される。回路148は、
読出し／書込み論理回路44および64にも用いることがで
きる。読出し／書込み論理回路148は、端子150を備えて
いる。この端子150は、バスからのデータを受信するた
め、またはバスへのデータをラッチするためバスの線に
接続するためのものである。端子150は、出力がトラン
ジスタ154を介してビット線ＢＬに接続している反転回
路152の入力に接続されている。反転回路152の出力は、
反転回路156の入力にも接続されている。この反転回路1
56の出力は、トランジスタ158を介してビット線ＢＬに
接続れている。端子160は、書込み信号ＷＲを受信する
ために備えられているものであって、バスからのデータ
をビット線▲▼およびＢＬに供給するために、トラ
ンジスタ154および156に接続されている。書込み動作が
実行される前に、ビット線は、プリチャージ信号ＰＲＧ
に応答するトランジスタ162および164によって充電され
る。このプリチャージ信号ＰＲＧは、端子166に供給さ
れる。この端子166に供給されるプリチャージ信号ＰＲ
Ｇは、トランジスタ162および164をオン状態にし、これ
によって、ビット線にはＶＤＤ信号が供給されて、この
ビット線は論理レベル１に設定される。ＲＡＭセルに記
憶されているデータを読出すために、読出し／書込み回
路148は、ビット線▲▼に接続されたトランジスタ1
68を備えている。このトランジスタ168は、端子170に供
給される読出し信号ＲＤに応答するものである。トラン
ジスタ168は、ビット線▲▼と反転回路172との間に
接続され、この反転回路172の出力は、読出しデータを
供給するための端子150に接続されている。読出し／書
込み回路148は、参考文献として用いた上記出願明細書
に記載されている動作と同様な動作をするものである。
合する一対のビット線への書込みまたはビット線からの
読出しに用いることができる読出し／書込み回路148を
示すものである。この読出し／書込み回路148は、読出
し／書込み論理回路32,36,38,56および58の各ビット線
対に対応する回路にそれぞれ使用される。回路148は、
読出し／書込み論理回路44および64にも用いることがで
きる。読出し／書込み論理回路148は、端子150を備えて
いる。この端子150は、バスからのデータを受信するた
め、またはバスへのデータをラッチするためバスの線に
接続するためのものである。端子150は、出力がトラン
ジスタ154を介してビット線ＢＬに接続している反転回
路152の入力に接続されている。反転回路152の出力は、
反転回路156の入力にも接続されている。この反転回路1
56の出力は、トランジスタ158を介してビット線ＢＬに
接続れている。端子160は、書込み信号ＷＲを受信する
ために備えられているものであって、バスからのデータ
をビット線▲▼およびＢＬに供給するために、トラ
ンジスタ154および156に接続されている。書込み動作が
実行される前に、ビット線は、プリチャージ信号ＰＲＧ
に応答するトランジスタ162および164によって充電され
る。このプリチャージ信号ＰＲＧは、端子166に供給さ
れる。この端子166に供給されるプリチャージ信号ＰＲ
Ｇは、トランジスタ162および164をオン状態にし、これ
によって、ビット線にはＶＤＤ信号が供給されて、この
ビット線は論理レベル１に設定される。ＲＡＭセルに記
憶されているデータを読出すために、読出し／書込み回
路148は、ビット線▲▼に接続されたトランジスタ1
68を備えている。このトランジスタ168は、端子170に供
給される読出し信号ＲＤに応答するものである。トラン
ジスタ168は、ビット線▲▼と反転回路172との間に
接続され、この反転回路172の出力は、読出しデータを
供給するための端子150に接続されている。読出し／書
込み回路148は、参考文献として用いた上記出願明細書
に記載されている動作と同様な動作をするものである。
第５図は、第３図に示したＣＡＭセル138と一緒に用い
ることができる読出し／書込み回路174を概略的に示す
ブロック図である。この回路174は、ＣＡＭセルを制御
するための読出し／書込み論理回路42および62に用いら
れている。端子176は、ＣＡＭセルにデータを書込むた
め，またはＣＡＭセルからデータを読出すためのバスの
線に接続されている。回路174は、第４図に示した回路1
48に備えられた構成装置と同様な構成装置を備えてお
り、第４図と同じ参照符号が付けられている構成装置
は、第４図で記載したものと同様な動作をするものであ
る。さらに、回路174は、トランジスタ178および180を
それぞれ介して、反転回路152および156の出力にそれぞ
れ接続されているアドレス線▲▼およびＡＬを備え
ている。トランジスタ178および180は、比較動作を開始
するための端子182に供給される比較信号ＣＯＭＰに応
答するものである。トランジスタ184は、アドレス線▲
▼とグランドとの間に接続されており、また、トラ
ンジスタ186は、アドレス線ＡＬとグランドとの間に接
続されている。これらのトランジスタ184および186は、
端子188に供給されるディスチャージ信号ＤＳＧによっ
て制御されている。読出し／書込み回路174の動作は、
前に参考文献とした出願明細書に記載されている。しか
しながら、上記出願明細書に記載されている回路におい
ては、書込み，読出しおよび比較動作が全てビット線を
使用して実行されるのに対して、第５図に記載されてい
る回路174では、書込みおよび読出しがビット線ＢＬお
よびＢＬを用いて実行されている間に、アドレス線▲
▼およびＡＬを使用した動作が実行される。
ることができる読出し／書込み回路174を概略的に示す
ブロック図である。この回路174は、ＣＡＭセルを制御
するための読出し／書込み論理回路42および62に用いら
れている。端子176は、ＣＡＭセルにデータを書込むた
め，またはＣＡＭセルからデータを読出すためのバスの
線に接続されている。回路174は、第４図に示した回路1
48に備えられた構成装置と同様な構成装置を備えてお
り、第４図と同じ参照符号が付けられている構成装置
は、第４図で記載したものと同様な動作をするものであ
る。さらに、回路174は、トランジスタ178および180を
それぞれ介して、反転回路152および156の出力にそれぞ
れ接続されているアドレス線▲▼およびＡＬを備え
ている。トランジスタ178および180は、比較動作を開始
するための端子182に供給される比較信号ＣＯＭＰに応
答するものである。トランジスタ184は、アドレス線▲
▼とグランドとの間に接続されており、また、トラ
ンジスタ186は、アドレス線ＡＬとグランドとの間に接
続されている。これらのトランジスタ184および186は、
端子188に供給されるディスチャージ信号ＤＳＧによっ
て制御されている。読出し／書込み回路174の動作は、
前に参考文献とした出願明細書に記載されている。しか
しながら、上記出願明細書に記載されている回路におい
ては、書込み，読出しおよび比較動作が全てビット線を
使用して実行されるのに対して、第５図に記載されてい
る回路174では、書込みおよび読出しがビット線ＢＬお
よびＢＬを用いて実行されている間に、アドレス線▲
▼およびＡＬを使用した動作が実行される。
第６図は、この発明に使用されるワードのフォーマット
とその構造を示すものである。上記したように、ＴＤＭ
データバス22は、１６本の線から成る並列バスである。
このように、各データワードは、ビット０〜Ｆの１６ビ
ットから成る。ビット０〜７は、ワードの中の低バイト
部であって、アドレス情報を含んでいる。この低バイト
部は、文字ｄで表示されている。ビット８〜Ｆは、ワー
ドの高バイト部であって、プロトコルビットＥおよびＦ
と、文字ｉで表示されている演算符号ビット８〜Ｄとか
ら成る。上記したように、パケット開始ワードＳＯＰ
は、指令元になることができるインテリジェンス装置に
よってのみ送信されるものである。パケット開始ワード
は、プロトコルビットを含む１６ビットから成るもので
あって、通常、ビットＥは、論理レベル１である。アド
レスビット０〜７、通常、割当てＣＡＭ部40，転送元Ｒ
ＡＭ部34，転送先ＲＡＭ部54および応答ＣＡＭ部60に供
給される。これらのＣＡＭおよびＲＡＭ部は、８ビット
のアドレス情報を記憶することが可能である。データＲ
ＡＭ部28は、１６ビットのワード全体を記憶することが
できる。分類ＰＬＡ104は、８〜Ｄの演算符号ビットを
解読するためのものである。
とその構造を示すものである。上記したように、ＴＤＭ
データバス22は、１６本の線から成る並列バスである。
このように、各データワードは、ビット０〜Ｆの１６ビ
ットから成る。ビット０〜７は、ワードの中の低バイト
部であって、アドレス情報を含んでいる。この低バイト
部は、文字ｄで表示されている。ビット８〜Ｆは、ワー
ドの高バイト部であって、プロトコルビットＥおよびＦ
と、文字ｉで表示されている演算符号ビット８〜Ｄとか
ら成る。上記したように、パケット開始ワードＳＯＰ
は、指令元になることができるインテリジェンス装置に
よってのみ送信されるものである。パケット開始ワード
は、プロトコルビットを含む１６ビットから成るもので
あって、通常、ビットＥは、論理レベル１である。アド
レスビット０〜７、通常、割当てＣＡＭ部40，転送元Ｒ
ＡＭ部34，転送先ＲＡＭ部54および応答ＣＡＭ部60に供
給される。これらのＣＡＭおよびＲＡＭ部は、８ビット
のアドレス情報を記憶することが可能である。データＲ
ＡＭ部28は、１６ビットのワード全体を記憶することが
できる。分類ＰＬＡ104は、８〜Ｄの演算符号ビットを
解読するためのものである。
第７図は、指令レジスタ26を詳細に説明するためのブロ
ック図である。割当て優先論理回路88は、５つの列およ
び５つの段から構成されており、その１つの列および段
が、５個の指令レジスタ26の内の１個に対応している。
第７図には、５つの段と、２つの列が示されている。段
190は、最も優先する指令レジスタに対応するものであ
って、ＡＮＤゲート86の入力に接続されている。このＡ
ＮＤゲート86には、クロック信号ＣＬＫおよびパケット
開始信号ＳＯＰも入力されている。残りの段192は、次
の指令レジスタと表示されているような優先性の低い指
令レジスタに接続されている。各指令レジスタに対応す
る列は、複数のトランジスタを備えている。これらのト
ランジスタは、段とグランドとの間に接続され、反転回
路194および反転回路196からの出力によって制御されて
いる。第１番目，すなわち最も優先する指令レジスタ26
に備えられているトランジスタ198は、段190に接続さ
れ、反転回路196からの出力によって制御されている。
トランジスタ200は、残りの段192に接続され、反転回路
194からの出力によって制御されている。５つの段は、
デプレッション型のトランジスタをそれぞれ介して、全
てＶＤＤに接続されている。これらのトランジスタは、
段を論理レベル１にするものである。
ック図である。割当て優先論理回路88は、５つの列およ
び５つの段から構成されており、その１つの列および段
が、５個の指令レジスタ26の内の１個に対応している。
第７図には、５つの段と、２つの列が示されている。段
190は、最も優先する指令レジスタに対応するものであ
って、ＡＮＤゲート86の入力に接続されている。このＡ
ＮＤゲート86には、クロック信号ＣＬＫおよびパケット
開始信号ＳＯＰも入力されている。残りの段192は、次
の指令レジスタと表示されているような優先性の低い指
令レジスタに接続されている。各指令レジスタに対応す
る列は、複数のトランジスタを備えている。これらのト
ランジスタは、段とグランドとの間に接続され、反転回
路194および反転回路196からの出力によって制御されて
いる。第１番目，すなわち最も優先する指令レジスタ26
に備えられているトランジスタ198は、段190に接続さ
れ、反転回路196からの出力によって制御されている。
トランジスタ200は、残りの段192に接続され、反転回路
194からの出力によって制御されている。５つの段は、
デプレッション型のトランジスタをそれぞれ介して、全
てＶＤＤに接続されている。これらのトランジスタは、
段を論理レベル１にするものである。
ＡＮＤゲート86の出力は、指令レジスタの全てのＣＡＭ
およびＲＡＭセルへ伸びているワード線202に接続して
いる。割当てビット48は、第３図に示したように構成さ
れているＣＡＭセルであって、第３図に示したワード線
ＷＬは、第７図のワード線202に対応し、比較出力ＣＯ
ＭＰ ＯＵＴは、第７図の比較線204に接続されてい
る。割当てビット48のアドレス線およびビット線は、読
出し／書込み回路50に接続されている。この回路50は、
トランジスタ206および208を備えている。これらのトラ
ンジスタ206および208は、ワード線202から論理レベル
１が供給されることによって動作状態となる指令レジス
タの割当てビットへ、論理レベル１を書込むために用い
られている。トランジスタ206および208は、割当てビッ
トへ論理レベル１を書込むための信号ＣＩＷＲに応答す
るものである。トランジスタ210および212は、ＣＦＷＲ
信号が論理レベル１になることに応答して比較動作を開
始するために、アドレス線に接続されている。読出し／
書込み回路52は、トランジスタ214および216を備えてい
る。これらのトランジスタ214および216は、割当てられ
てない指令レジスタに備えられている動作状態の割当て
ビット全てに対して、論理レベル０を書込むための信号
ＩＣＡＷＲに応答する。
およびＲＡＭセルへ伸びているワード線202に接続して
いる。割当てビット48は、第３図に示したように構成さ
れているＣＡＭセルであって、第３図に示したワード線
ＷＬは、第７図のワード線202に対応し、比較出力ＣＯ
ＭＰ ＯＵＴは、第７図の比較線204に接続されてい
る。割当てビット48のアドレス線およびビット線は、読
出し／書込み回路50に接続されている。この回路50は、
トランジスタ206および208を備えている。これらのトラ
ンジスタ206および208は、ワード線202から論理レベル
１が供給されることによって動作状態となる指令レジス
タの割当てビットへ、論理レベル１を書込むために用い
られている。トランジスタ206および208は、割当てビッ
トへ論理レベル１を書込むための信号ＣＩＷＲに応答す
るものである。トランジスタ210および212は、ＣＦＷＲ
信号が論理レベル１になることに応答して比較動作を開
始するために、アドレス線に接続されている。読出し／
書込み回路52は、トランジスタ214および216を備えてい
る。これらのトランジスタ214および216は、割当てられ
てない指令レジスタに備えられている動作状態の割当て
ビット全てに対して、論理レベル０を書込むための信号
ＩＣＡＷＲに応答する。
比較動作が開始される前に、比較線204は、論理レベル
１にプリチャージされなければならない。これは、信号
ＦＤＳＧに応答するトランジスタ218によって達成され
る。比較線204は、トランジスタ220を介して、反転回路
194の入力に接続されている。トランジスタ220は、クロ
ック信号に応答し、比較線と反転回路194との接続を制
御している。
１にプリチャージされなければならない。これは、信号
ＦＤＳＧに応答するトランジスタ218によって達成され
る。比較線204は、トランジスタ220を介して、反転回路
194の入力に接続されている。トランジスタ220は、クロ
ック信号に応答し、比較線と反転回路194との接続を制
御している。
転送元が指令元になることを要求し、指令元に割当てら
れる指令レジスタ26を有した時に、転送元は、固有の符
号化された信号を発生する。第１図に示されているゲー
ト82は、この符号を解読し、パケット開始信号ＳＯＰを
出力する。指令レジスタを指令元に割当てるための第１
のステップは、５個の指令レジスタの全ての割当てビッ
トにおける比較動作を実行することである。この比較動
作は、記憶されているビットと論理レベル１とを比較す
るものである。割当てられ、論理レベル１が書込まれた
割当てビットを有するレジスタにおいては、比較線204
が論理レベル１を維持し、一方、割当てられないレジス
タにおいては、比較線204が論理レベル０となる。クロ
ック信号に応答するトランジスタ220は、比較線204と反
転回路194とを接続する。トランジスタ198及び200がオ
フ状態である場合には、クロック信号を受信する前に、
段190および192の全ては、ＶＤＤに接続されてディプレ
ッション型のトランジスタによって、論理レベル１にな
る。もし、第７図に示されている第１の指令レジスタ
が、比較動作し、比較線204に論理レベル１を出力した
場合には、トランジスタ198がオン状態となるので、段1
90は、論理レベル０となる。一方、トランジスタ200
は、オフ状態が維持される。もし、次の指令レジスタが
割当てられない場合には、この指令レジスタに備えられ
たトランジスタ198は、オフ状態が維持される。一方、
この列のトランジスタ200は、オン状態となり、トラン
ジスタ200が接続されている段は、論理レベル０とな
る。このように、割当てられない最も優先する指令レジ
スタに対応する段だけが、論理レベル１を維持する。
れる指令レジスタ26を有した時に、転送元は、固有の符
号化された信号を発生する。第１図に示されているゲー
ト82は、この符号を解読し、パケット開始信号ＳＯＰを
出力する。指令レジスタを指令元に割当てるための第１
のステップは、５個の指令レジスタの全ての割当てビッ
トにおける比較動作を実行することである。この比較動
作は、記憶されているビットと論理レベル１とを比較す
るものである。割当てられ、論理レベル１が書込まれた
割当てビットを有するレジスタにおいては、比較線204
が論理レベル１を維持し、一方、割当てられないレジス
タにおいては、比較線204が論理レベル０となる。クロ
ック信号に応答するトランジスタ220は、比較線204と反
転回路194とを接続する。トランジスタ198及び200がオ
フ状態である場合には、クロック信号を受信する前に、
段190および192の全ては、ＶＤＤに接続されてディプレ
ッション型のトランジスタによって、論理レベル１にな
る。もし、第７図に示されている第１の指令レジスタ
が、比較動作し、比較線204に論理レベル１を出力した
場合には、トランジスタ198がオン状態となるので、段1
90は、論理レベル０となる。一方、トランジスタ200
は、オフ状態が維持される。もし、次の指令レジスタが
割当てられない場合には、この指令レジスタに備えられ
たトランジスタ198は、オフ状態が維持される。一方、
この列のトランジスタ200は、オン状態となり、トラン
ジスタ200が接続されている段は、論理レベル０とな
る。このように、割当てられない最も優先する指令レジ
スタに対応する段だけが、論理レベル１を維持する。
第１の指令レジスタに備えられた割当てビットが、論理
レベル０すなわち割当てられてない場合には、段190は
論理レベル１に維持され、一方、段192は、論理レベル
０となる。比較動作の後で、ＳＯＰ信号は、ＡＮＤゲー
ト86に供給され、次のクロックパルスで、ワード線202
は、論理レベル１となる。このため、この指令レジスタ
の全てのＣＡＭおよびＲＡＭレジスタが動作状態とな
る。ワード線202に対して、論理レベル１が書込まれた
場合には、信号ＣＩＷＲが読出し／書込み回路50に供給
されて、割当てビット48に論理レベル１が書込まれる。
これによって、この指令レジスタが割当てられたことを
表示する。論理レベル１が割当てビットに書込まれた時
に、新しい指令元のアドレスは、転送元アドレスバス18
から割当てＣＡＭ部40へ、読出し／書込み論理回路42を
介して書込まれる。
レベル０すなわち割当てられてない場合には、段190は
論理レベル１に維持され、一方、段192は、論理レベル
０となる。比較動作の後で、ＳＯＰ信号は、ＡＮＤゲー
ト86に供給され、次のクロックパルスで、ワード線202
は、論理レベル１となる。このため、この指令レジスタ
の全てのＣＡＭおよびＲＡＭレジスタが動作状態とな
る。ワード線202に対して、論理レベル１が書込まれた
場合には、信号ＣＩＷＲが読出し／書込み回路50に供給
されて、割当てビット48に論理レベル１が書込まれる。
これによって、この指令レジスタが割当てられたことを
表示する。論理レベル１が割当てビットに書込まれた時
に、新しい指令元のアドレスは、転送元アドレスバス18
から割当てＣＡＭ部40へ、読出し／書込み論理回路42を
介して書込まれる。
比較動作が開始された場合において、５個の指令レジス
タ26が全て割当てられたことが検出されると、割当て優
先論理回路88の５つの段が全て論理レベル０となる。割
当て優先論理回路88の段は、ＮＯＲゲート222に接続さ
れている。このＮＯＲゲート222は、入力が全て論理レ
ベル０の場合に、ＣＲ ＦＵＬＬとして表示されている
論理レベル１の出力を供給するものである。このＣＲ
ＦＵＬＬ信号は、クロック信号ＣＬＫおよびＳＯＰ信号
と共に、ＡＮＤゲート84へ出力される。このＡＮＤゲー
ト84は、これらの信号に応答して、転送元のパケット開
始要求が否決されたことを示すＳＯＰ否決信号を出力す
る。
タ26が全て割当てられたことが検出されると、割当て優
先論理回路88の５つの段が全て論理レベル０となる。割
当て優先論理回路88の段は、ＮＯＲゲート222に接続さ
れている。このＮＯＲゲート222は、入力が全て論理レ
ベル０の場合に、ＣＲ ＦＵＬＬとして表示されている
論理レベル１の出力を供給するものである。このＣＲ
ＦＵＬＬ信号は、クロック信号ＣＬＫおよびＳＯＰ信号
と共に、ＡＮＤゲート84へ出力される。このＡＮＤゲー
ト84は、これらの信号に応答して、転送元のパケット開
始要求が否決されたことを示すＳＯＰ否決信号を出力す
る。
割当てＣＡＭ部40は、第３図に示したようなＣＡＭセル
から構成されるものであって、ワード線202および比較
線224に接続されている。割当てＣＡＭ部40を構成する
ＣＡＭセルのビット線は、読出し／書込み論理回路42に
接続されている。この読出し／書込み論理回路42は、第
５図に示したような回路から構成されるものである。論
理回路42は、転送元アドレスバス18に接続され、また、
この論理回路42は、ＡＳＷＲ，ＡＳＲＤおよびＡＳＣＯ
ＭＰ信号を受信する。ビット線は、読出し／書込み論理
回路44にも接続されている。この論理回路44は、第４図
に示したような回路から構成されるものであって、デー
タバス22に接続されている。論理回路44は、読出し／書
込み信号ＡＤＷＲおよびＡＤＲＤを受信する。
から構成されるものであって、ワード線202および比較
線224に接続されている。割当てＣＡＭ部40を構成する
ＣＡＭセルのビット線は、読出し／書込み論理回路42に
接続されている。この読出し／書込み論理回路42は、第
５図に示したような回路から構成されるものである。論
理回路42は、転送元アドレスバス18に接続され、また、
この論理回路42は、ＡＳＷＲ，ＡＳＲＤおよびＡＳＣＯ
ＭＰ信号を受信する。ビット線は、読出し／書込み論理
回路44にも接続されている。この論理回路44は、第４図
に示したような回路から構成されるものであって、デー
タバス22に接続されている。論理回路44は、読出し／書
込み信号ＡＤＷＲおよびＡＤＲＤを受信する。
割当てＣＡＭ部40から８ビットバス46へ８つの出力が供
給されているが、簡単のために、その内の１つの出力だ
けが示されている。線100からの指令信号に応答するト
ランジスタ226は、ビット線▲▼と、ＮＯＲゲート2
28の入力との間に接続されている。このＮＯＲゲート22
8ももう一方の入力は、トランジスタ230を介して、ビッ
ト線▲▼に接続されている。トランジスタ230は、
線90からＳＯＰ否決信号に応答するものである。ＮＯＲ
ゲート228の出力は、８ビットバス46の一本の線に接続
されている。
給されているが、簡単のために、その内の１つの出力だ
けが示されている。線100からの指令信号に応答するト
ランジスタ226は、ビット線▲▼と、ＮＯＲゲート2
28の入力との間に接続されている。このＮＯＲゲート22
8ももう一方の入力は、トランジスタ230を介して、ビッ
ト線▲▼に接続されている。トランジスタ230は、
線90からＳＯＰ否決信号に応答するものである。ＮＯＲ
ゲート228の出力は、８ビットバス46の一本の線に接続
されている。
バッフア232は、比較線224から比較線204を絶縁するた
めに、比較線204と比較線224との間に接続されている。
トランジスタ234は、ＶＤＤと比較線224との間に接続さ
れており、比較線224をプリチャージするためのＦＤＳ
Ｇ信号に応答する。
めに、比較線204と比較線224との間に接続されている。
トランジスタ234は、ＶＤＤと比較線224との間に接続さ
れており、比較線224をプリチャージするためのＦＤＳ
Ｇ信号に応答する。
このようにして、割当てＣＡＭ40は、読出し／書込み論
理回路44を介してデータバス22から書込まれる８ビット
のアドレス、またはデータバス22へ読出される８ビット
のアドレスを記憶する。さらに、割当てＣＡＭ40は、読
出し／書込み論理回路42を介して、転送元アドレスバス
からの書込みまたは転送元アドレスバスへの読出しが行
われるアドレスを記憶することができる。割当てＣＡＭ
40における比較動作は、読出し／書込み論理回路42を介
して達成され、この比較は、ＡＳＣＯＭＰ信号に応答す
るアドレス線を介して行われる。
理回路44を介してデータバス22から書込まれる８ビット
のアドレス、またはデータバス22へ読出される８ビット
のアドレスを記憶する。さらに、割当てＣＡＭ40は、読
出し／書込み論理回路42を介して、転送元アドレスバス
からの書込みまたは転送元アドレスバスへの読出しが行
われるアドレスを記憶することができる。割当てＣＡＭ
40における比較動作は、読出し／書込み論理回路42を介
して達成され、この比較は、ＡＳＣＯＭＰ信号に応答す
るアドレス線を介して行われる。
ＡＮＤゲート236の入力の一方は比較線224に接続され、
その出力はワード線202に接続されている。また、ＡＮ
Ｄゲート236のもう一方の入力は、クロックＣＬＫに接
続されている。割当てＣＡＭ40において比較動作が実行
され、比較線224へ論理レベル１が出力された時に、Ａ
ＮＤゲート236は、論理レベル１の信号をワード線202へ
出力する。比較線224は、ＡＮＤゲート238の入力にも接
続されている。このＡＮＤゲート238の他の一方の入力
は、反転クロック信号▲▼に接続されている。Ａ
ＮＤゲート238は、ＲＰＬＷＬ信号を反転回路240の入力
へ出力する。この反転回路240は、▲▼信号
を出力する。
その出力はワード線202に接続されている。また、ＡＮ
Ｄゲート236のもう一方の入力は、クロックＣＬＫに接
続されている。割当てＣＡＭ40において比較動作が実行
され、比較線224へ論理レベル１が出力された時に、Ａ
ＮＤゲート236は、論理レベル１の信号をワード線202へ
出力する。比較線224は、ＡＮＤゲート238の入力にも接
続されている。このＡＮＤゲート238の他の一方の入力
は、反転クロック信号▲▼に接続されている。Ａ
ＮＤゲート238は、ＲＰＬＷＬ信号を反転回路240の入力
へ出力する。この反転回路240は、▲▼信号
を出力する。
転送元ＲＡＭ34は、第２図に示した記憶部106のように
構成されるＲＡＭセルを８個を備えている。ＲＡＭセル
のビット線は、第４図に示したような回路を備えている
読出し／書込み論理回路36へ伸びている。この論理回路
36は、転送元アドレス18に接続されており、また、読出
し／書込信号ＳＲＤおよびＳＷＲを受信している。各転
送元ＲＡＭセルのビット線は、各指令レジスタの対応す
るＲＡＭセルを介して、読出し／書込み論理回路38へも
伸びている。この論理回路38は、第４図に示したような
回路を備えるものであって、データバス22に接続され、
読出し／書込み信号ＳＤＲＤおよびＳＤＷＲを受信す
る。転送元ＲＡＭ34は、転送元アドレスバス18またはデ
ータバス22のいずれかからの書込みまたはいずれかへの
読出しが行われる８ビットアドレスを記憶するためにだ
け動作するものである。転送元ＲＡＭ部34のセルは、ワ
ード線202に接続されており、これによって、動作状態
にされる。
構成されるＲＡＭセルを８個を備えている。ＲＡＭセル
のビット線は、第４図に示したような回路を備えている
読出し／書込み論理回路36へ伸びている。この論理回路
36は、転送元アドレス18に接続されており、また、読出
し／書込信号ＳＲＤおよびＳＷＲを受信している。各転
送元ＲＡＭセルのビット線は、各指令レジスタの対応す
るＲＡＭセルを介して、読出し／書込み論理回路38へも
伸びている。この論理回路38は、第４図に示したような
回路を備えるものであって、データバス22に接続され、
読出し／書込み信号ＳＤＲＤおよびＳＤＷＲを受信す
る。転送元ＲＡＭ34は、転送元アドレスバス18またはデ
ータバス22のいずれかからの書込みまたはいずれかへの
読出しが行われる８ビットアドレスを記憶するためにだ
け動作するものである。転送元ＲＡＭ部34のセルは、ワ
ード線202に接続されており、これによって、動作状態
にされる。
データＲＡＭ部28およびラッチ部30は、第２図に示した
ようなデータＲＡＭおよびラッチセルを１６個備えてい
る。このＲＡＭセルは、ワード線202に接続され、ビッ
ト線は、読出し／書込み論理回路32へ伸びている。この
読出し／書込み論理回路32は、第４図のように構成され
た回路を備えている。読出し／書込み論理回路32は、デ
ータバス22に接続され、制御信号ＤＷＲおよびＤＲＤを
受信している。ラッチ部30のセルは、▲▼，
ＲＰＬＷＬ，および次に説明するようなＲＷＬ信号を受
信するために備えられている。
ようなデータＲＡＭおよびラッチセルを１６個備えてい
る。このＲＡＭセルは、ワード線202に接続され、ビッ
ト線は、読出し／書込み論理回路32へ伸びている。この
読出し／書込み論理回路32は、第４図のように構成され
た回路を備えている。読出し／書込み論理回路32は、デ
ータバス22に接続され、制御信号ＤＷＲおよびＤＲＤを
受信している。ラッチ部30のセルは、▲▼，
ＲＰＬＷＬ，および次に説明するようなＲＷＬ信号を受
信するために備えられている。
データＲＡＭ部28は、読出し／書込み論理回路32によっ
て、データバスからの書込みまたはデータバスへの読出
しを実行することができる。ラッチ部30は、比較線224
からの比較信号に応答して供給される▲▼お
よびＲＰＬＷＬ信号を受信した場合に、記憶セル部106
に記憶されたビットを、ラッチ部108に記憶させるもの
である。ラッチ部30に記憶されたデータは、ＲＷＬ信号
が論理レベル１になった時に、ビット線ＢＬへ読出し可
能となる。このため、適合する信号が供給された時に、
データＲＡＭ28およびラッチ部30の両方からデータバス
へ、信号が読出し可能となる。
て、データバスからの書込みまたはデータバスへの読出
しを実行することができる。ラッチ部30は、比較線224
からの比較信号に応答して供給される▲▼お
よびＲＰＬＷＬ信号を受信した場合に、記憶セル部106
に記憶されたビットを、ラッチ部108に記憶させるもの
である。ラッチ部30に記憶されたデータは、ＲＷＬ信号
が論理レベル１になった時に、ビット線ＢＬへ読出し可
能となる。このため、適合する信号が供給された時に、
データＲＡＭ28およびラッチ部30の両方からデータバス
へ、信号が読出し可能となる。
転送先ＲＡＭ部54は、各指令レジスタ当り、８個のＲＡ
Ｍセルを備えている。各ＲＡＭセルは、第２図に示した
記憶セル部106のように構成されている。記憶セル106
は、ワード線202および一対のビット線に接続されてい
る。この一対のビット線は、第４図のように構成された
回路を備えた読出し／書込み論理回路56及び58に接続さ
れている。読出し／書込み論理回路56は、転送先アドレ
スバス20に接続され、制御信号ＲＷＲおよびＲＲＤを受
信する。一方、読出し／書込み論理回路58は、データバ
ス22に接続され、制御信号ＲＤＷＲおよびＲＤＲＤを受
信する。
Ｍセルを備えている。各ＲＡＭセルは、第２図に示した
記憶セル部106のように構成されている。記憶セル106
は、ワード線202および一対のビット線に接続されてい
る。この一対のビット線は、第４図のように構成された
回路を備えた読出し／書込み論理回路56及び58に接続さ
れている。読出し／書込み論理回路56は、転送先アドレ
スバス20に接続され、制御信号ＲＷＲおよびＲＲＤを受
信する。一方、読出し／書込み論理回路58は、データバ
ス22に接続され、制御信号ＲＤＷＲおよびＲＤＲＤを受
信する。
応答ＣＡＭ60は、各指令レジスタ当り、８個のＣＡＭセ
ルを備えている。各ＣＡＭセルは、第３図のように構成
されたものであって、ワード線202と、一対のビット線
およびアドレス線に接続されている。一対のビット線お
よびアドレス線は、第５図のように構成された回路を備
えた読出し／書込み論理回路62に接続されている。この
読出し／書込み論理回路62は、転送先アドレスバス20に
接続され、制御信号ＥＷＲ，ＥＲＤおよびＥＣＯＭＰを
受信する。一対のビット線は、第４図のように構成され
た回路を備えた読出し／書込み論理回路64にも接続され
ている。この読出し／書込み論理回路64は、データバス
22に接続され、制御信号ＥＤＷＲおよびＥＤＲＤを受信
している。第３図に示したＣＡＭセルの比較出力ＣＯＭ
Ｐ ＯＵＴ線は、ＡＮＤゲート244の入力に接続された
比較線242に接続されている。このＡＮＤゲート244のも
う一方の入力はクロック信号ＣＬＫに接続されており、
その出力としてＲＷＬ信号を出力する。トランジスタ24
6は、比較線242とＶＤＤとの間に接続され、ＴＤＳＧ信
号に応答して、比較線242へのプリチャージを実行する
ためのものである。
ルを備えている。各ＣＡＭセルは、第３図のように構成
されたものであって、ワード線202と、一対のビット線
およびアドレス線に接続されている。一対のビット線お
よびアドレス線は、第５図のように構成された回路を備
えた読出し／書込み論理回路62に接続されている。この
読出し／書込み論理回路62は、転送先アドレスバス20に
接続され、制御信号ＥＷＲ，ＥＲＤおよびＥＣＯＭＰを
受信する。一対のビット線は、第４図のように構成され
た回路を備えた読出し／書込み論理回路64にも接続され
ている。この読出し／書込み論理回路64は、データバス
22に接続され、制御信号ＥＤＷＲおよびＥＤＲＤを受信
している。第３図に示したＣＡＭセルの比較出力ＣＯＭ
Ｐ ＯＵＴ線は、ＡＮＤゲート244の入力に接続された
比較線242に接続されている。このＡＮＤゲート244のも
う一方の入力はクロック信号ＣＬＫに接続されており、
その出力としてＲＷＬ信号を出力する。トランジスタ24
6は、比較線242とＶＤＤとの間に接続され、ＴＤＳＧ信
号に応答して、比較線242へのプリチャージを実行する
ためのものである。
このように、応答ＣＡＭ60において、アドレス線と記憶
されているデータとの間の比較動作が実行された時、比
較結果信号はゲート244へ出力され、このゲート244はラ
ッチ部30へＲＷＬ信号を出力する。このため、ラッチ部
30に記憶されたデータは、データバス22へ読出される。
読出し／書込み論理回路62および64を介して、応答ＣＡ
Ｍ部60からのアドレスの読出し、および応答ＣＡＭ部60
へのアドレスの書込みが実行される。
されているデータとの間の比較動作が実行された時、比
較結果信号はゲート244へ出力され、このゲート244はラ
ッチ部30へＲＷＬ信号を出力する。このため、ラッチ部
30に記憶されたデータは、データバス22へ読出される。
読出し／書込み論理回路62および64を介して、応答ＣＡ
Ｍ部60からのアドレスの読出し、および応答ＣＡＭ部60
へのアドレスの書込みが実行される。
実行ビット68，応答分類ビット72および分類ビット70は
ＣＡＭセルから形成され、これらのビットは各指令レジ
スタ26にそれぞれ備えられている。各ビットは、ワード
線に接続されているので、ワード線が論理レベル１にな
った時に、各ビットは動作状態となる。分類ＣＡＭ70
は、一対のビット線を備えており、この一対のビット線
の一端は、書込み回路75に接続され、他の一端は、比較
書込み回路76に接続されている。書込み回路75は、グラ
ンドとＶＤＤとの間にそれぞれ接続されたトランジスタ
246および248を備えている。これらのトランジスタ246
および248は、分類ＣＡＭ70に論理レベル１を書込むた
めの信号ＳＴＷＲ１に応答するものである。比較書込み
回路76は、ビット線▲▼およびＢＬをそれぞれＶ
ＤＤおよびグランドに接続しているトランジスタ250お
よび252を備えている。トランジスタ250および252は、
分類ＣＡＭ70へ論理レベル０を書込むために、信号ＳＴ
ＥＲ０に制御されている。比較書込み回路76は、アドレ
ス線▲▼およびＡＬをそれぞれグランドおよびＶ
ＤＤに接続しているトランジスタ254および256も備えて
いる。これらのトランジスタ254及び256は、分類ＣＡＭ
に論理レベル１との比較動作を実行させる信号Ｃ ＣＯ
ＭＰによって制御されている。分類ＣＡＭ70は、信号Ｃ
ＰＲＧに応答するトランジスタ260によってプリチャ
ージされる比較出力線258を備えている。この比較出力
線258は、Ｃ ＣＯＭＰ ＯＵＴ信号を出力する。
ＣＡＭセルから形成され、これらのビットは各指令レジ
スタ26にそれぞれ備えられている。各ビットは、ワード
線に接続されているので、ワード線が論理レベル１にな
った時に、各ビットは動作状態となる。分類ＣＡＭ70
は、一対のビット線を備えており、この一対のビット線
の一端は、書込み回路75に接続され、他の一端は、比較
書込み回路76に接続されている。書込み回路75は、グラ
ンドとＶＤＤとの間にそれぞれ接続されたトランジスタ
246および248を備えている。これらのトランジスタ246
および248は、分類ＣＡＭ70に論理レベル１を書込むた
めの信号ＳＴＷＲ１に応答するものである。比較書込み
回路76は、ビット線▲▼およびＢＬをそれぞれＶ
ＤＤおよびグランドに接続しているトランジスタ250お
よび252を備えている。トランジスタ250および252は、
分類ＣＡＭ70へ論理レベル０を書込むために、信号ＳＴ
ＥＲ０に制御されている。比較書込み回路76は、アドレ
ス線▲▼およびＡＬをそれぞれグランドおよびＶ
ＤＤに接続しているトランジスタ254および256も備えて
いる。これらのトランジスタ254及び256は、分類ＣＡＭ
に論理レベル１との比較動作を実行させる信号Ｃ ＣＯ
ＭＰによって制御されている。分類ＣＡＭ70は、信号Ｃ
ＰＲＧに応答するトランジスタ260によってプリチャ
ージされる比較出力線258を備えている。この比較出力
線258は、Ｃ ＣＯＭＰ ＯＵＴ信号を出力する。
応答分類ＣＡＭ72は、比較書込み回路78に接続された一
対のビット線およびアドレス線を備えている。応答分類
ＣＡＭセル72のビット線は、このビット線▼▼およ
びＢＬをそれぞれグランドおよびＶＤＤに接続するトラ
ンジスタ262および254を備えた書込み回路77に接続され
ている。上記トランジスタ262および264は、応答分類Ｃ
ＡＭセルに論理レベル１を書込むための信号ＲＳＷＲ１
に応答している。これらのビット線は、ビット線▲
▼およびＢＬをそれぞれＶＤＤおよびグランドに接続す
る比較書込み回路78に備えられたトランジスタ266およ
び268にも接続されている。上記トランジスタ266および
268は、応答分類ＣＡＭに論理レベル０を書込むための
信号ＲＳＷＲ０に応答している。アドレス線▲▼お
よびＡＬは、信号Ｃ ＣＯＭＰに応答して、アドレス線
▲▼およびＡＬを、それぞれグランドおよびＶＤＤ
に接続するトランジスタ270および272にそれぞれ接続さ
れている。Ｃ ＣＯＭＰ信号が論理レベル１の場合に、
比較動作は開始される。応答分類ＣＡＭ72は、信号ＣＰ
ＲＧに応答するトランジスタ276により論理レベル１に
プリチャージされる比較出力線274を備えている。この
比較出力線274は、Ｃ ＣＯＭＰ ＯＵＴ信号を供給す
るものである。
対のビット線およびアドレス線を備えている。応答分類
ＣＡＭセル72のビット線は、このビット線▼▼およ
びＢＬをそれぞれグランドおよびＶＤＤに接続するトラ
ンジスタ262および254を備えた書込み回路77に接続され
ている。上記トランジスタ262および264は、応答分類Ｃ
ＡＭセルに論理レベル１を書込むための信号ＲＳＷＲ１
に応答している。これらのビット線は、ビット線▲
▼およびＢＬをそれぞれＶＤＤおよびグランドに接続す
る比較書込み回路78に備えられたトランジスタ266およ
び268にも接続されている。上記トランジスタ266および
268は、応答分類ＣＡＭに論理レベル０を書込むための
信号ＲＳＷＲ０に応答している。アドレス線▲▼お
よびＡＬは、信号Ｃ ＣＯＭＰに応答して、アドレス線
▲▼およびＡＬを、それぞれグランドおよびＶＤＤ
に接続するトランジスタ270および272にそれぞれ接続さ
れている。Ｃ ＣＯＭＰ信号が論理レベル１の場合に、
比較動作は開始される。応答分類ＣＡＭ72は、信号ＣＰ
ＲＧに応答するトランジスタ276により論理レベル１に
プリチャージされる比較出力線274を備えている。この
比較出力線274は、Ｃ ＣＯＭＰ ＯＵＴ信号を供給す
るものである。
実行ＣＡＭ68は、一対のビット線を備えている。この一
対のビット線の一端は、比較書込み回路74に接続され、
他の一端は、書込み回路73に接続されている。この書込
み回路73は、ビット線▼▼およびＢＬをそれぞれグ
ランドおよびＶＤＤに接続するためのトランジスタ278
および280を備えている。トランジスタ278および280
は、実行ＣＡＭセルに論理レベル１を書込むための信号
ＥＸＷＲ１に応答するものである。比較書込み回路74
は、ビット線▼▼およびＢＬをそれぞれＶＤＤおよ
びグランドに接続するためのトランジスタ282および284
を備えている。このトランジスタ282および284は、実行
ＣＡＭセルに論理レベル０を書込むための信号ＥＸＷＲ
０に応答するものである。アドレス線▲▼およびＡ
Ｌは、このアドレス線▲▼およびＡＬをそれぞれグ
ランドおよびＶＤＤに接続するトランジスタ286および2
88にそれぞれ接続されている。このトランジスタ286お
よび288は、比較動作を開始するための信号Ｃ ＣＯＭ
Ｐに応答する。ここでの比較動作は、実行ＣＡＭセルが
論理レベル１に比較されるものである。実行ＣＡＭ68
は、信号ＣＰＲＧに応答するトランジスタ292により論
理レベル１にプリチャージされる比較出力線290を備え
ている。この比較出力線290は、Ｃ ＣＯＭＰ ＯＵＴ
信号を供給するものである。
対のビット線の一端は、比較書込み回路74に接続され、
他の一端は、書込み回路73に接続されている。この書込
み回路73は、ビット線▼▼およびＢＬをそれぞれグ
ランドおよびＶＤＤに接続するためのトランジスタ278
および280を備えている。トランジスタ278および280
は、実行ＣＡＭセルに論理レベル１を書込むための信号
ＥＸＷＲ１に応答するものである。比較書込み回路74
は、ビット線▼▼およびＢＬをそれぞれＶＤＤおよ
びグランドに接続するためのトランジスタ282および284
を備えている。このトランジスタ282および284は、実行
ＣＡＭセルに論理レベル０を書込むための信号ＥＸＷＲ
０に応答するものである。アドレス線▲▼およびＡ
Ｌは、このアドレス線▲▼およびＡＬをそれぞれグ
ランドおよびＶＤＤに接続するトランジスタ286および2
88にそれぞれ接続されている。このトランジスタ286お
よび288は、比較動作を開始するための信号Ｃ ＣＯＭ
Ｐに応答する。ここでの比較動作は、実行ＣＡＭセルが
論理レベル１に比較されるものである。実行ＣＡＭ68
は、信号ＣＰＲＧに応答するトランジスタ292により論
理レベル１にプリチャージされる比較出力線290を備え
ている。この比較出力線290は、Ｃ ＣＯＭＰ ＯＵＴ
信号を供給するものである。
比較出力線290,274および258は、信号Ｃ ＣＯＭＰに応
答するトランジスタ294を介して、バッファ296,298およ
び300の入力にそれぞれ接続されている。このバッファ2
96,298及び300は、第１図のブロック図で示したバッフ
ァ96を詳細に示したものであって、これらのバッファ
は、比較出力線を制御優先論理回路94に接続する。
答するトランジスタ294を介して、バッファ296,298およ
び300の入力にそれぞれ接続されている。このバッファ2
96,298及び300は、第１図のブロック図で示したバッフ
ァ96を詳細に示したものであって、これらのバッファ
は、比較出力線を制御優先論理回路94に接続する。
上記したように、制御優先論理回路94は、第１に、制御
機能の優先性を確立し、次に、指令レジスタの優先性を
確立する。制御機能優先は、３つの段、すなわち、分類
制御機能に適合する段302，応答分類機能に適合する段3
04および実行制御機能に適合する段306よって達成され
る。これらの段は、５個の指令レジスタ全てに備えられ
ており、トランジスタ326および328がオフ状態の時に、
ＶＤＤおよびデプレッション型トランジスタによって、
論理レベル１に維持される。トランジスタ308,310およ
び312は、段302,304および306にそれぞれ接続され、論
理レベル１の比較出力信号Ｃ ＣＯＭＰ ＯＵＴに応答
して、これらのトランジスタに接続された段をそれぞれ
論理レベル０にするように動作する。比較出力信号Ｃ
ＣＯＭＰ ＯＵＴは、比較出力線258,274および290から
それぞれ供給されるものである。このように、もし、各
段に接続された制御ＣＡＭが論理レベル１の比較出力を
供給すると、この制御ＣＡＭに対応する段は論理レベル
０となる。
機能の優先性を確立し、次に、指令レジスタの優先性を
確立する。制御機能優先は、３つの段、すなわち、分類
制御機能に適合する段302，応答分類機能に適合する段3
04および実行制御機能に適合する段306よって達成され
る。これらの段は、５個の指令レジスタ全てに備えられ
ており、トランジスタ326および328がオフ状態の時に、
ＶＤＤおよびデプレッション型トランジスタによって、
論理レベル１に維持される。トランジスタ308,310およ
び312は、段302,304および306にそれぞれ接続され、論
理レベル１の比較出力信号Ｃ ＣＯＭＰ ＯＵＴに応答
して、これらのトランジスタに接続された段をそれぞれ
論理レベル０にするように動作する。比較出力信号Ｃ
ＣＯＭＰ ＯＵＴは、比較出力線258,274および290から
それぞれ供給されるものである。このように、もし、各
段に接続された制御ＣＡＭが論理レベル１の比較出力を
供給すると、この制御ＣＡＭに対応する段は論理レベル
０となる。
これらの段の一端は、反転回路301，ＮＯＲゲート303お
よびＮＯＲゲート305を備えた制御機能論理回路に接続
されている。実行機能に対応する段306は、実行ＣＡＭ6
8のどれかが、比較出力を出力した時に、論理レベル１
の実行出力を供給する反転回路301に接続されている。
ＮＯＲゲート303の入力は、段304および反転回路301の
出力に接続され、応答分類ＣＡＭが比較動作を実行し、
さらに実行指令出力が論理レベル０である場合にだけ、
ＮＯＲゲート303は論理レベル１の応答分類出力を供給
する。ＮＯＲゲート305の入力は、段302，反転回路301
の出力およびＮＯＲゲート303の出力に接続され、分類
ＣＡＭが比較動作を実行し、応答分類出力および実行出
力の両方が論理レベル０の場合にだけ、ＮＯＲゲート30
5は論理レベル１の分類出力を出力する。
よびＮＯＲゲート305を備えた制御機能論理回路に接続
されている。実行機能に対応する段306は、実行ＣＡＭ6
8のどれかが、比較出力を出力した時に、論理レベル１
の実行出力を供給する反転回路301に接続されている。
ＮＯＲゲート303の入力は、段304および反転回路301の
出力に接続され、応答分類ＣＡＭが比較動作を実行し、
さらに実行指令出力が論理レベル０である場合にだけ、
ＮＯＲゲート303は論理レベル１の応答分類出力を供給
する。ＮＯＲゲート305の入力は、段302，反転回路301
の出力およびＮＯＲゲート303の出力に接続され、分類
ＣＡＭが比較動作を実行し、応答分類出力および実行出
力の両方が論理レベル０の場合にだけ、ＮＯＲゲート30
5は論理レベル１の分類出力を出力する。
ＡＮＤゲート314の入力は、バッファ300，段304および
段306に接続され、このＡＮＤゲート314の出力は、ＮＯ
Ｒゲート318の入力に接続されている。ＡＮＤゲート316
の入力は、バッファ298および段306に接続され、その出
力は、ＮＯＲゲート318の入力に接続されている。ＮＯ
Ｒゲート318は、さらに、バッファ296に接続された入力
を備えている。このＮＯＲゲート318の出力は、反転回
路320に接続されている。制御優先論理回路94の指令レ
ジスタ優先部は、指令レジスタ26の数に対応した５列５
段の回路構成から成る。この回路は、段322および324を
備えており、この段322は、最も優先する指令レジスタ
に対応し、段324は、優先度の低い指令レジスタに対応
するものである。各段の一端に、ＶＤＤとデプレッショ
ン型トランジスタを用いることによって、この回路に備
えられているトランジスタにより論理レベル０に設定さ
れない場合には、各段には論理レベル１が維持される。
列は、指令レジスタに対応するものであって、各列は、
その列の指令レジスタに対応する段に接続されたトラン
ジスタ326，および優先度の低い指令レジスタに対応す
る段に接続されたトランジスタ328を備えている。トラ
ンジスタ326は、ＮＯＲゲート318から供給される論理レ
ベル１の信号に応答して、その指令レジスタに適合する
段を論理レベル０にする。一方、トランジスタ328は、
反転回路320の出力によって制御されるものであって、
論理レベル１が供給されると、優先度の低い指令レジス
タに対応する全ての段を論理レベル０にする。このよう
に、最も優先する指令レジスタを制御するためには、反
転回路320の出力に論理レベル１を供給し、最も優先す
る指令レジスタに対応する段を論理レベル１にする必要
がある。
段306に接続され、このＡＮＤゲート314の出力は、ＮＯ
Ｒゲート318の入力に接続されている。ＡＮＤゲート316
の入力は、バッファ298および段306に接続され、その出
力は、ＮＯＲゲート318の入力に接続されている。ＮＯ
Ｒゲート318は、さらに、バッファ296に接続された入力
を備えている。このＮＯＲゲート318の出力は、反転回
路320に接続されている。制御優先論理回路94の指令レ
ジスタ優先部は、指令レジスタ26の数に対応した５列５
段の回路構成から成る。この回路は、段322および324を
備えており、この段322は、最も優先する指令レジスタ
に対応し、段324は、優先度の低い指令レジスタに対応
するものである。各段の一端に、ＶＤＤとデプレッショ
ン型トランジスタを用いることによって、この回路に備
えられているトランジスタにより論理レベル０に設定さ
れない場合には、各段には論理レベル１が維持される。
列は、指令レジスタに対応するものであって、各列は、
その列の指令レジスタに対応する段に接続されたトラン
ジスタ326，および優先度の低い指令レジスタに対応す
る段に接続されたトランジスタ328を備えている。トラ
ンジスタ326は、ＮＯＲゲート318から供給される論理レ
ベル１の信号に応答して、その指令レジスタに適合する
段を論理レベル０にする。一方、トランジスタ328は、
反転回路320の出力によって制御されるものであって、
論理レベル１が供給されると、優先度の低い指令レジス
タに対応する全ての段を論理レベル０にする。このよう
に、最も優先する指令レジスタを制御するためには、反
転回路320の出力に論理レベル１を供給し、最も優先す
る指令レジスタに対応する段を論理レベル１にする必要
がある。
ＡＮＤゲート98は、このゲート98が備えられている制御
レジスタに対応する段に接続された入力と、Ｃ ＴＩＭ
Ｅ信号を受信する入力と、クロック信号ＣＬＫを受信す
る入力とを備えている。このＡＮＤゲート98の出力は、
ワード線202に接続されている。このように、もし、Ｃ
ＴＩＭＥおよびＣＬＫ信号が論理レベル１である期間
中に、指令レジスタに対応する段が論理レベル１である
ならば、ゲート98は、ワード線202へ論理レベル１を出
力する。これによって、この指令レジスタのＣＡＭおよ
びＲＡＭは、動作状態となる。
レジスタに対応する段に接続された入力と、Ｃ ＴＩＭ
Ｅ信号を受信する入力と、クロック信号ＣＬＫを受信す
る入力とを備えている。このＡＮＤゲート98の出力は、
ワード線202に接続されている。このように、もし、Ｃ
ＴＩＭＥおよびＣＬＫ信号が論理レベル１である期間
中に、指令レジスタに対応する段が論理レベル１である
ならば、ゲート98は、ワード線202へ論理レベル１を出
力する。これによって、この指令レジスタのＣＡＭおよ
びＲＡＭは、動作状態となる。
第８図は、分類ＰＬＡ104および指令タイミング回路97
として用いることが可能な回路の一実施例を示すもので
ある。
として用いることが可能な回路の一実施例を示すもので
ある。
上記したように、分類ＰＬＡ104は、データワードの中
の８からＤのビットを受信するために、データバス22に
接続されている。これらの８からＤのビットは、指令を
指定する演算符号を含むのものであって、この指令は、
通話路駆動装置に送られるものである。分類ＰＬＡは、
ラッチ回路330を備えている。このラッチ回路330は、分
類信号およびタイムスロット１３信号を受信するゲート
331を備えている。もし、分類が実行され、この分類出
力がゲート31に入力されたならば、各ビットは、タイム
スロット１３で、ラッチ回路330にクロック入力され
る。各演算符号ビットは、ビットおよび反転ビットとし
て、ラッチ330の出力に発生される。このため、ラッチ3
30は、１２本の出力線332を備えている。この出力線332
は、マトリクスを形成するために、複数の段334により
選択的に接続される。段334の数は、通話路駆動装置に
よって実行されることができる指令の数に対応してい
る。これらの段は、マトリクス内に備えられたトランジ
スタにより論理レベル０に設定されない時には、それぞ
れの段の一端に形成されたデプレッション型トランジス
タ，およびＶＤＤによって、論理レベル１に維持され
る。斜線で表示されたトランジスタは、列と段の相互接
続部に選択的に配置されている。この列および段は、ビ
ット８からＤの符号化された演算指令を解読するための
ものである。このように、分類ＰＬＡに供給される各指
令において、段334の内の１つだけが論理レベル１を維
持するので、実行されるべき特定の指令が決定される。
の８からＤのビットを受信するために、データバス22に
接続されている。これらの８からＤのビットは、指令を
指定する演算符号を含むのものであって、この指令は、
通話路駆動装置に送られるものである。分類ＰＬＡは、
ラッチ回路330を備えている。このラッチ回路330は、分
類信号およびタイムスロット１３信号を受信するゲート
331を備えている。もし、分類が実行され、この分類出
力がゲート31に入力されたならば、各ビットは、タイム
スロット１３で、ラッチ回路330にクロック入力され
る。各演算符号ビットは、ビットおよび反転ビットとし
て、ラッチ330の出力に発生される。このため、ラッチ3
30は、１２本の出力線332を備えている。この出力線332
は、マトリクスを形成するために、複数の段334により
選択的に接続される。段334の数は、通話路駆動装置に
よって実行されることができる指令の数に対応してい
る。これらの段は、マトリクス内に備えられたトランジ
スタにより論理レベル０に設定されない時には、それぞ
れの段の一端に形成されたデプレッション型トランジス
タ，およびＶＤＤによって、論理レベル１に維持され
る。斜線で表示されたトランジスタは、列と段の相互接
続部に選択的に配置されている。この列および段は、ビ
ット８からＤの符号化された演算指令を解読するための
ものである。このように、分類ＰＬＡに供給される各指
令において、段334の内の１つだけが論理レベル１を維
持するので、実行されるべき特定の指令が決定される。
段334は、もう一方の列338の組に伸びており、そこで別
のマトリクスを形成している。列338は、通話路駆動装
置で用いられる書込みまたは読出し信号，および指令を
実行するためのスイッチに対応している。さらに、６つ
の段340,341,342,343,344および345が備えられている。
段340,341および342は、第７図に示した分類出力，応答
分類出力および実行出力にそれぞれ接続されている。こ
れらの機能出力は、比較出力Ｃ ＣＯＭＰ ＯＵＴが機
能出力を行なうＣＡＭセルに供給された場合に、論理レ
ベル１を出力するものである。段343,344および345は、
タイムスロット信号ＴＳ13，ＴＳ14およびＴＳ15にそれ
ぞれ接続されている。列338は、トランジスタ346がオフ
状態の時に、列338にそれぞれ接続されたデプレッショ
ン型のトランジスタ，およびＶＤＤによって、論理レベ
ル１に設定れる。マトリクス内にトランジスタ346を配
置することにより、指令の解読に基づいて選択された特
定の列338を論理レベル０にすることができる。反転回
路348は、選択された列の論理レベル０を論理レベル１
に変換するために、列338に配置されている。段340から
345は、別のマトリクスを形成するために、列338に選択
的に接続されている。このマトリクスは、解読された指
令の実行のために必要な種々の読出しおよび書込み信号
のタイミングを制御するためのものである。反転回路35
0は、段340から345の入力とマトリクスとの間に配置さ
れている。トランジスタ352は、各読出しおよび書込み
信号のタイミングを定めるために、マトリクスの相互接
続部に配置されている。例えば、出力354は、タイムス
ロット１３の期間中に分類機能が実行された時に、論理
レベル１の信号を出力する。出力356は、タイムスロッ
ト１４の期間中に応答分類機能が実行された時に、論理
レベル１の信号を出力する。同様に、出力358は、タイ
ムスロット１４の期間中に実行機能が実行された時に、
論理レベル１の信号を出力する。このように、指令タイ
ミング回路97の種々の出力は、適合するタイムスロット
期間中において、指定された制御機能が実行された時
に、上記したような読出しおよび書込み制御信号を出力
するものである。
のマトリクスを形成している。列338は、通話路駆動装
置で用いられる書込みまたは読出し信号，および指令を
実行するためのスイッチに対応している。さらに、６つ
の段340,341,342,343,344および345が備えられている。
段340,341および342は、第７図に示した分類出力，応答
分類出力および実行出力にそれぞれ接続されている。こ
れらの機能出力は、比較出力Ｃ ＣＯＭＰ ＯＵＴが機
能出力を行なうＣＡＭセルに供給された場合に、論理レ
ベル１を出力するものである。段343,344および345は、
タイムスロット信号ＴＳ13，ＴＳ14およびＴＳ15にそれ
ぞれ接続されている。列338は、トランジスタ346がオフ
状態の時に、列338にそれぞれ接続されたデプレッショ
ン型のトランジスタ，およびＶＤＤによって、論理レベ
ル１に設定れる。マトリクス内にトランジスタ346を配
置することにより、指令の解読に基づいて選択された特
定の列338を論理レベル０にすることができる。反転回
路348は、選択された列の論理レベル０を論理レベル１
に変換するために、列338に配置されている。段340から
345は、別のマトリクスを形成するために、列338に選択
的に接続されている。このマトリクスは、解読された指
令の実行のために必要な種々の読出しおよび書込み信号
のタイミングを制御するためのものである。反転回路35
0は、段340から345の入力とマトリクスとの間に配置さ
れている。トランジスタ352は、各読出しおよび書込み
信号のタイミングを定めるために、マトリクスの相互接
続部に配置されている。例えば、出力354は、タイムス
ロット１３の期間中に分類機能が実行された時に、論理
レベル１の信号を出力する。出力356は、タイムスロッ
ト１４の期間中に応答分類機能が実行された時に、論理
レベル１の信号を出力する。同様に、出力358は、タイ
ムスロット１４の期間中に実行機能が実行された時に、
論理レベル１の信号を出力する。このように、指令タイ
ミング回路97の種々の出力は、適合するタイムスロット
期間中において、指定された制御機能が実行された時
に、上記したような読出しおよび書込み制御信号を出力
するものである。
前に参考文献として用いた米国特許出願明細書には、０
から１５までの１６タイムスロット周期で動作するスイ
ッチ10が示されている。この発明においても、１６タイ
ムスロット周期での動作が、カウンタ101によって実行
される。このカウンタ101は、システムからのクロック
信号ＣＬＫを受信するものである。１６タイムスロット
は、１チャンネルの時間であり、上記したように、１フ
レーム当りのチャンネル数は３２チャンネルである。
から１５までの１６タイムスロット周期で動作するスイ
ッチ10が示されている。この発明においても、１６タイ
ムスロット周期での動作が、カウンタ101によって実行
される。このカウンタ101は、システムからのクロック
信号ＣＬＫを受信するものである。１６タイムスロット
は、１チャンネルの時間であり、上記したように、１フ
レーム当りのチャンネル数は３２チャンネルである。
第９図は、通話路駆動装置を制御するために使用される
種々の信号のタイミングを示すものである。第９図に示
したようなタイミングによって、Ｓ１からＳ５までの５
つの転送元と、Ｄ１からＤ６までの６つの転送先とを接
続することができる。これらの転送元および転送先は、
第１図に示したポート80のような入出力ポート、また
は、ＰＣＭ系のチャンネルおよびポートである。第９図
に示すような１６タイムスロットのチャンネルタイム期
間中において、ＴＤＭデータバスは、タイムスロット２
から１２までのタイムスロット期間中に、転送元および
転送先にアクセスされる。この期間は、入出力ポート80
が、データバスへデータをラッチするため、または、デ
ータバスからデータを受信するために、タイムスロット
（ＴＳ）信号によってストローブされる期間である。転
送元が指令元になることを要求する固有の符号語が、ゲ
ート82に供給されるのは、転送元がデータバスにアクセ
スするタイムスロットの内の１タイムスロット期間であ
る。この符号語に応答して、ゲート82は、第９図に斜線
で示されているＳＯＰ信号を出力する。この斜線で示さ
れたＳＯＰ信号は、固有の符号が転送元タイムスロット
の１つに承認されるかどうかに基づいて、固有の符号語
がゲート82に供給されること、または、供給されないこ
とを示している。
種々の信号のタイミングを示すものである。第９図に示
したようなタイミングによって、Ｓ１からＳ５までの５
つの転送元と、Ｄ１からＤ６までの６つの転送先とを接
続することができる。これらの転送元および転送先は、
第１図に示したポート80のような入出力ポート、また
は、ＰＣＭ系のチャンネルおよびポートである。第９図
に示すような１６タイムスロットのチャンネルタイム期
間中において、ＴＤＭデータバスは、タイムスロット２
から１２までのタイムスロット期間中に、転送元および
転送先にアクセスされる。この期間は、入出力ポート80
が、データバスへデータをラッチするため、または、デ
ータバスからデータを受信するために、タイムスロット
（ＴＳ）信号によってストローブされる期間である。転
送元が指令元になることを要求する固有の符号語が、ゲ
ート82に供給されるのは、転送元がデータバスにアクセ
スするタイムスロットの内の１タイムスロット期間であ
る。この符号語に応答して、ゲート82は、第９図に斜線
で示されているＳＯＰ信号を出力する。この斜線で示さ
れたＳＯＰ信号は、固有の符号が転送元タイムスロット
の１つに承認されるかどうかに基づいて、固有の符号語
がゲート82に供給されること、または、供給されないこ
とを示している。
転送元がＴＤＭデータバスに接続されることに先だっ
て、割当てビットは論理レベル１の信号と比較される。
この比較は、ＣＦＷＲ信号によって開始される。この比
較動作により、割当優先論理回路が更新され、これによ
り、ＣＲ ＦＵＬＬ信号の発生が導かれる。このＣＲ
ＦＵＬＬ信号は、第９図で斜線により示されており、こ
れは、全ての指令レジスタが割当てられているかどうか
に基づいて、ＣＲ ＦＵＬＬ信号が論理レベル１または
０になることを示している。もし、ＣＲ ＦＵＬＬ信号
が論理レベル１になるならば、タイムスロット３のクロ
ック信号およびＳＯＰ信号は、ＳＯＰ否決信号の発生を
導く。
て、割当てビットは論理レベル１の信号と比較される。
この比較は、ＣＦＷＲ信号によって開始される。この比
較動作により、割当優先論理回路が更新され、これによ
り、ＣＲ ＦＵＬＬ信号の発生が導かれる。このＣＲ
ＦＵＬＬ信号は、第９図で斜線により示されており、こ
れは、全ての指令レジスタが割当てられているかどうか
に基づいて、ＣＲ ＦＵＬＬ信号が論理レベル１または
０になることを示している。もし、ＣＲ ＦＵＬＬ信号
が論理レベル１になるならば、タイムスロット３のクロ
ック信号およびＳＯＰ信号は、ＳＯＰ否決信号の発生を
導く。
転送元がＴＤＭデータバスに接続される時間の１タイム
スロット前において、転送元アドレスは、転送元アドレ
スバスにより出力されて、読出し／書込み論理回路42に
供給される。ＡＳＷＲ信号は、ＳＯＰ否決信号の発生と
同時に発生される。このため、転送元アドレスバスから
の転送元アドレスは、割当てＣＡＭ40のビット線に書込
まれる。そして、ビット線の信号は、トランジスタ230
にＳＯＰ否決信号が供給されることにより、８ビットバ
スへ読出される。
スロット前において、転送元アドレスは、転送元アドレ
スバスにより出力されて、読出し／書込み論理回路42に
供給される。ＡＳＷＲ信号は、ＳＯＰ否決信号の発生と
同時に発生される。このため、転送元アドレスバスから
の転送元アドレスは、割当てＣＡＭ40のビット線に書込
まれる。そして、ビット線の信号は、トランジスタ230
にＳＯＰ否決信号が供給されることにより、８ビットバ
スへ読出される。
もし、割当てられてない指令レジスタがあり、ＳＯＰ否
決信号が発生されないならば、ＳＯＰ信号およびクロッ
ク信号は、最も優先する割当てられてない指令レジスタ
のワード線202に、論理レベル１のワード線信号ＷＬを
発生させる。このワード線は、特定の制御レジスタの全
てのＣＡＭおよびＲＡＭを動作状態にすることができ
る。このワード線信号ＷＬと同時に、ＣＩＷＲ信号と共
にＡＳＷＲ信号が供給される。これらの信号によって、
割当てＣＡＭ40は、転送元を表示している転送元アドレ
スバスからのアドレスを、割当てられた指令レジスタに
書込むことができる。ＣＩＷＲ信号によって、割当てビ
ット48に論理レベル１が書込まれるので、転送元への指
令レジスタの割当てが示される。上記した信号のタイミ
ングは、特定の転送元に対して指令レジスタを割当てる
ため、および割当てＣＡＭ40に転送元アドレスを書込む
ために必要とされるものである。
決信号が発生されないならば、ＳＯＰ信号およびクロッ
ク信号は、最も優先する割当てられてない指令レジスタ
のワード線202に、論理レベル１のワード線信号ＷＬを
発生させる。このワード線は、特定の制御レジスタの全
てのＣＡＭおよびＲＡＭを動作状態にすることができ
る。このワード線信号ＷＬと同時に、ＣＩＷＲ信号と共
にＡＳＷＲ信号が供給される。これらの信号によって、
割当てＣＡＭ40は、転送元を表示している転送元アドレ
スバスからのアドレスを、割当てられた指令レジスタに
書込むことができる。ＣＩＷＲ信号によって、割当てビ
ット48に論理レベル１が書込まれるので、転送元への指
令レジスタの割当てが示される。上記した信号のタイミ
ングは、特定の転送元に対して指令レジスタを割当てる
ため、および割当てＣＡＭ40に転送元アドレスを書込む
ために必要とされるものである。
例えば、指令レジスタが転送元Ｓ１に割当てられた場合
には、転送元Ｓ１のアドレスが、割当てＣＡＭ40に書込
まれる。次のフレーム期間中に、転送元アドレスバス
が、読出し／書込み論理回路42へ転送元アドレスを出力
する。タイムスロット２および３の期間に、転送元アド
レスＳ１が発生され、タイムスロット２の後半の期間
で、読出し／書込み論理回路42へ、ＡＳＣＯＭＰ信号が
供給される。このＡＳＣＯＭＰ信号は、割当てＣＡＭ40
における比較動作を開始させるためのものである。転送
元アドレスＳ１が割当てＣＡＭ40に書込まれることによ
り、論理レベル１の比較出力が、線224に出力される。
この出力により、ゲート236を介して、ワード線202にワ
ード線信号ＷＬを発生させることができる。このように
して、指令レジスタの全てのＣＡＭおよびＲＡＭが動作
状態になる。ＣＡＭおよびＲＡＭが動作状態である間の
タイムスロット３の後半の期間に、ＤＷＲ信号は、デー
タＲＡＭに適合している読出し／書込み論理回路32に供
給される。このＤＷＲ信号により、ＴＤＭデータバスの
情報は、データＲＡＭ28へ書込まれる。このデータの処
理は、次に説明されている。ＤＷＲ信号と同時、すなわ
ち、タイムスロット３の後半の期間で、ＳＴＷＲ１信号
が供給され、分類ＣＡＭ70に論理レベル１が書込まれる
ことも注意すべきことである。これは、分類制御機能に
対して、データＲＡＭに記憶されたデータを処理するこ
とを指示するものである。
には、転送元Ｓ１のアドレスが、割当てＣＡＭ40に書込
まれる。次のフレーム期間中に、転送元アドレスバス
が、読出し／書込み論理回路42へ転送元アドレスを出力
する。タイムスロット２および３の期間に、転送元アド
レスＳ１が発生され、タイムスロット２の後半の期間
で、読出し／書込み論理回路42へ、ＡＳＣＯＭＰ信号が
供給される。このＡＳＣＯＭＰ信号は、割当てＣＡＭ40
における比較動作を開始させるためのものである。転送
元アドレスＳ１が割当てＣＡＭ40に書込まれることによ
り、論理レベル１の比較出力が、線224に出力される。
この出力により、ゲート236を介して、ワード線202にワ
ード線信号ＷＬを発生させることができる。このように
して、指令レジスタの全てのＣＡＭおよびＲＡＭが動作
状態になる。ＣＡＭおよびＲＡＭが動作状態である間の
タイムスロット３の後半の期間に、ＤＷＲ信号は、デー
タＲＡＭに適合している読出し／書込み論理回路32に供
給される。このＤＷＲ信号により、ＴＤＭデータバスの
情報は、データＲＡＭ28へ書込まれる。このデータの処
理は、次に説明されている。ＤＷＲ信号と同時、すなわ
ち、タイムスロット３の後半の期間で、ＳＴＷＲ１信号
が供給され、分類ＣＡＭ70に論理レベル１が書込まれる
ことも注意すべきことである。これは、分類制御機能に
対して、データＲＡＭに記憶されたデータを処理するこ
とを指示するものである。
応答ラッチ部30および応答ＣＡＭ部60の動作を説明する
に当り、タイムスロット２の後半の期間で、ＡＳＣＯＭ
Ｐ信号が読出し／書込み論理回路42に供給されて、比較
動作が実行されることを注意されたい。この比較動作の
結果、割当てＣＡＭ40から比較出力線224へ論理レベル
１が出力される。この論理レベル１およびタイムスロッ
ト３でのクロック信号よって、ワード線202にワード線
信号ＷＬが発生される。しかしながら、タイムスロット
３の後半の期間の前に、比較出力線信号224とクロック
信号ＣＬＫがゲート238に供給されることによって、Ｒ
ＰＬＷＬ信号が発生される。このようにして、ＲＰＬＷ
Ｌおよび▲▼信号は、ワード線信号ＷＬが発
生する寸前すなわちタイムスロット３の前半の期間で、
ラッチ部30に供給される。このＲＰＬＷＬおよび▲
▼信号によって、データＲＡＭ部28に記憶されて
いたデータを、このデータがＷＬ信号が発生されるタイ
ムスロット３の後半の期間中に生じるデータバスからの
新しいデータの書込みにより消去される前に、ラッチ部
30へ転送することができる。ラッチ部30に記憶されたデ
ータは、応答ＣＡＭ部60の比較動作の開始によって、転
送先へ読出し可能となる。転送先アドレスと応答ＣＡＭ
部60に記憶されたアドレスとを比較するために供給され
るＥＣＯＭＰ信号の発生と同時に、転送先アドレスは、
転送先アドレスバス20に供給される。もし、比較が実行
されたならば、線242は論理レベル１となり、この論理
レベル１は、ゲート244の入力に供給される。タイムス
ロット２のクロック信号がゲート244に供給された場合
には、このゲート244からＲＷＬ信号が出力される。こ
れにより、ラッチ部30のデータは、データＲＡＭのビッ
ト線ＢＬに読出される。ＲＷＬ信号の発生と同時に、Ｄ
ＲＤ信号が読出し／書込み論理回路32へ供給されて、デ
ータＲＡＭビット線ＢＬの信号がデータバス22へ出力さ
れる。
に当り、タイムスロット２の後半の期間で、ＡＳＣＯＭ
Ｐ信号が読出し／書込み論理回路42に供給されて、比較
動作が実行されることを注意されたい。この比較動作の
結果、割当てＣＡＭ40から比較出力線224へ論理レベル
１が出力される。この論理レベル１およびタイムスロッ
ト３でのクロック信号よって、ワード線202にワード線
信号ＷＬが発生される。しかしながら、タイムスロット
３の後半の期間の前に、比較出力線信号224とクロック
信号ＣＬＫがゲート238に供給されることによって、Ｒ
ＰＬＷＬ信号が発生される。このようにして、ＲＰＬＷ
Ｌおよび▲▼信号は、ワード線信号ＷＬが発
生する寸前すなわちタイムスロット３の前半の期間で、
ラッチ部30に供給される。このＲＰＬＷＬおよび▲
▼信号によって、データＲＡＭ部28に記憶されて
いたデータを、このデータがＷＬ信号が発生されるタイ
ムスロット３の後半の期間中に生じるデータバスからの
新しいデータの書込みにより消去される前に、ラッチ部
30へ転送することができる。ラッチ部30に記憶されたデ
ータは、応答ＣＡＭ部60の比較動作の開始によって、転
送先へ読出し可能となる。転送先アドレスと応答ＣＡＭ
部60に記憶されたアドレスとを比較するために供給され
るＥＣＯＭＰ信号の発生と同時に、転送先アドレスは、
転送先アドレスバス20に供給される。もし、比較が実行
されたならば、線242は論理レベル１となり、この論理
レベル１は、ゲート244の入力に供給される。タイムス
ロット２のクロック信号がゲート244に供給された場合
には、このゲート244からＲＷＬ信号が出力される。こ
れにより、ラッチ部30のデータは、データＲＡＭのビッ
ト線ＢＬに読出される。ＲＷＬ信号の発生と同時に、Ｄ
ＲＤ信号が読出し／書込み論理回路32へ供給されて、デ
ータＲＡＭビット線ＢＬの信号がデータバス22へ出力さ
れる。
データＲＡＭに書込まれた指令、およびビット８からＤ
までの特定の演算符号（ＯＰ ＣＯＤＥ）は、連続する
チャンネル内のタイムスロット１３からタイムスロット
１５までの期間で実行される。第９図において、Ｃ Ｔ
ＩＭＥ信号が、タイムスロット１３から１５の期間で発
生されていることに注意されたい。このＣ ＴＩＭＥ信
号は、最も優先的に実行される機能を有する最も優先す
る指令レジスタの適合するワード線にワード線信号を供
給するために、ゲート98に供給される。
までの特定の演算符号（ＯＰ ＣＯＤＥ）は、連続する
チャンネル内のタイムスロット１３からタイムスロット
１５までの期間で実行される。第９図において、Ｃ Ｔ
ＩＭＥ信号が、タイムスロット１３から１５の期間で発
生されていることに注意されたい。このＣ ＴＩＭＥ信
号は、最も優先的に実行される機能を有する最も優先す
る指令レジスタの適合するワード線にワード線信号を供
給するために、ゲート98に供給される。
ＣＰＲＧ信号は、３つの制御ＣＡＭ，すなわち実行ＣＡ
Ｍ、応答分類ＣＡＭおよび分類ＣＡＭのそれぞれの比較
出力線をプリチャージするために、タイムスロット１３
の前半の期間で発生される。プリチャージが実行された
後、Ｃ ＣＯＭＰ信号は、タイムスロット１３の後半の
期間で、各制御ＣＡＭに供給される。これは、論理レベ
ル１をＣＡＭに記憶するかどうかを決定するために、論
理レベル１との比較動作を行なうためである。もし、適
合するＣＡＭに論理レベル１が書込まれていたならば、
比較出力線には、論理レベル１のＣ ＣＯＭＰ ＯＵＴ
信号が出力される。この比較動作の結果、制御優先論理
回路94は、５個の指令レジスタの内のいずれかの論理レ
ベル１が書込まれた制御ＣＡＭに対して、最も優先する
機能に対応する機能出力、すなわち、分類出力，応答分
類出力または実行出力を供給する。ゲート98は、最も優
先する制御機能動作を待機している最も優先する指令レ
ジスタに備えられたワード線に論理レベル１を供給す
る。
Ｍ、応答分類ＣＡＭおよび分類ＣＡＭのそれぞれの比較
出力線をプリチャージするために、タイムスロット１３
の前半の期間で発生される。プリチャージが実行された
後、Ｃ ＣＯＭＰ信号は、タイムスロット１３の後半の
期間で、各制御ＣＡＭに供給される。これは、論理レベ
ル１をＣＡＭに記憶するかどうかを決定するために、論
理レベル１との比較動作を行なうためである。もし、適
合するＣＡＭに論理レベル１が書込まれていたならば、
比較出力線には、論理レベル１のＣ ＣＯＭＰ ＯＵＴ
信号が出力される。この比較動作の結果、制御優先論理
回路94は、５個の指令レジスタの内のいずれかの論理レ
ベル１が書込まれた制御ＣＡＭに対して、最も優先する
機能に対応する機能出力、すなわち、分類出力，応答分
類出力または実行出力を供給する。ゲート98は、最も優
先する制御機能動作を待機している最も優先する指令レ
ジスタに備えられたワード線に論理レベル１を供給す
る。
第１０図は、分類または応答分類機能を実行するための
タイミングを示すものである。比較動作が実行される前
に、比較出力線は、ＣＰＲＧ信号により、タイムスロッ
ト１３の前半の期間で論理レベル１に設定される。タイ
ムスロット１３の後半の期間で、比較動作が実行され、
もし、比較の結果が同一である場合は、比較出力線には
論理レベル１が維持され、また、同一でない場合は、第
１０図に示したＣ ＣＯＭＰ ＯＵＴの斜線部のように
論理レベル０に設定される。このＣ ＣＯＭＰ ＯＵＴ
信号は、制御優先論理回路94で処理され、その結果、ワ
ード線信号ＷＬは、クロック信号に対応して、タイムス
ロット１３の後半から１５の期間で発生される。
タイミングを示すものである。比較動作が実行される前
に、比較出力線は、ＣＰＲＧ信号により、タイムスロッ
ト１３の前半の期間で論理レベル１に設定される。タイ
ムスロット１３の後半の期間で、比較動作が実行され、
もし、比較の結果が同一である場合は、比較出力線には
論理レベル１が維持され、また、同一でない場合は、第
１０図に示したＣ ＣＯＭＰ ＯＵＴの斜線部のように
論理レベル０に設定される。このＣ ＣＯＭＰ ＯＵＴ
信号は、制御優先論理回路94で処理され、その結果、ワ
ード線信号ＷＬは、クロック信号に対応して、タイムス
ロット１３の後半から１５の期間で発生される。
ＤＲＤ信号は、ゲート98からの最初のワード線信号ＷＬ
と同じタイムスロット１３の後半の期間で発生される。
これによって、データは、データＲＡＭ部28からＴＤＭ
データバスへ読出される。ラッチ330は、ビット８から
Ｄの演算符号ビットを受信するために、タイムスロット
１３でストローブされる。この演算符号は、分類ＰＬＡ
により処理され、その解読された結果によって、読出し
および書込み制御信号が出力される。タイムスロット１
４の後半の期間で、指令レジスタの内のいくつかの部
は、分類ＰＬＡにより解読された指令に基づく読出し信
号に応答して読出される。この時に出力される読出し信
号は、ＡＤＲＤ，ＳＤＲＤ，ＤＲＤ，ＲＤＲＤ，および
ＥＤＲＤであり、これらの読出し信号によって、指令レ
ジスタの５個のＣＡＭまたはＲＡＭ記憶部の内の１つの
からデータバスへのデータの読出しが行われる。１４タ
イムスロットの後半の期間において、解読された指令に
基づく１つまたは１つ以上の書込み指令信号が供給され
る。この書込み信号により、データバスから指令レジス
タ内のいくつかの部への書込み、および制御ＣＡＭへの
１または０の書込みが可能となる。この時に供給される
書込み信号は、ＡＤＷＲ，ＳＤＷＲ，ＤＷＲ，ＲＤＷ
Ｒ，ＥＤＷＲ，ＥＸＷＲ１，ＳＴＷＲ０，ＲＳＷＲ０，
またはＩＣＡＷＲ信号である。これらの書込み信号に応
じて、割当てＣＡＭ，転送元ＲＡＭ，データＲＡＭ，転
送先ＲＡＭ，または応答ＣＡＭへのアドレスの書込みが
可能となる。さらに、実行ＣＡＭへの実行機能の必要を
示す論理レベル１の書込み、分類ＣＡＭへの分類機能が
達成されたことを示す論理レベル０の書込み、応答分類
ＣＡＭへの応答分類機能が達成されたことを示す論理レ
ベル０の書込み、または、割当てられない指令レジスタ
への論理レベル０の書込みを行なうことができる。
と同じタイムスロット１３の後半の期間で発生される。
これによって、データは、データＲＡＭ部28からＴＤＭ
データバスへ読出される。ラッチ330は、ビット８から
Ｄの演算符号ビットを受信するために、タイムスロット
１３でストローブされる。この演算符号は、分類ＰＬＡ
により処理され、その解読された結果によって、読出し
および書込み制御信号が出力される。タイムスロット１
４の後半の期間で、指令レジスタの内のいくつかの部
は、分類ＰＬＡにより解読された指令に基づく読出し信
号に応答して読出される。この時に出力される読出し信
号は、ＡＤＲＤ，ＳＤＲＤ，ＤＲＤ，ＲＤＲＤ，および
ＥＤＲＤであり、これらの読出し信号によって、指令レ
ジスタの５個のＣＡＭまたはＲＡＭ記憶部の内の１つの
からデータバスへのデータの読出しが行われる。１４タ
イムスロットの後半の期間において、解読された指令に
基づく１つまたは１つ以上の書込み指令信号が供給され
る。この書込み信号により、データバスから指令レジス
タ内のいくつかの部への書込み、および制御ＣＡＭへの
１または０の書込みが可能となる。この時に供給される
書込み信号は、ＡＤＷＲ，ＳＤＷＲ，ＤＷＲ，ＲＤＷ
Ｒ，ＥＤＷＲ，ＥＸＷＲ１，ＳＴＷＲ０，ＲＳＷＲ０，
またはＩＣＡＷＲ信号である。これらの書込み信号に応
じて、割当てＣＡＭ，転送元ＲＡＭ，データＲＡＭ，転
送先ＲＡＭ，または応答ＣＡＭへのアドレスの書込みが
可能となる。さらに、実行ＣＡＭへの実行機能の必要を
示す論理レベル１の書込み、分類ＣＡＭへの分類機能が
達成されたことを示す論理レベル０の書込み、応答分類
ＣＡＭへの応答分類機能が達成されたことを示す論理レ
ベル０の書込み、または、割当てられない指令レジスタ
への論理レベル０の書込みを行なうことができる。
第１１図は、実行機能のタイミングを示すものであっ
て、この実行機能は、優先する分類機能の実行期間に、
実行ＣＡＭ68への論理レベル１の書込みが行われた場合
に実行されるものである。もし、分類機能が、実行ＣＡ
Ｍを論理レベル１に設定したならば、次のチャンネルの
タイムスロット１３から１５の期間で、実行機能が行わ
れる。実行機能は、タイムルロット１３の前半の期間
で、制御ＣＡＭがＣＰＲＧ信号によりプリチャージされ
ることによって開始される。そして、比較動作を開始す
るために、タイムスロット１３の後半の期間で、Ｃ Ｃ
ＯＭＰ信号が供給される。もし、実行ＣＡＭに論理レベ
ル１が書込まれているならば、Ｃ ＣＯＭＰ ＯＵＴ信
号は、タイムスロット１３の後半の期間から開始される
斜線で示された論理レベル０の設定に対抗して、論理レ
ベル１を維持する。このことにより、タイムスロット１
３から１５の各後半の期間で、ワード線信号が発生され
る。このワード線信号は、実行機能を要求している最も
優先する指令レジスタのワード線へ供給されるものであ
る。前のチャンネルで分類ＰＬＡにより解読された指令
に基づき、指令レジスタの各部から転送元アドレスバ
ス，転送先アドレスバスまたはデータバスへの読出しを
実行するために、タイムスロット１４の後半の期間で、
読出し制御信号が指令レジスタ内の１つまたは１つ以上
の部に供給される。タイムスロット１４の後半の期間に
供給可能な読出し信号は、ＡＳＲＤ，ＳＲＤ，ＤＲＤ，
ＲＲＤ，またはＥＲＤである。もし、タイムスロット１
４の後半の期間で、指令レジスタから転送元または転送
先アドレスバスのいずれかへアドレスが読出されるなら
ば、スイッチ10は、ＳＷ ＣＯＭＰ ＯＵＴ信号によっ
て、ＣＡＭ部の１つにおける比較動作を実行できる。も
し、比較の結果同一であることがわかれば、タイムスロ
ット１５の後半の期間で、ワード線信号が発生される。
これにより、スイッチのＣＡＭおよびＲＡＭ部は、動作
状態になることができる。分類ＰＬＡからの解読された
指令信号に基づいて、データまたはアドレスは、指令レ
ジスタからスイッチへまたはスイッチから指令レジスタ
へ、タイムスロット１５の後半の期間で読出される。も
し、指令レジスタらスイッチへデータを読出す必要があ
れば、指令レジスタは、タイムスロット１５の後半の期
間で、ＡＳＲＤ，ＳＲＤ，ＤＲＤ，ＲＲＤまたはＥＲＤ
のような読出し制御信号を受信することが可能である。
この時、すなわち、タイムスロット１５の後半の期間
で、スイッチは、適切なＣＡＭまたはＲＡＭで書込み信
号を受信することができる。もし、スイッチから指令レ
ジスタへデータを読出す必要があれば、スイッチの適切
な部は、タイムスロット１５の後半の期間で、読出し信
号を受信することができる。この時、すなわち、タイム
スロット１５の後半の期間で、指令レジスタは、指令レ
ジスタ内の部への書込みを制御するＡＳＷＲ，ＳＷＲ，
ＲＷＲ，ＥＷＲ，またはＤＷＲのような書込み信号を受
信することができる。もし、タイムスロット１４の後半
の期間にスイッチへ読出されたアドレスが、比較動作の
期間で、スイッチに記憶されたアドレスと同一でない場
合には、指令否決信号が、タイムスロット１５の後半の
期間で発生される。もし、実行機能が完了したならば、
ＥＸＷＲ０信号が発生され、実行ＣＡＭ部に論理レベル
０が書込まれる。そして、もし、応答分類機能が要求さ
れるならば、ＲＳＷＲ１信号が、応答分類ＣＡＭに供給
され、このＣＡＭに論理レベル１が書込まれる。
て、この実行機能は、優先する分類機能の実行期間に、
実行ＣＡＭ68への論理レベル１の書込みが行われた場合
に実行されるものである。もし、分類機能が、実行ＣＡ
Ｍを論理レベル１に設定したならば、次のチャンネルの
タイムスロット１３から１５の期間で、実行機能が行わ
れる。実行機能は、タイムルロット１３の前半の期間
で、制御ＣＡＭがＣＰＲＧ信号によりプリチャージされ
ることによって開始される。そして、比較動作を開始す
るために、タイムスロット１３の後半の期間で、Ｃ Ｃ
ＯＭＰ信号が供給される。もし、実行ＣＡＭに論理レベ
ル１が書込まれているならば、Ｃ ＣＯＭＰ ＯＵＴ信
号は、タイムスロット１３の後半の期間から開始される
斜線で示された論理レベル０の設定に対抗して、論理レ
ベル１を維持する。このことにより、タイムスロット１
３から１５の各後半の期間で、ワード線信号が発生され
る。このワード線信号は、実行機能を要求している最も
優先する指令レジスタのワード線へ供給されるものであ
る。前のチャンネルで分類ＰＬＡにより解読された指令
に基づき、指令レジスタの各部から転送元アドレスバ
ス，転送先アドレスバスまたはデータバスへの読出しを
実行するために、タイムスロット１４の後半の期間で、
読出し制御信号が指令レジスタ内の１つまたは１つ以上
の部に供給される。タイムスロット１４の後半の期間に
供給可能な読出し信号は、ＡＳＲＤ，ＳＲＤ，ＤＲＤ，
ＲＲＤ，またはＥＲＤである。もし、タイムスロット１
４の後半の期間で、指令レジスタから転送元または転送
先アドレスバスのいずれかへアドレスが読出されるなら
ば、スイッチ10は、ＳＷ ＣＯＭＰ ＯＵＴ信号によっ
て、ＣＡＭ部の１つにおける比較動作を実行できる。も
し、比較の結果同一であることがわかれば、タイムスロ
ット１５の後半の期間で、ワード線信号が発生される。
これにより、スイッチのＣＡＭおよびＲＡＭ部は、動作
状態になることができる。分類ＰＬＡからの解読された
指令信号に基づいて、データまたはアドレスは、指令レ
ジスタからスイッチへまたはスイッチから指令レジスタ
へ、タイムスロット１５の後半の期間で読出される。も
し、指令レジスタらスイッチへデータを読出す必要があ
れば、指令レジスタは、タイムスロット１５の後半の期
間で、ＡＳＲＤ，ＳＲＤ，ＤＲＤ，ＲＲＤまたはＥＲＤ
のような読出し制御信号を受信することが可能である。
この時、すなわち、タイムスロット１５の後半の期間
で、スイッチは、適切なＣＡＭまたはＲＡＭで書込み信
号を受信することができる。もし、スイッチから指令レ
ジスタへデータを読出す必要があれば、スイッチの適切
な部は、タイムスロット１５の後半の期間で、読出し信
号を受信することができる。この時、すなわち、タイム
スロット１５の後半の期間で、指令レジスタは、指令レ
ジスタ内の部への書込みを制御するＡＳＷＲ，ＳＷＲ，
ＲＷＲ，ＥＷＲ，またはＤＷＲのような書込み信号を受
信することができる。もし、タイムスロット１４の後半
の期間にスイッチへ読出されたアドレスが、比較動作の
期間で、スイッチに記憶されたアドレスと同一でない場
合には、指令否決信号が、タイムスロット１５の後半の
期間で発生される。もし、実行機能が完了したならば、
ＥＸＷＲ０信号が発生され、実行ＣＡＭ部に論理レベル
０が書込まれる。そして、もし、応答分類機能が要求さ
れるならば、ＲＳＷＲ１信号が、応答分類ＣＡＭに供給
され、このＣＡＭに論理レベル１が書込まれる。
要約すれば、特定のポートおよびチャンネル転送元が、
指令元になる要求をした時、チャンネル内のタイムスロ
ット３から１２の期間のある時間に、指令動作が開始さ
れる。もし、指令レジスタが動作状態であれば、最も優
先する割当てられてない指令レジスタは、ポートおよび
チャンネル転送元に割当てられる。この時、ポートおよ
びチャンネルアドレスは、割当てＣＡＭに書込まれ、割
当てビットには、論理レベル１が書込まれる。次のフレ
ーム期間において、ポートおよびチャンネルアドレスが
転送元アドレスバスへ供給されて、割当てＣＡＭでの比
較動作が実行される時に、転送元ポートおよびチャンネ
ルアドレスタイムがデータＲＡＭ部28に書込まれる期間
で、１６ビットのワードは、ＴＤＭデータバスへ供給さ
れ、分類ビット70には、論理レベル１が書込まれる。こ
の動作は、タイムスロット２から１２の期間で全て達成
される。タイムスロット１３の期間で制御ＣＡＭの比較
動作が実行されることにより、分類ビットに論理レベル
１が書込まれている場合には、各チャンネルのタイムス
ロット１３から１５の期間で分類ビットは、論理レベル
１のＣ ＣＯＭＰ ＯＵＴ信号を出力する。
指令元になる要求をした時、チャンネル内のタイムスロ
ット３から１２の期間のある時間に、指令動作が開始さ
れる。もし、指令レジスタが動作状態であれば、最も優
先する割当てられてない指令レジスタは、ポートおよび
チャンネル転送元に割当てられる。この時、ポートおよ
びチャンネルアドレスは、割当てＣＡＭに書込まれ、割
当てビットには、論理レベル１が書込まれる。次のフレ
ーム期間において、ポートおよびチャンネルアドレスが
転送元アドレスバスへ供給されて、割当てＣＡＭでの比
較動作が実行される時に、転送元ポートおよびチャンネ
ルアドレスタイムがデータＲＡＭ部28に書込まれる期間
で、１６ビットのワードは、ＴＤＭデータバスへ供給さ
れ、分類ビット70には、論理レベル１が書込まれる。こ
の動作は、タイムスロット２から１２の期間で全て達成
される。タイムスロット１３の期間で制御ＣＡＭの比較
動作が実行されることにより、分類ビットに論理レベル
１が書込まれている場合には、各チャンネルのタイムス
ロット１３から１５の期間で分類ビットは、論理レベル
１のＣ ＣＯＭＰ ＯＵＴ信号を出力する。
ワード線信号ＷＬは、最も優先される機能が実行される
のを待機している最も優先する指令レジスタに対して、
タイムスロット１３から１５の期間で発生される。次の
チャンネルのタイムスロット１３から１５の期間で、制
御機能が機能優先に基づく優先性に従って実行され、次
に指令レジスタ優先が実行される。これは分類機能の優
先まで継続され、指令レジスタが選定された後、ワード
線信号は、分類ビットに論理レベル１が書込まれている
指令レジスタに対して、ワード線信号が発生される。デ
ータＲＡＭの演算符号データは、データＲＡＭから分類
ＰＬＡに読出され、この分類ＰＬＡは、指令を解読し
て、必要とされる書込みおよび読出し制御信号を出力す
る。この書込みおよび読出し制御信号により、データＲ
ＡＭからの読出しおよびこの読出しと同時に実行される
転送元ＣＡＭへの書込みのような指令レジスタ内のデー
タの転送が実行される。分類機能が達成された時に、分
類ビットには、論理レベル０が書込まれ、そして、応答
分類機能が要求される場合には、応答分類ビットに論理
レベル１が書込まれる。
のを待機している最も優先する指令レジスタに対して、
タイムスロット１３から１５の期間で発生される。次の
チャンネルのタイムスロット１３から１５の期間で、制
御機能が機能優先に基づく優先性に従って実行され、次
に指令レジスタ優先が実行される。これは分類機能の優
先まで継続され、指令レジスタが選定された後、ワード
線信号は、分類ビットに論理レベル１が書込まれている
指令レジスタに対して、ワード線信号が発生される。デ
ータＲＡＭの演算符号データは、データＲＡＭから分類
ＰＬＡに読出され、この分類ＰＬＡは、指令を解読し
て、必要とされる書込みおよび読出し制御信号を出力す
る。この書込みおよび読出し制御信号により、データＲ
ＡＭからの読出しおよびこの読出しと同時に実行される
転送元ＣＡＭへの書込みのような指令レジスタ内のデー
タの転送が実行される。分類機能が達成された時に、分
類ビットには、論理レベル０が書込まれ、そして、応答
分類機能が要求される場合には、応答分類ビットに論理
レベル１が書込まれる。
次のチャンネルのタイムスロット１３から１５の期間で
実行ビットにおける比較動作が行われた時に、実行ビッ
トによってワード線信号が発生され、そして、データを
指令レジスタとスイッチとの間で移動させるための読出
しおよび書込み制御信号が発生される。この実行機能の
動作が終了すると、実行ビットには論理レベル０が書込
まれ、そして、もし応答分類機能が必要とされるなら
ば、この応答分類ビットには論理レベル１が書込まれ
る。
実行ビットにおける比較動作が行われた時に、実行ビッ
トによってワード線信号が発生され、そして、データを
指令レジスタとスイッチとの間で移動させるための読出
しおよび書込み制御信号が発生される。この実行機能の
動作が終了すると、実行ビットには論理レベル０が書込
まれ、そして、もし応答分類機能が必要とされるなら
ば、この応答分類ビットには論理レベル１が書込まれ
る。
次のチャンネルのタイムスロット１３から１５の期間で
応答分類機能が実行され、この時に、指令レジスタ内の
１つの部、すなわち転送元または転送先ＲＡＭからのデ
ータの読出し、およびラッチ30を介して、転送先へのデ
ータの転送を行なうために、データＲＡＭへのデータの
書込みが実行される。応答分類機能が達成された時に、
応答分類ＣＡＭには、論理レベル０が書込まれる。これ
により、データＲＡＭに受信された全ての指令が実行さ
れたことになる。
応答分類機能が実行され、この時に、指令レジスタ内の
１つの部、すなわち転送元または転送先ＲＡＭからのデ
ータの読出し、およびラッチ30を介して、転送先へのデ
ータの転送を行なうために、データＲＡＭへのデータの
書込みが実行される。応答分類機能が達成された時に、
応答分類ＣＡＭには、論理レベル０が書込まれる。これ
により、データＲＡＭに受信された全ての指令が実行さ
れたことになる。
転送元アドレスバスのアドレスと記憶されているアドレ
スとの比較動作が割当てＣＡＭで実行されることによっ
て、ワード線信号が発生される。次のフレームのワード
線信号が発生するタイムスロットの前半の期間で、ＲＰ
ＬＷＬ信号が出力される。このＲＰＬＷＬ信号により、
応答ラッチは、データＲＡＭ部28のデータを取出すこと
ができ、そして、データバスのデータをデータＲＡＭへ
書込む動作が繰返され、指令機能が実行される。最後の
指令が実行された後、スイッチパスは、割当てビットに
論理レベル０が書込まれた指令元によって提供される。
これによって、この指令レジスタは、割当てられなくな
り、ポートおよびチャンネルは、もはや指令元とみなせ
なくなる。
スとの比較動作が割当てＣＡＭで実行されることによっ
て、ワード線信号が発生される。次のフレームのワード
線信号が発生するタイムスロットの前半の期間で、ＲＰ
ＬＷＬ信号が出力される。このＲＰＬＷＬ信号により、
応答ラッチは、データＲＡＭ部28のデータを取出すこと
ができ、そして、データバスのデータをデータＲＡＭへ
書込む動作が繰返され、指令機能が実行される。最後の
指令が実行された後、スイッチパスは、割当てビットに
論理レベル０が書込まれた指令元によって提供される。
これによって、この指令レジスタは、割当てられなくな
り、ポートおよびチャンネルは、もはや指令元とみなせ
なくなる。
転送元のような特定のポートおよびチャンネルと、転送
先のような特定のポートおよびチャンネルとの間のスイ
ッチパスをスイッチ10を介して確立するために、ポート
およびチャンネルは、指令元となり、ＳＯＰ信号の結果
により指令元に割当てられた指令レジスタを備える。こ
のポートおよびチャンネルのアドレスは、割当てＣＡＭ
に書込まれる。次のフレーム期間で、指令ワードは、デ
ータＲＡＭに書込まれ、分類ビットは、論理レベル１に
設定される。８ビットのアドレスを含んでいるデータＲ
ＡＭの低バイトをデータバスへ読出すことを要求してい
る指令が解読され、これと同時に、転送元ＲＡＭは、デ
ータバスからのアドレスを書込むための書込み制御信号
を受信する。このような分類機能が完了し、そして、実
行ビットに論理レベル１が書込まれる。
先のような特定のポートおよびチャンネルとの間のスイ
ッチパスをスイッチ10を介して確立するために、ポート
およびチャンネルは、指令元となり、ＳＯＰ信号の結果
により指令元に割当てられた指令レジスタを備える。こ
のポートおよびチャンネルのアドレスは、割当てＣＡＭ
に書込まれる。次のフレーム期間で、指令ワードは、デ
ータＲＡＭに書込まれ、分類ビットは、論理レベル１に
設定される。８ビットのアドレスを含んでいるデータＲ
ＡＭの低バイトをデータバスへ読出すことを要求してい
る指令が解読され、これと同時に、転送元ＲＡＭは、デ
ータバスからのアドレスを書込むための書込み制御信号
を受信する。このような分類機能が完了し、そして、実
行ビットに論理レベル１が書込まれる。
次のチャンネル期間で、実行機能は、転送元ＲＡＭを転
送元アドレスバスへ読出すことにより達成され、これと
同時に、転送元アドレスバスのアドレスは、スイッチの
転送元ＣＡＭ12へ書込まれる。そして、実行ビットに
は、論理レベル０が書込まれる。次のフレーム期間で、
指令ワードは、データＲＡＭへ読出され、分類ビットに
は、論理レベル１が書込まれる。分類機能は、データＲ
ＡＭの低バイトをデータバスへ読出すことと同時に転送
先ＲＡＭへの書込みを要求し、その後、実行機能が達成
される。この実行機能では、転送元ＲＡＭが転送元アド
レスバスへ読出され、この時に、転送元アドレスを有し
ているスイッチワードを可能にするための転送元ＣＡＭ
12により、比較が行われる。転送先ＲＡＭは、転送先ア
ドレスバスへ読出され、スイッチの転送先ＣＡＭ16に書
込まれる。これにより、スイッチを介したパスが達成さ
れる。
送元アドレスバスへ読出すことにより達成され、これと
同時に、転送元アドレスバスのアドレスは、スイッチの
転送元ＣＡＭ12へ書込まれる。そして、実行ビットに
は、論理レベル０が書込まれる。次のフレーム期間で、
指令ワードは、データＲＡＭへ読出され、分類ビットに
は、論理レベル１が書込まれる。分類機能は、データＲ
ＡＭの低バイトをデータバスへ読出すことと同時に転送
先ＲＡＭへの書込みを要求し、その後、実行機能が達成
される。この実行機能では、転送元ＲＡＭが転送元アド
レスバスへ読出され、この時に、転送元アドレスを有し
ているスイッチワードを可能にするための転送元ＣＡＭ
12により、比較が行われる。転送先ＲＡＭは、転送先ア
ドレスバスへ読出され、スイッチの転送先ＣＡＭ16に書
込まれる。これにより、スイッチを介したパスが達成さ
れる。
もし、特定の転送先チェックを所望すれば、エコーパス
を実行する指令は、応答ＣＡＭ60を用いて達成される。
エコーパスを確立するために、指令ワードは、データＲ
ＡＭへ書込まれる。この指令ワードは、エコーパスを確
立するための演算符号指令とエコーパスの転送先アドレ
スを含んでいる。分類機能の期間中に、転送先アドレ
は、応答ＣＡＭ60に書込まれる。次のフレームで、転送
先アドレスバスに転送先アドレスが供給された時に、応
答ＣＡＭは、比較動作を実行し、ＲＷＬ信号が発生され
る。このＲＷＬ信号により、ラッチ部30は、前のフレー
ム期間でデータＲＡＭに記憶されたデータワードをＴＤ
Ｍデータバスへ読出し可能となる。このＴＤＭデータバ
スへの読出しと同時に、ＴＤＭデータバスは、アドレス
指定された転送先へ読出される。このように、転送先
は、実行された指令をチェックすることができる。指定
否決が行われる場合には、否決符号は、転送先へ読出さ
れる。
を実行する指令は、応答ＣＡＭ60を用いて達成される。
エコーパスを確立するために、指令ワードは、データＲ
ＡＭへ書込まれる。この指令ワードは、エコーパスを確
立するための演算符号指令とエコーパスの転送先アドレ
スを含んでいる。分類機能の期間中に、転送先アドレ
は、応答ＣＡＭ60に書込まれる。次のフレームで、転送
先アドレスバスに転送先アドレスが供給された時に、応
答ＣＡＭは、比較動作を実行し、ＲＷＬ信号が発生され
る。このＲＷＬ信号により、ラッチ部30は、前のフレー
ム期間でデータＲＡＭに記憶されたデータワードをＴＤ
Ｍデータバスへ読出し可能となる。このＴＤＭデータバ
スへの読出しと同時に、ＴＤＭデータバスは、アドレス
指定された転送先へ読出される。このように、転送先
は、実行された指令をチェックすることができる。指定
否決が行われる場合には、否決符号は、転送先へ読出さ
れる。
以上のことから、スイッチのパスを確立およびブレーク
ダウンするために用いられるアドレスを転送するため
に、多くの異なった形式の指令が供給されることは明ら
かである。応答またはエコーパスは、指令が適切に実行
されたかどうかを確かめるために備えることができる。
多くの異なった機能は、十分に拡張性のある通話路駆動
装置を用いることによって達成され、動的スイッチの利
点が全て実現される。
ダウンするために用いられるアドレスを転送するため
に、多くの異なった形式の指令が供給されることは明ら
かである。応答またはエコーパスは、指令が適切に実行
されたかどうかを確かめるために備えることができる。
多くの異なった機能は、十分に拡張性のある通話路駆動
装置を用いることによって達成され、動的スイッチの利
点が全て実現される。
この発明は、通話路駆動装置として説明したが、当業者
には、この発明が、指令により指定された場所への直接
命令および指令を実行するための指令プロセッサとして
も使用できることが明白であろう。この発明によって転
送されるアドレスは、本当の意味での命令である。この
ように、この発明は、遠隔転送先への直接命令を実行す
るために用いることができる。
には、この発明が、指令により指定された場所への直接
命令および指令を実行するための指令プロセッサとして
も使用できることが明白であろう。この発明によって転
送されるアドレスは、本当の意味での命令である。この
ように、この発明は、遠隔転送先への直接命令を実行す
るために用いることができる。
この発明の技術的範囲は、添附した特許請求の範囲のみ
により限定されるものであって、上記実施例によって制
限されるものではない。
により限定されるものであって、上記実施例によって制
限されるものではない。
第１図はこの発明の一実施例に係る通話路駆動装置の構
成を示すブロック図、第２図は１ビットのＲＡＭデータ
を記憶するＲＡＭセル、およびこのＲＡＭセルに前もっ
て記憶されたデータを保持するラッチセルを示すブロッ
ク図、第３図は１ビットのＣＡＭデータを記憶および比
較することができるＣＡＭセルの構成を示すブロック
図、第４図は第２図に示したＲＡＭセルと共に使用でき
る読出し／書込み論理回路の構成を示すブロック図、第
５図は第３図に示したＣＡＭセルと共に使用できる読出
し／書込み論理回路の構成を示すブロック図、第６図は
この発明に使用されるデータワードの一般的な形式を示
す図、第７図はこの発明の実施例を詳細に示すブロック
図、第８図はこの発明に使用される分類ＰＬＡ論理回路
および指令タイミング回路を示すブロック図、第９図，
第１０図，第１１図はこの発明の種々の動作状態を示す
タイミングチャートである。 10……スイッチ、26……指令レジスタ、88……割当て優
先論理回路、94……制御優先論理回路、97……指令タイ
ミング回路、99……タイミング制御論理回路、104……
分類ＰＬＡ論理回路。
成を示すブロック図、第２図は１ビットのＲＡＭデータ
を記憶するＲＡＭセル、およびこのＲＡＭセルに前もっ
て記憶されたデータを保持するラッチセルを示すブロッ
ク図、第３図は１ビットのＣＡＭデータを記憶および比
較することができるＣＡＭセルの構成を示すブロック
図、第４図は第２図に示したＲＡＭセルと共に使用でき
る読出し／書込み論理回路の構成を示すブロック図、第
５図は第３図に示したＣＡＭセルと共に使用できる読出
し／書込み論理回路の構成を示すブロック図、第６図は
この発明に使用されるデータワードの一般的な形式を示
す図、第７図はこの発明の実施例を詳細に示すブロック
図、第８図はこの発明に使用される分類ＰＬＡ論理回路
および指令タイミング回路を示すブロック図、第９図，
第１０図，第１１図はこの発明の種々の動作状態を示す
タイミングチャートである。 10……スイッチ、26……指令レジスタ、88……割当て優
先論理回路、94……制御優先論理回路、97……指令タイ
ミング回路、99……タイミング制御論理回路、104……
分類ＰＬＡ論理回路。
Claims (9)
- 【請求項１】それぞれ異なったアドレスを有する複数の
チャンネルにおいて情報を受信および送信する複数のポ
ートを具備する通信スイッチを制御する装置であって、
アドレスが前記スイッチ手段に記憶されているチャンネ
ルの前記ポート間の接続を設定するスイッチ手段にデー
タバスが接続され、チャンネルの接続を設定または遮断
する指令は任意のチャンネルに与えられ、前記指令は一
連の分離された指令ワードとして供給され、それら一連
の分離された指令ワードはチャンネルが指令元になるこ
とを要求する第１の指令ワードと、それぞれ符号化され
た指令部分およびアドレス部分を含む後続する指令ワー
ドとを有している通信制御装置において、 データバスにそれぞれ接続されているデータＲＡＭ、割
当てＣＡＭ、転送元ＲＡＭ、および転送先ＲＡＭを備
え、前記割当てＣＡＭは記憶されているチャンネルアド
レスと転送元アドレスバスから受信されたアドレスを比
較してこの比較の結果に基づいてアドレスが記憶されて
いるチャンネルからデータＲＡＭが次の指令ワードを書
込むことを可能にするように構成されている指令レジス
タと、 指令元になることを要求しているいずれかのチャンネル
から受信される第１の指令ワードに応答して、指令レジ
スタを前記チャンネルに割当て、割当てＣＡＭにチャン
ネルアドレスを書込み、データＲＡＭに第１の指令ワー
ドを書込む前記データバスに接続された手段と、 チャンネルアドレスを順次そのチャンネルがデータバス
にアクセスされる時間に発生する第１のチャンネルアド
レス発生手段と、 前記割当てＣＡＭと、前記転送元ＲＡＭと、前記スイッ
チ手段と、および前記チャンネルアドレス発生手段とを
相互接続する転送元アドレスバスと、 データＲＡＭに記憶された指令ワードの前記符号化され
た指令部分を解読した指令部分に応答して制御信号を発
生し、この制御信号の選択されたものを前記スイッチ手
段に供給させる解読手段と、 前記制御信号に応答して前記指令レジスタ中の前記デー
タＲＡＭから前記スイッチ手段へ指令ワードの前記アド
レス部分を転送することによって解読された指令部分を
実行し、それによって前記アドレス部分が前記スイッチ
手段により他のアドレスされたチャンネルに接続される
べきチャンネルのアドレスとして前記スイッチ手段中に
記憶されるようにする指令部分実行手段とを具備してい
ることを特徴とする通信制御装置。 - 【請求項２】前記指令部分を実行する手段は制御レジス
タ内のアドレスを転送するための手段を具備している特
許請求の範囲第１項記載の装置。 - 【請求項３】それぞれ優先度が割当てられている複数の
指令レジスタと、 指令元になることを要求しているチャンネル対して最も
優先度の高い利用可能な指令レジスタを割当てる手段と
を具備している特許請求の範囲第１項記載の装置。 - 【請求項４】前記解読手段は指令ワードを記憶している
指令レジスタの優先度に基づいて前記指令レジスタ中の
指令ワードを順次解読する手段を具備している特許請求
の範囲第３項記載の装置。 - 【請求項５】前の解読された指令部分が全て実行される
まで、解読手段が新しい指令部分を解読することを禁止
する手段を具備している特許請求の範囲第４項記載の装
置。 - 【請求項６】前記符号化された指令部分は、指令部分に
より決定された順序で多数の異なった種類の制御機能を
実行することを要求でき、前記解読手段は、実行される
べき制御機能の順序に基づいて前記制御信号を発生する
手段を具備している特許請求の範囲第１項記載の装置。 - 【請求項７】前の解読された指令部分が全て実行される
まで、解読手段が新しい指令部分を解読することを禁止
する手段を具備している特許請求の範囲第６項記載の装
置。 - 【請求項８】実行されるべき制御機能の順序に基づいて
前記制御信号を発生する手段は、各タイプの制御機能の
ためのＣＡＭと、実行されるべき機能のタイプに対して
前記制御信号をゲートするための論理回路とを具備して
いる特許請求の範囲第６項記載の装置。 - 【請求項９】前記指令レジスタ中に設けられ、前に実行
され指令ワードが送られるべきチャンネルアドレスを記
憶する応答ＣＡＭと、 転送先チャンネルアドレスを前記チャンネルがデータバ
スにアクセスする時間に順次発生する第２のチャンネル
アドレス発生手段と、 前記応答ＣＡＭと、前記転送先ＲＡＭと、前記スイッチ
手段と、前記第２のチャンネルアドレス発生手段とを相
互接続する転送先アドレスバス手段と、 前記データＲＡＭに含まれたデータを記憶するためにデ
ータＲＡＭと協同して動作するラッチ手段と、 このラッチ手段が前に実行された指令ワードを記憶でき
るようにするために、新しい指令ワードを受信できるこ
とを指示する前記割当てＣＡＭからの出力に応答して、
ラッチ手段へデータＲＡＭの指令ワードを読出す手段と
を具備し、 前記応答ＣＡＭは第２のチャンネルアドレス発生手段に
よって発生されたアドレスと記憶されているチャンネル
アドレスとの比較結果に応答してラッチ手段へ出力を供
給し、それによりラッチ手段がラッチ手段に記憶された
指令ワードをＴＤＭデータバスへ読出し、ＴＤＭデータ
バスは応答ＣＡＭに記憶されたチャンネルアドレスとし
て指令ワードを読出す特許請求の範囲第１項記載の装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/682,030 US5031094A (en) | 1984-12-14 | 1984-12-14 | Switch controller |
| US682030 | 1984-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144195A JPS61144195A (ja) | 1986-07-01 |
| JPH0638674B2 true JPH0638674B2 (ja) | 1994-05-18 |
Family
ID=24737904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60279366A Expired - Lifetime JPH0638674B2 (ja) | 1984-12-14 | 1985-12-13 | 通話路駆動装置 |
Country Status (19)
| Country | Link |
|---|---|
| US (1) | US5031094A (ja) |
| EP (1) | EP0184826B1 (ja) |
| JP (1) | JPH0638674B2 (ja) |
| CN (1) | CN1009415B (ja) |
| AT (1) | ATE73978T1 (ja) |
| AU (1) | AU586446B2 (ja) |
| BE (1) | BE903856R (ja) |
| BR (1) | BR8506012A (ja) |
| DE (1) | DE3585673D1 (ja) |
| ES (1) | ES8800807A1 (ja) |
| FI (1) | FI854948A7 (ja) |
| MA (1) | MA20589A1 (ja) |
| MX (1) | MX161780A (ja) |
| NO (1) | NO169039C (ja) |
| PH (1) | PH23634A (ja) |
| PT (1) | PT81643B (ja) |
| TR (1) | TR23498A (ja) |
| YU (1) | YU45928B (ja) |
| ZA (1) | ZA858749B (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802333A (en) * | 1997-01-22 | 1998-09-01 | Hewlett-Packard Company | Network inter-product stacking mechanism in which stacked products appear to the network as a single device |
| US6597690B1 (en) * | 1999-01-22 | 2003-07-22 | Intel Corporation | Method and apparatus employing associative memories to implement limited switching |
| US6570887B2 (en) | 1999-01-22 | 2003-05-27 | Intel Corporation | Method and apparatus employing associative memories to implement message passing |
| US7454500B1 (en) | 2000-09-26 | 2008-11-18 | Foundry Networks, Inc. | Global server load balancing |
| US7657629B1 (en) | 2000-09-26 | 2010-02-02 | Foundry Networks, Inc. | Global server load balancing |
| US9130954B2 (en) * | 2000-09-26 | 2015-09-08 | Brocade Communications Systems, Inc. | Distributed health check for global server load balancing |
| US20020141402A1 (en) * | 2001-03-08 | 2002-10-03 | Chang Li-Tien | Telecommunication auto-looper |
| US7676576B1 (en) | 2002-08-01 | 2010-03-09 | Foundry Networks, Inc. | Method and system to clear counters used for statistical tracking for global server load balancing |
| US7086061B1 (en) | 2002-08-01 | 2006-08-01 | Foundry Networks, Inc. | Statistical tracking of global server load balancing for selecting the best network address from ordered list of network addresses based on a set of performance metrics |
| US7574508B1 (en) | 2002-08-07 | 2009-08-11 | Foundry Networks, Inc. | Canonical name (CNAME) handling for global server load balancing |
| US9584360B2 (en) * | 2003-09-29 | 2017-02-28 | Foundry Networks, Llc | Global server load balancing support for private VIP addresses |
| US7496651B1 (en) | 2004-05-06 | 2009-02-24 | Foundry Networks, Inc. | Configurable geographic prefixes for global server load balancing |
| US7584301B1 (en) | 2004-05-06 | 2009-09-01 | Foundry Networks, Inc. | Host-level policies for global server load balancing |
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| US8615008B2 (en) | 2007-07-11 | 2013-12-24 | Foundry Networks Llc | Duplicating network traffic through transparent VLAN flooding |
| US8248928B1 (en) | 2007-10-09 | 2012-08-21 | Foundry Networks, Llc | Monitoring server load balancing |
| US8549148B2 (en) | 2010-10-15 | 2013-10-01 | Brocade Communications Systems, Inc. | Domain name system security extensions (DNSSEC) for global server load balancing |
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| US9565138B2 (en) | 2013-12-20 | 2017-02-07 | Brocade Communications Systems, Inc. | Rule-based network traffic interception and distribution scheme |
| US9648542B2 (en) | 2014-01-28 | 2017-05-09 | Brocade Communications Systems, Inc. | Session-based packet routing for facilitating analytics |
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| US10911353B2 (en) | 2015-06-17 | 2021-02-02 | Extreme Networks, Inc. | Architecture for a network visibility system |
| US10771475B2 (en) | 2015-03-23 | 2020-09-08 | Extreme Networks, Inc. | Techniques for exchanging control and configuration information in a network visibility system |
| US9866478B2 (en) | 2015-03-23 | 2018-01-09 | Extreme Networks, Inc. | Techniques for user-defined tagging of traffic in a network visibility system |
| US10530688B2 (en) | 2015-06-17 | 2020-01-07 | Extreme Networks, Inc. | Configuration of load-sharing components of a network visibility router in a network visibility system |
| US10057126B2 (en) | 2015-06-17 | 2018-08-21 | Extreme Networks, Inc. | Configuration of a network visibility system |
| US10091075B2 (en) | 2016-02-12 | 2018-10-02 | Extreme Networks, Inc. | Traffic deduplication in a visibility network |
| US10999200B2 (en) | 2016-03-24 | 2021-05-04 | Extreme Networks, Inc. | Offline, intelligent load balancing of SCTP traffic |
| US10567259B2 (en) | 2016-10-19 | 2020-02-18 | Extreme Networks, Inc. | Smart filter generator |
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-
1984
- 1984-12-14 US US07/682,030 patent/US5031094A/en not_active Expired - Lifetime
-
1985
- 1985-09-24 PH PH32827A patent/PH23634A/en unknown
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- 1985-11-14 ZA ZA858749A patent/ZA858749B/xx unknown
- 1985-11-20 TR TR47071/85A patent/TR23498A/xx unknown
- 1985-12-02 BR BR8506012A patent/BR8506012A/pt unknown
- 1985-12-09 MA MA20815A patent/MA20589A1/fr unknown
- 1985-12-10 AU AU51043/85A patent/AU586446B2/en not_active Ceased
- 1985-12-10 DE DE8585115742T patent/DE3585673D1/de not_active Expired - Lifetime
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