JPH07311751A - 共用メモリを有するマルチプロセッサ・システム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、複数の処理を同時に遂行させるた
めの共用メモリを有するマルチプロセッサ・システムに
関し、高性能のデータ処理システムを実現するために、
複数のプロセッサおよびメモリに対し比較的高速のアク
セスが実行されると共に、データのコヒーレンスが保証
されるようにすることを目的とする。 【構成】 複数のグループのプロセッサ１〜４が、複数
の共用メモリを構成するモジュールに対しアクセスを行
い、プロセッサ１〜４およびモジュールの動作が、共通
の同期信号により時間規定がなされ、この同期信号によ
り時間が制御されるシステムメモリ制御ユニット１５
と、制御ユニット１５により制御されるデータチャネル
制御ユニット１６と、アドレス／コマンド転送用バス１
７と、複数のデータチャネルＩ／Ｏ（ｉ）と、メモリア
ドレス用チャネル１８と、モジュールに対し入力／出力
転送を行うメモリデータ入力／出力チャネル１９とを備
える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、共用メモリを有するマ
ルチプロセッサ・システムに関する。高性能のデータ処
理システムを実現するために、タスクを分割することに
よって複数のプロセッサが複数の処理を同時に遂行する
ようなマルチプロセッサのアーキテクチャを利用するこ
とは、一般に知られている。

【０００２】複数のプロセッサ間での協働を実現するた
めには、これらのプロセッサ同士が情報やメッセージを
交換することが必要であり、かつ、これらのプロセッサ
が同じデータに対し作用し得ることも必要である。これ
らのプロセッサは、それゆえに、適切な通信チャネルに
よって互いに接続され合うと共に、少なくとも１つの動
作メモリに対しそれぞれ接続されなければならない。

【０００３】さらに、マルチプロセッサのアーキテクチ
ャの手法は、大きな容量と低いコストを有する動作メモ
リを提供するが、この動作メモリは、複数のプロセッサ
の各々の動作時間よりもはるかに長い読み書き用の時間
を必要とすることもまた、一般に知られている。このた
め、プロセッサにより提供される能力を充分に利用する
ことができるように、速度の速い局所的メモリ（Local
Memory）、または、ある程度の限られた容量を有するキ
ャッシュメモリが用いられる。このようなメモリの各々
は、１つのプロセッサと、個々にかつ独立にアドレス指
定可能な複数の動作メモリに接続される。

【０００４】このような構成では、アドレス指定可能な
動作メモリのスペースは、幾つかのユニット間、また
は、インタリービング（Interleaving）の規準によるメ
モリのバンク間に配分される。このインタリービングの
規準は、幾つかのプロセッサによる複数のメモリへのア
クセスにおける「争い（Conflict）」の確率を最小限に
抑える。

【０００５】比較的高速のアクセスが要求される場合、
動作メモリ内に記憶されたデータが繰り返し使用される
ように、速度の速い局所的メモリが採用される。しかし
ながら、この場合は、コヒーレンスの問題が生じてく
る。すなわち、英国系（アングロサクソン系）の用語を
使用すれば、データの「無矛盾性（Consistency ）」の
問題が生じてくる。

【０００６】また、幾つかのメモリモジュールを採用し
た場合には、各種のプロセッサと各種のメモリモジュー
ルとの間で相互接続の問題が生じてくる。

【０００７】

【従来の技術および発明が解決しようとする課題】従来
は、少なくとも部分的に前述の問題を解決するような、
下記の２つのアーキテクチャによるアプローチが提示さ
れている。 1)１つめのアーキテクチャは、「バス」のアーキテクチ
ャ、すなわち、分岐方式による通信チャネルである。

【０００８】この場合、システム内のすべてのプロセッ
サ、および、すべてのメモリは、単一のシステムバスに
接続される。この単一のシステムバスは、タイムシェア
リング式のリソースを構成する。このようなリソースに
対し、上記のプロセッサ、そして、おそらくは、上記の
メモリが、限られたかつ重複しない時間間隔でもって互
いに競合し合うことにより、アクセスを行う。

【０００９】さらに、システムバスへのアクセスは、各
種のユニットの要求に応じ、単一のアービトレーション
用ロジック、または、配分されたタイプのアービトレー
ション用ロジックによって割り当てられる。このような
アクセスの構成では、前もって確立されている規準に従
っているので、アクセスにおける争いの問題が解消され
る。

【００１０】この種のアーキテクチャは、基本的に、次
のような２つの好都合な点を有する。１番目は、２つの
ユニットを相互に接続するための動作は、すべてシリア
ル形式にて行われ、かつ、お互いに決まった順番で実行
されることである。このために、通信処理の管理が簡単
になる。

【００１１】２番目は、システムバスに接続されるすべ
てのプロセッサが、システムバス上で起こるトランザク
ション（Transaction ）をすべて把握できることであ
る。このために、比較的簡単な「詮索動作（スヌーピン
グ： Snooping ）」、すなわち、監視機構を用いること
により、リアルタイムにてデータの無矛盾性を保証する
ことが可能になる。

【００１２】しかしながら、一方で、上記のアーキテク
チャには、次のような限界、すなわち、不都合な点があ
ることを考慮に入れなければならない。すなわち、シス
テムバスの各々のワイアが、多数の入力負荷および出力
負荷に接続されている点と、負荷に適した電力を有し、
それゆえに、比較的速度の遅いドライバ回路が、種々の
ワイア上の信号の各々に対して必要になる点である。

【００１３】さらに、このような負荷が本質的に有する
容量性の性質が、転送され得る信号の周波数を制限す
る。それゆえに、情報の伝達の速度、すなわち、システ
ムバスの「転送速度」も、負荷の容量性の性質により制
限される。幾つかのユニット間の読み書き動作において
同じリソースを共用することは、アクセスの争いが増え
ることを意味し、この結果として、応答の問題が増加す
る。換言すれば、バスに対するアクセスを待つこと、お
よび、可能性があり、かつ、このアクセスの後に続くよ
うな要求された情報の受け取りを待つことが増えてく
る。アクセスの応答時間は、メモリユニットの応答の遅
さによってばかりでなく、起こり得るアクセスの争いに
よっても決定される。このアクセスの争いの可能性が高
くなればなるほど、バスに沿って重要な情報を転送した
りこの情報を持ち出したりするのに必要な時間が長くな
る。このために、バスが空いている時間が多くなる。

【００１４】1)２つめのアーキテクチャは、「クロスバ
ースイッチ」のアーキテクチャ、すなわち、クロスバー
・アーキテクチャによる接続である。この場合、互いに
交差する複数の通信チャネルにより、複数のプロセッサ
および複数のメモリが、対になって相互に接続される。
そして、スイッチを選択的に閉じることにより、対をな
すプロセッサおよびメモリが、選択的にかつ相互に接続
される。

【００１５】この種のアーキテクチャは、基本的に、次
のような２つの好都合な点を有する。１番目は、個々の
チャネルにおいて、より多くの対をなすユニットが同時
に相互通信を行うことができる。２番目は、マトリクス
形式による相互通信により、種々の通信ラインのＲＣ負
荷を軽減することができる。

【００１６】このような好都合な点により、比較的低消
費電力の制御回路を用い、比較的高い周波数にてシステ
ムを動作させることが可能になる。この種のアーキテク
チャにより達成され得る転送速度は、非常に高い。その
理由として、このアーキテクチャにて転送される信号の
周波数が比較的大きくなり得ること以外に、多くの同時
かつ並列になされる転送が存在することが挙げられる。
さらに、対をなして相互に接続されるユニットは、一般
に、幾つかの連続するトランザクションによって保持さ
れており、かつ、このトランザクションのチャネル形
成、すなわち、「パイプライン形成」を可能にする。さ
らに、上記のユニットは、リソースが占有される時間の
大部分に対し、応答時間の問題を生じさせることなく達
成され得る転送速度をさらに増加させる。

【００１７】しかしながら、一方で、上記のアーキテク
チャにおいてもなおかつ、次に記載するように、深刻な
不都合な点がある。すなわち、多くの対をなす相互接続
部における同時転送が、複数のプロセッサ間の「詮索動
作」を妨げる点と、幾つかのメモリ内、すなわち、幾つ
かの記憶ユニット内にデータが複製されるような環境で
は、データのコヒーレンスの程度が悪くなる点である。

【００１８】データのコヒーレンスを保証するために、
（少なくともアドレスの）同時転送を否認することが必
要である。信号の「経路規定（routing ）」や、各構成
要素の終結点や、相互接続の管理の問題は、非常に煩雑
なものになる。本発明は、上記問題点に鑑みてなされた
ものであり、高性能のデータ処理システムを実現するた
めに、幾つかのプロセッサおよびメモリに対し比較的高
速のアクセスが実行されると共に、データのコヒーレン
スが充分保証されるようなマルチプロセッサ・システム
を提供することを目的とするものである。

【００１９】

【課題を解決するための手段および作用】前記目的を達
成するために、本発明の主題を構成するマルチプロセッ
サ・システムは、複数のグループのプロセッサと、これ
らのプロセッサと通信する複数の共用メモリを構成する
モジュールとを備えている。これらの共用メモリは、個
々にアドレス指定が可能な複数のモジュールにより構成
される。モジュールとプロセッサとの通信は、アドレス
およびコマンドを転送するためのシステムバス（すなわ
ち、分岐接続バス）を介して行われると共に、二地点間
データ転送用チャネルを介して行われる。この二地点間
データ転送用チャネルは、各プロセッサをデータ・クロ
スバー相互接続用ロジックに対し個々に接続する。

【００２０】本発明によれば、バスシステムのアーキテ
クチャの利点と、クロスバーのアーキテクチャの利点と
を兼ね備えたハイブリッド方式のアーキテクチャが実現
される。このようなハイブリッド方式のアーキテクチャ
は、同じプロセッサおよびメモリ間の幾つかの転送の際
に、順序立ったパイプライン構成を可能にする。

【００２１】さらに、上記のハイブリッド方式のアーキ
テクチャは、個々のプロセッサおよびメモリ間の二地点
間データ転送用チャネルの負荷を軽減する。このため
に、高い周波数にて動作することが可能になる。さら
に、上記のハイブリッド方式のアーキテクチャは、異な
るリソースを含むような並列形式の転送を可能にする。

【００２２】さらに、上記のハイブリッド方式のアーキ
テクチャは、メモリへのアクセスが、連続して順番通り
に行われることを可能にする。さらに、上記のハイブリ
ッド方式のアーキテクチャにおいて、局所的メモリまた
はキャッシュメモリ内でデータが複製される場合、全て
の処理過程で、アドレス用チャネルとデータの無矛盾性
に関する「詮索動作」をリアルタイムにて遂行すること
ができる。

【００２３】本発明の他の態様によれば、共用メモリを
構成するモジュール、すなわち、メモリモジュールが、
動作時間の部分的な重ね合わせにより動作するように、
これらのメモリモジュールが個々に独立して制御され
る。それゆえに、これらのメモリモジュールは、独立の
メモリユニットとして、システムバスまたはアドレスバ
スに接続された共通のシステムメモリ制御ユニットを介
しアドレス指定がなされる。

【００２４】このシステムメモリ制御ユニットはまた、
システムバスに対するアクセスを行うためのアービトレ
ーション用ロジックとして機能する。このようにして、
複数のプロセッサおよびシステムメモリ制御ユニットに
対するアドレスバスの負荷は軽減される。本発明のさら
に他の態様によれば、データ・クロスバーのロジック、
すなわち、データチャネル制御ユニットは、共用メモリ
およびプロセッサの両方に対し、入力／出力レジスタを
備えている。

【００２５】カスケード形式で一つのレジスタから他の
レジスタへ転送を行う構成では、幾つかの転送は、並列
に行うことができる。さらに、データ・クロスバーが、
単一のデータチャネルを介してのメモリとのデータ交換
を行うための収集部として機能する場合であっても、転
送時間の部分的な重ね合わせにより、メモリに対する
「パイプライン形成」が可能である。

【００２６】このようなチャネルは、データの転送速度
を制限することのないノードを形成する。なぜならば、
ノードを介してのデータ転送に必要な時間は、転送速度
の制限内に収まる程度に充分短いからである。本発明の
さらに他の態様によれば、相互接続用ロジックは、バッ
ファ用レジスタ（または、バッファ）以外に、メモリお
よび各種のプロセッサに対する接続に応じて異なる並列
性を有するようなチャネルを備えている。さらに詳しく
いえば、メモリとデータ・クロスバーとの間では、Ｎ×
Ｍバイトであるのに対し、データ・クロスバーとプロセ
ッサとの間では、たったＮバイトである。

【００２７】すなわち、メモリとデータ・クロスバーと
の間の情報転送は、Ｎ×Ｍバイトのブロックに対し同時
行われる。これに対し、データ・クロスバーとプロセッ
サとの間の情報転送は、各々の期間でＮバイトのデータ
ブロック中の１ブロックを転送させることにより、Ｍ個
の連続する位相にてシリアル形式で動作を続けることで
実行される。

【００２８】このようなシリアル形式の転送は、応答の
問題を生じさせない。なぜならば、データ・クロスバー
とプロセッサとの間の接続は、一方向性のものであり、
相互干渉が起こらないからである。上記の構成では、プ
ロセッサの並列性に比べてメモリの並列性が相対的に高
いので、より高速で動作させるためのあり得るプロセッ
サの要求に対し、メモリ容量の一部またはそのすべてを
あてがうことができる。これと共に、各種の電気的構成
部品またはユニットの端子の数、および、種々のユニッ
ト間の受動接続を、許容され得る上限内に収めることが
できる。

【００２９】このような端子の数の制限は、経済上の都
合、すなわち、多数の入力／出力端子を有する電気的構
成部品の工業的な実用性によってのみでなく、標準の通
信バスの使用が可能なインタフェースを有するような製
品として使用可能な電気部品を用いることの便利さによ
っても、付与されるべきものである。実際に、インタフ
ェースのレベルにおいて、本発明のマルチプロセッサ・
システムの主題の基礎をなすような前述のハイブリッド
方式のアーキテクチャでは、例えば「ＶＭＥまたはＦＵ
ＴＵＲＥ ＢＵＳ」タイプの一般的な標準バスが使用さ
れている。

【００３０】

【実施例】本発明の特徴および利点は、下記に示すよう
な添付図面を参照しながらの発明の好適実施例の説明か
ら、さらに明確になるであろうと思われる。以下、添付
図面（図１〜図７）を用いて本発明の実施例を詳細に説
明する。図１は、本発明の一実施例に従って構成される
アーキテクチャおよび共用メモリを有するマルチプロセ
ッサ・システムを示す概略的なブロック図である。

【００３１】図１のシステムは、複数のプロセッサ１、
２、３および４を備える。これらのプロセッサ１、２、
３および４には、それぞれ、バッファメモリ６、７、８
および９が設けられている。さらに、図１のシステム
は、複数のモジュール１０、１１、１２、１３、１１３
および１１４（おそらくは、モジュールの数は、プロセ
ッサの数よりも多いであろう）により構成されるシステ
ム・メモリ５と、予め定められた周波数のタイミング信
号を生成するタイマ・ユニット（ＴＩＭ ＵＮＩＴと略
記されることもある）１４とを備える。なお、図１で
は、上記モジュール１０、１１、１２、１３、１１３お
よび１１４を、それぞれ、モジュールＡ、モジュール
Ｂ、モジュールＣ、モジュールＤ、モジュールＥ、およ
びモジュールＦと表示している。

【００３２】さらにまた、図１のシステムは、共用メモ
リならびにシステムバスのアービトレーションを制御す
るためのシステムメモリ制御ユニット（ＳＭＣユニット
と略記されることもある）１５と、ロジック回路からな
るデータチャネル制御ユニット１６、すなわち、データ
・クロスバー（ＤＣＢと略記されることもある）とを備
える。

【００３３】プロセッサ１、２、３および４は、一緒に
して接続され、さらに、アドレスおよびコマンドを転送
するためのアドレス／コマンド転送用バス（ＡＣＢＵＳ
と略記されることもある）１７を介してシステムメモリ
制御ユニット１５に接続される。このアドレス／コマン
ド転送用バス１７の適切なワイヤを介し、かつ、一般の
アービトレーションおよび通信プロトコルを用い、上記
の各プロセッサは、バスに対するアクセス要求信号ＡＢ
ＲＥＱ（図３）をＳＭＣユニット１５に送る。さらに、
この各プロセッサは、バス許可信号ＡＢＧＲＡＮＴ（図
３）を個々に受け取る。その後、このバス許可信号ＡＢ
ＧＲＡＮＴは、アドレス／コマンド転送用バス１７を有
効に占有し、さらに、メモリアドレスと下記のような複
数の信号をＳＭＣユニット１５に送る。これらの複数の
信号とは、例えば、読み出し、書き込み、または、別の
種類の動作（例えば、図３のＲＷＩＭ）のような、要求
される動作を識別するための信号である。

【００３４】システムバスであるアドレス／コマンド転
送用バス（ＡＣＢＵＳ）１７は、分岐方式の通信チャネ
ルを構成する。ただし、必ずしもそうである必要はない
が、おそらくは、バスに対するアクセス要求信号ＡＢＲ
ＥＱ、対応するバス許可信号（バス許可応答）ＡＢＧＲ
ＡＮＴ、および、種々のプロセッサの状態信号は、例外
になるであろう。この場合、プロセッサの状態信号は、
好ましくは、プロセッサの各々とユニット１５との間
で、二地点間接続方式により交換がなされる。

【００３５】ユニット１５は、メモリアドレス用チャネ
ル（ＭＡＤＤＲと略記されることもある）１８を介し
て、読み書き用アドレスと、この後に続く適切なタイミ
ング・コマンド（ＳＴＡＲＴＡ、ＳＴＡＲＴＢ、ＳＴＡ
ＲＴＣ、ＳＴＡＲＴＤ、ＳＴＡＲＴＥ、およびＳＴＡＲ
ＴＦ）をシステム・メモリ５に転送する。このタイミン
グ・コマンドは、アドレスに応じて、各種のモジュール
（メモリモジュール）１０、１１、１２、１３、１１３
および１１４中の一つを選択し、始動させる。

【００３６】これらのモジュール１０、１１、１２、１
３、１１３および１１４の各々においては、アドレスが
チャネル（ＭＡＤＤＲ）１８上に存在する時間が、ある
程度制限されている場合でも、レジスタＡＲが、必要な
時間のすべてにわたって読み書き用アドレスを保持す
る。また一方で、データの転送は、二地点間接続により
行われる。この二地点間接続は、プロセッサ１、２、３
および４の各々と、メモリデータ入力／出力チャネル
（ＭＤＡＴと略記されることもある）１９との間で、あ
るいは、対をなすプロセッサ間で、データチャネル制御
ユニット（ＤＣＢ）１６により、ユニット１５から受信
されるタイミング・コマンドに基づき選択的に形成され
る。

【００３７】さらに、モジュール１０、１１、１２、１
３、１１３および１１４の各々では、レジスタＤＷが、
書き込むべきデータの１単位を保持する。このようなデ
ータは、書き込み動作に必要な時間のすべてにわたって
メモリデータ入力／出力チャネル（ＭＤＡＴと略記され
ることもある）１９から受信される。図１においては、
プロセッサ１、２、３および４は、それぞれ、複数のデ
ータチャネルＩ／ＯＤ１、Ｉ／ＯＤ２、Ｉ／ＯＤ３およ
びＩ／ＯＤ４を介してデータチャネル制御ユニット（Ｄ
ＣＢ）１６に接続される。

【００３８】システム全体の動作は、同期形式で遂行さ
れる。この場合、各種のユニットは、すべて、タイマ・
ユニット１４により生成される周期的信号ＣＫに基づき
クロック制御がなされる。図２は、図１のアーキテクチ
ャのデータチャネル制御ユニットの具体的構成例を示す
概略的なブロック図である。ここでは、図１のデータチ
ャネル制御ユニット１６を集積回路により構成してい
る。なお、これ以降、前述した構成要素と同様のものに
ついては、同一の参照番号を付して表すこととする。

【００３９】ここで、データチャネルが一つの集積回路
として形成される程度にこのデータチャネルの類似性が
充分高い場合は、データチャネル制御ユニット１６は、
同じ構成の複数の集積回路として形成され得る。これら
の複数の集積回路は、一般に知られている「ビットスラ
イス構成」の概念、すなわち、ビット群によるロジック
回路の分割に従って作製される。

【００４０】データチャネル制御ユニット１６は、基本
的に、下記の５種の構成要素を備える。１つめの構成要
素は、データチャネルＩ／ＯＤ１、Ｉ／ＯＤ２、Ｉ／Ｏ
Ｄ３およびＩ／ＯＤ４よりデータをそれぞれ入力するた
めの４つのグループの受信部２１、２２、２３および２
４である。

【００４１】２つめの構成要素は、データチャネルＩ／
ＯＤ１、Ｉ／ＯＤ２、Ｉ／ＯＤ３およびＩ／ＯＤ４上に
データを取り込むための４つの制御回路、すなわち、ド
ライバ２５、２６、２７および２８である。３つめの構
成要素は、メモリデータ入力／出力チャネル１９上にデ
ータを取り込むための単一のグループのドライバ２９で
ある。

【００４２】４つめの構成要素は、メモリデータ入力／
出力チャネル１９からやって来るデータをデータチャネ
ル制御ユニット１６に入力するための単一のグループの
受信部３５である。５つめの構成要素は、５個のマルチ
プレクサ３０、３１、３２、３３および３４である。

【００４３】マルチプレクサ３０の入力は、４つのグル
ープの受信部２１、２２、２３および２４の出力に接続
される。さらに、上記マルチプレクサ３０の出力は、単
一のグループのドライバ２９に接続される。このような
接続を行うことにより、ドライバ２９がイネーブルの状
態になった場合に、メモリデータ入力／出力チャネル
（ＭＤＡＴ）１９に対し複数のデータチャネルＩ／ＯＤ
（ｉ）の中の一つを選択的に接続することが可能にな
る。ここで、Ｉ／ＯＤ（ｉ）中の記号（ｉ）は、便宜上
付加しているだけであり、省略されることもある。ある
いは、既述のように、Ｉ／ＯＤ（ｉ）の代わりにＯＤ
１、Ｉ／ＯＤ２、Ｉ／ＯＤ３およびＩ／ＯＤ４のように
表すこともある。

【００４４】その他のマルチプレクサ３１、３２、３３
および３４の各々は、データチャネルＩ／ＯＤ（ｉ）の
中の一つと関係し、かつ、４組の入力を有する。さら
に、これらの入力の各々は、受信部３５、２１、２２、
２３および２４の出力に接続される。ただし、この場
合、各受信部がそれぞれ関係するデータチャネルＩ／Ｏ
Ｄ（ｉ）を有する受信部の出力への接続は除外される。

【００４５】さらに、上記マルチプレクサ３１、３２、
３３および３４の出力は、それぞれ、ドライバ２５、２
６、２７および２８の入力に接続される。このような接
続を行うことにより、メモリデータ入力／出力チャネル
（ＭＤＡＴ）１９をデータチャネルＩ／ＯＤ（ｉ）の中
の一つに接続し、かつ／または、おそらくは同時に、２
つのデータチャネルＩ／ＯＤを一緒に接続することが可
能になる。

【００４６】マルチプレクサおよびドライバの動作は、
デコーダ３６により生成される適切なコマンドＳＥＬ
１、…ＳＥＬＮに従って制御される。この場合、これら
のコマンドに対し、周期的信号ＣＫに基づきクロック制
御がなされる。ここで、例えば、次のようなことが可能
となる点に直ちに注意すべきである。すなわち、データ
の衝突なしで、データのソースとしてのデータチャネル
Ｉ／ＯＤ１が、メモリデータ入力／出力チャネル（ＭＤ
ＡＴ）１９と、他のデータチャネルＩ／ＯＤ（ｉ）の中
の一つに接続されるか、または、データのソースとして
のデータチャネルＩ／ＯＤ１が、２つのデータチャネル
Ｉ／ＯＤに一緒に接続されるかし、さらに、第３のデー
タチャネルＩ／ＯＤがメモリデータ入力／出力チャネル
１９に接続されることである。図３は、図１のアーキテ
クチャのシステムメモリ制御ユニットの具体的構成例を
示す概略的なブロック図である。ここでは、システムメ
モリ制御ユニット１５に接続されるシステムバスのアー
ビトレーションの構成も一緒に例示することとする。こ
の場合も、システムメモリ制御ユニット１５を集積回路
により構成することができる。

【００４７】図３において、システムメモリ制御ユニッ
ト１５は、システムバスに対するアクセスを調整するた
めのアービトレーション用ロジック（ＡＢＵＳ ＡＲＢ
ＵＮＩＴと略記されることもある）７０と、有限状態
ロジック７２（ＳＴＡＴＥＭＡＣＨＩＮＥと略記される
こともある）と、一対のレジスタ７３、７４と、デコー
ダ７５と、論理和（ＯＲ）回路７６とを備える。

【００４８】通常のタイプのアービトレーション用ロジ
ック７０は、その入力において、種々のプロセッサ間の
二地点間接続方式により、バスに対するアクセス要求信
号ＡＢＲＥＱ（ｉ）（記号（ｉ）は、通常、省略され
る）を受け取る。さらに、ごく一般的な方法を用いて、
周期的信号ＣＫにより制御されるタイミングに従い、複
数の二地点間接続の一つに応答のバス許可信号ＡＢＧＲ
ＡＮＴ（ｉ）（記号（ｉ）は、通常、省略される）を送
り込むことにより、システムバスへのアクセスを許可す
る。このバス許可信号ＡＢＧＲＡＮＴ（ｉ）の送り込み
は、種々のプロセッサに対し、一連のタイムベースにお
ける一つの期間毎に行われる。

【００４９】上記アービトレーション用ロジック７０
は、好ましくは、システムメモリ制御ユニット１５の集
積回路の一部であるが、公知の方法に従ってプロセッサ
全体に配分されるアービトレーション用ロジックに置き
換えることもできる。この場合、アービトレーション用
信号は、分岐接続方式により交換することができる。上
記ユニット１５は、システムバスであるアドレス／コマ
ンド転送用バス（ＡＣＢＵＳ）１７を介し、遂行すべき
動作を規定するコマンド信号を受け取る。特に、このコ
マンド信号として、要求される動作が読み出し動作であ
るか、または書き込み動作であるかを示す信号ＲＷと、
読み出されるデータの単位をモディファイ（Modify）す
るという意図の下での読み出し動作を示す信号ＲＷＩＭ
が挙げられる。実際に存在するような他のコマンドは、
本発明の発明の範囲外にあるので、それらをすべて理解
する必要はない。

【００５０】これらのコマンドがシステムバスに転送さ
れた後に、どこで動作が遂行されるべきかを示すメモリ
アドレスが転送される。ここで、プロセッサがバスへの
アクセスを獲得した後においてのみ、コマンドおよびア
ドレスがシステムバスに送り込まれることに注意すべき
である。さらに、他の動作の遂行に既に関係しているか
もしれないようなリソース（例えば、メモリモジュル）
を、共同して使用することができることにも注意すべき
である。

【００５１】この場合、リソースが空き状態になるのを
待つ間にシステムバスが占有されたままになるのを避け
るために、システムメモリ制御ユニット１５は、コマン
ドおよびアドレスの内容を分析した後にリトライ信号Ｒ
ＥＴＲＹに応答する。このコマンドが拒否された場合、
要求中のプロセッサは、上記のコマンドを再提示するよ
うに案内される。

【００５２】このようにして、上記のコマンドは、必要
なリソースが使用可能なときのみ実行される。このため
に、コマンドが実行される場合には、関係するリソース
の実行速度に依存するような予め定められた時間で実行
され得ることが保証される。したがって、メモリからデ
ータを読み出す場合に、このメモリから供給されるデー
タの順番は、コマンドが受け入れられた順番と同じ順番
になる。

【００５３】システムメモリ制御ユニット１５から受信
されたコマンドおよびアドレスは、レジスタ７３に保持
される。このレジスタ７３は、周期的信号ＣＫに基づき
クロック制御がなされ、かつ、デコーダ７５により復号
化される（デコーダ７５の入力は、レジスタ７３の出力
に接続される）。基本的に、上記デコーダは、アドレス
およびコマンドに基づき、どのモジュール（モジュール
Ａ、モジュールＢ、モジュールＣ、モジュールＤ、モジ
ュールＥ、またはモジュールＦ）を使用すべきか、およ
び、要求されている動作が書き込み動作（書き込み信号
Ｒ）であるか否かを決定する。上記デコーダはまた、ア
ドレスに応じて、メモリに対し予め定められていないデ
ータの転送を指定する。ただし、信号Ｉ／Ｏにより指定
されている複数のプロセッサの一つは、例外とする。

【００５４】デコーダからの出力信号は、有限状態ロジ
ック７２に伝達される。この有限状態ロジック７２は、
周期的信号ＣＫに基づきクロック制御がなされる。さら
に、上記の有限状態ロジック７２は、周期的信号ＣＫの
各周期に対し、前に受信した信号の関数として進行す
る。既に述べたように、リトライのメカニズムの結果と
してプロセッサにより要求される各動作が実行される場
合には、この各動作は、予め定められた時間で実行され
る。それゆえに、有限状態ロジック７２は、ある時期に
受信した信号に基づいて動作することが可能になり、こ
の結果として、現在のクロック周期とこれに続くクロッ
ク周期におけるリソースの状態の痕跡を保持することが
できる。

【００５５】それゆえに、有限状態ロジック７２は、そ
の出力において、イネーブル信号ＥＮを提供する。この
イネーブル信号ＥＮは、予め定められた必要な時間の期
間で必要なリソースが使用可能になる場合にのみ、レジ
スタ７３に存在するアドレスおよびコマンドを出力側の
レジスタ７４にローディングすることを可能にするもの
である。

【００５６】レジスタ７４は、アドレスおよびコマンド
以外に、信号Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦによってもロ
ーディングがなされる。ある時期においては、信号Ａ、
Ｂ、Ｃ、Ｄ、ＥおよびＦの中の一つのみが権利を主張す
る。そして、この一つの信号がメモリアドレス用チャネ
ル（ＭＡＤＤＲ）１８上のシステム・メモリ５に送られ
たときに、この一つの信号は、相互に排他的な方式によ
り、複数のモジュール中の一つを選択して始動させる
（始動信号ＳＴＡＲＴＡ、ＳＴＡＲＴＢ、ＳＴＡＲＴ
Ｃ、ＳＴＡＲＴＤ、ＳＴＡＲＴＥ、およびＳＴＡＲＴ
Ｆ）。

【００５７】さらに、始動信号により開始したメモリの
動作に応じて、有限状態ロジック７２は、チャネル２０
を介し、データチャネル制御ユニット１６（図１）を制
御するために適切に時間調整がなされたコマンドを転送
する。読み出し動作の場合には、最終的に、コマンド
（排除信号）ＯＥＮＡ、Ｂ、Ｃ、Ｄ、ＥおよびＦに応じ
て、選択されたモジュールが、メモリデータ入力／出力
チャネル１９上に読み出し後のデータを転送することが
可能になる。

【００５８】このような結果は、読み出し動作の期間に
おいて、「詮索動作」の後に「介在（Intervention）」
が起こらないという条件下で生じ得る。このことは、こ
れから考察することとする。キャッシュメモリによるデ
ータ複製機能を有するマルチプロセッサ・システムにお
いては、データの無矛盾性は、基本的に、下記の２つの
アプローチにより保証される。

【００５９】(1) １番目のアプローチ…モディファイが
なされた各データを、即刻メモリ内に書き込むこと、す
なわち、ライトスルー（Write Through ）。 (2) ２番目のアプローチ…機会が生じたときのみ、モデ
ィファイがなされた各データを延期形式にて書き込むこ
と（ライトバック（Write Back）、またはコピーバック
（Copy Back ）) 。

【００６０】１番目のアプローチは、データの１単位が
プロセッサ内のキャッシュメモリによりモディファイさ
れる度に、メモリへの書き込みを要求する。すなわち、
この１番目のアプローチは、バスおよびメモリ・リソー
ス（例えば、メモリモジュル）を相当な期間使用するこ
とを意味する。したがって、このようなアプローチは、
実用上好ましくない。

【００６１】２番目のアプローチにおいては、すべての
プロセッサが、メモリに送られてくる読み出しの要求を
監視することにより、モディファイされた形でキャッシ
ュメモリ内に存在するデータの１単位が上記の読み出し
に関係するか否かを検査することが前提条件となる。こ
の場合、モディファイされた結果として更新されたデー
タのコピーは、キャッシュメモリ内に存在しない。

【００６２】上記の２番目のアプローチでは、モディフ
ァイされたデータが存在するキャッシュメモリを有する
プロセッサは、現在の状況を他のプロセッサに通知し、
さらに、要求されたデータを必要とするプロセッサにデ
ータを送らなければならない。そして、このプロセッサ
のデータは、対応するメモリ内で、送られてきたデータ
に置き換えられる。このときに、コマンド（排除信号）
ＯＥＮＡ、Ｂ、ＣおよびＤを送出しないことで、メモリ
の出力が阻止される。

【００６３】好ましくは、システムメモリ制御ユニット
１５は、２番目のアプローチにより動作するようになっ
ている（しかしながら、このユニット１５は、１番目の
アプローチにより動作するように容易に調整できる）。
この２番目のアプローチでは、プロセッサ間の「詮索動
作」の信号の交換が簡単に行える。このような動作を遂
行するために、システムメモリ制御ユニット１５は、種
々のプロセッサから、二地点間接続を通して、状態信号
ＳＮＯＯＰ ＯＵＴ（ｉ）を受け取る。これらの状態信
号ＳＮＯＯＰ ＯＵＴ（ｉ）は、種々のプロセッサか
ら、適切なタイミングにより送られる。上記の状態信号
ＳＮＯＯＰ ＯＵＴ（ｉ）は、システムバス（ＡＣＢＵ
Ｓ）上に存在する読み出し要求が、キャッシュメモリ内
にないデータに関係しているか（ＳＮＯＯＰ ＯＵＴ＝
ＮＵＬＬ（データなし））、または、キャッシュメモリ
内に存在して有効であり、それゆえに、少なくとも一つ
のメモリと共用するようなデータに関係しているか（Ｓ
ＮＯＯＰＯＵＴ＝ＳＨＡＲＥＤ（共有））、または、キ
ャッシュメモリ内に存在し、かつ、メモリ内に含まれる
データに関してモディファイされるようなデータに関係
している（ＳＮＯＯＰ ＯＵＴ＝ＭＯＤＩＦＹ（モディ
ファイ））ことを通知することを目的とする。

【００６４】上記の状態信号ＳＮＯＯＰ ＯＵＴ（ｉ）
はまた、次のような理由により、「詮索動作」を遂行す
ることが不可能になることを示すこともできる。例え
ば、プロセッサが動作中であるという理由か、または、
プロセッサ間でデータが転送される場合は、転送データ
が受信できないという理由が考えられる。上記のいずれ
の理由によっても、トランザクジョンが完了しないため
に、このトランザクジョンを繰り返すことが必要である
（ＳＮＯＯＰ ＯＵＴ＝ＲＥＴＲＹ（リトライ））。

【００６５】これらの信号は、有限状態ロジック７２に
より受信される。この有限状態ロジック７２は、システ
ムの状態と、制御の対象となる動作とを規定する際に、
これらの受信した信号を考慮する。これから詳細に述べ
ることではあるが、受信した信号が「ＭＯＤＩＦＹ」を
示す場合には、プロセッサは、モディファイ動作を遂行
する必要があることをシステムメモリ制御ユニット１５
に確認した後に、データチャネルＩ／ＯＤ（ｉ）上にデ
ータの１単位を提供するために介在しなければならな
い。

【００６６】さらに、有限状態ロジック７２は、チャネ
ル２０を介し、データ・クロスバー（ＤＣＢ）の種々の
点間で確立すべき接続を適切に制御する。既に進行中の
トランザクションにおいてリソースを使用する際に争い
が生じた場合には、上記の有限状態ロジック７２は、介
在の要求に対し最も高い優先権を与える。上記の有限状
態ロジック７２は、リトライ信号ＲＥＴＲＹを提示する
ことにより、現在のトランザクションを停止させ、さら
に、動作が繰り返されなければならないことを通知す
る。

【００６７】さらに、種々のプロセッサから受信された
状態信号ＳＮＯＯＰ ＯＵＴ（ｉ）は、論理和回路７６
内で一緒にされる。この論理和回路７６はまた、必要で
あることが提示された場合には、有限状態ロジック７２
からリトライ信号ＲＥＴＲＹを受信する。さらに、上記
の論理和回路７６は、出力信号ＡＲＥＳＰを生成する。
この出力信号ＡＲＥＳＰは、システムバスの分岐接続を
通して種々のプロセッサに転送されると共に、ＮＵＬ
Ｌ、ＳＨＡＲＥＤ、ＭＯＤＩＦＹ、またはＲＥＴＲＹに
対応するようなシステムの可能な状態を表示する。

【００６８】図４は、図１のマルチプロセッサ・システ
ムの動作を説明するためのタイミング図である。ここで
は、図１のマルチプロセッサ・システムの動作、特に、
図２のマルチプロセッサ・システム内のデータチャネル
制御ユニット１６の動作に関するタイミング・ダイヤグ
ラムを簡潔な形で示すこととする。さらに詳しくいえ
ば、図１中の周期的信号ＣＫのダイヤグラムは、時間の
推移に対する周期的信号（すなわち、クロック信号）Ｃ
Ｋの状態およびレベルを表している。

【００６９】アクセス要求信号ＡＢＲＥＱ（ｉ）のダイ
ヤグラムは、種々のプロセッサがシステムメモリ制御ユ
ニット１５に送ることができるようなアクセス要求の状
態を表している。このダイヤグラムは、プロセッサの一
つに関し、幾つかの通信ラインの電気的なレベルを表示
するという意味において、累積的なものである。

【００７０】同様に、バス許可信号ＡＢＧＲＡＮＴ
（ｉ）のダイヤグラムは、システムメモリ制御ユニット
１５によって種々のプロセッサに送られる応答信号の状
態が、時間に対しどのように変化するかを累積的に表し
ている。アドレス／コマンド転送用バス（ＡＣＢＵＳ）
のダイヤグラムは、アドレス、および、このアドレスに
関連するコマンド（読み出し／書き込み）を規定する信
号の状態の変化を表している。これらのアドレスおよび
コマンドは、プロセッサの各々から、互いに異なる時間
の期間でシステムバス上に転送される。

【００７１】状態信号ＳＮＯＯＰ ＯＵＴ（ｉ）のダイ
ヤグラムは、種々のプロセッサからシステムメモリ制御
ユニット１５に送られる信号の状態に関し、時間に対す
る累積的な変化を表している。この変化は、アドレス／
コマンド転送用バス（ＡＣＢＵＳ）上に存在するアドレ
スに対し続けられる継続的な監視の結果として見い出さ
れる。

【００７２】出力信号ＡＲＥＳＰのダイヤグラムは、シ
ステムメモリ制御ユニット１５からアドレス／コマンド
転送用バス（ＡＣＢＵＳ）の２つのライン上に送出され
る信号の状態に関し、時間に対する累積的な変化を表し
ている。これらの信号は、アドレスおよび状態信号ＳＮ
ＯＯＰ ＯＵＴ（ｉ）の受信に応答して生成される。上
記の信号に基づき、システムメモリ制御ユニット１５
は、動作の実行に必要なリソースが、要求中の時間の期
間では使用不可能であり、それゆえに、再度トランザク
ションを要求することが必要になるために、現在関係す
るトランザクションが完了しない旨をすべてのプロセッ
サに知らせるようにしている。あるいは、上記のシステ
ムメモリ制御ユニット１５は、現在のトランザクション
が、幾つかのプロセッサにより共用されないデータに関
係しているか（ＮＵＬＬ）、または、共用されるデータ
に関係しているか（ＳＨＡＲＥＤ）か、または、プロセ
ッサによりモディファイされるデータに関係しているか
（ＭＯＤＩＦＹ）をすべてのプロセッサに知らせるよう
にしている。

【００７３】さらに、システムメモリ制御ユニット１５
は、予め定められた優先順位の規準に従い、かつ、トラ
ンザクションの実行に必要なリソースの時間的な使用可
能性に応じて、複数のプロセッサに対する単一のアクセ
スを許可する（例えば、かなり前ではあるが一番最後に
アクセスを獲得しているプロセッサに対し）。メモリア
ドレス用チャネル（ＭＡＤＤＲ）のダイヤグラムは、シ
ステムメモリ制御ユニット１５をシステム・メモリ５に
接続するためのメモリアドレス用チャネル１８の状態を
表している。

【００７４】最後に、データチャネルＩ／ＯＤ（ｉ）の
ダイヤグラムは、種々のデータチャネルおよびデータチ
ャネル制御ユニット１６の状態に関し、時間に対する累
積的な変化を表している。認識され得ることではある
が、周期的信号ＣＫは、複数の連続する時間期間、すな
わち、クロック周期Ｐ１、Ｐ２、…Ｐ１３を規定する。
このクロック周期においては、周期的信号であるクロッ
ク信号は、最初にレベル“０”であるか、または、確定
したレベルになっている場合（ロジックのレべルと電気
的なレべルとの間の関係は、一切ない）には、レベル
“１”に変化する。

【００７５】図４においては、クロック周期よりも大き
くない時間期間内で種々の信号が提示されたり、消失し
たりする。さらに、各周期の真ん中におけるクロック信
号のレベル“０”からレベル“１”への遷移は、信号の
状態が安定になってストローブ、すなわち、信号の認識
が可能になる瞬間を意味する。上記の約束事に基づき、
システムのユニット間で可能な種々のトランザクション
が、どのように進行するかを検査することが可能にな
る。

【００７６】これらのトランザクションには、基本的
に、下記の４つのタイプがある。 (1) データの項目を読み出すために、あるプロセッサｉ
（ｉは正の整数）により行われるシステム・メモリ５へ
のアクセス： このタイプのトランザクションは、プロ
セッサによりアクセス要求信号ＡＢＲＥＱ（ｉ）を提示
し、その後に、アドレスおよび読み出しのコマンドを送
ることにより始動する。

【００７７】(2) データの項目を書き込むために、ある
プロセッサｉにより行われるシステム・メモリ５へのア
クセス： このタイプのトランザクションは、アクセス
要求信号ＡＢＲＥＱ（ｉ）を提示し、その後に、アドレ
スおよび書き込みのコマンドを送ることにより始動す
る。 (3) 他のプロセッサＹ（Ｙは正の整数）により始動する
読み出しのトランザクションにおいて、あるプロセッサ
ｉにより行われる介在： この介在は、メモリから読み
出されるデータを置き換える際に、プロセッサＹに対し
データの項目を供給する目的で遂行される。

【００７８】さらに詳しく説明すると、このタイプのト
ランザクションは、データの項目がモディファイされ、
かつ、プロセッサｉ内で使用可能である旨を、状態信号
ＳＮＯＯＰ ＯＵＴ（ｉ）のラインを介してシステムメ
モリ制御ユニット１５に通知することにより始動する。 (4) Ｉ／Ｏメッセージ、すなわち、プロセッサ間で直接
行われる通信： このトランザクションにおいては、あ
るプロセッサＩ（Ｉは正の整数）が、例えば、周辺機器
に対する制御機能を遂行するような他のプロセッサＹへ
直接にデータの項目を送る。

【００７９】このタイプのトランザクションは、アドレ
スによってメモリの外側のスペースが指定されると共
に、プロセッサ（または、信号Ｉ／Ｏ）が特定されると
いう理由のみにより、書き込み動作と異なる。ここで、
一つの例として、周期Ｐ１において一つの（または二つ
以上の）アクセス要求信号ＡＢＲＥＱ（ｉ）が提示され
ているような図４のダイアグラムを詳細に考察すること
とする。

【００８０】アービトレーション用のシステムメモリ制
御ユニット１５がアクセス要求を受け取った場合、この
ユニット１５は、周期Ｐ２においてバス許可信号ＡＢＧ
ＲＡＮＴ（１）を提示することにより、プロセッサ１に
対するアクセスを許可する（図４中のＡＢＧＲＡＮＴ
（ｉ）の最初の＃１）。このアクセスは、予め定められ
た優先順位の規準に従い許可される。例えば、かなり前
にバスへのアクセスを獲得したプロセッサに対しアクセ
スが許可される。

【００８１】プロセッサ１がバス許可信号ＡＢＧＲＡＮ
Ｔ（１）を受信した場合、このプロセッサ１は、例えば
モジュールＡを指定するためのメモリアドレスをアドレ
ス／コマンド転送用バス（ＡＣＢＵＳ）上に送出する
（周期Ｐ３）。システムメモリ制御ユニット１５は、こ
のアドレスを受け取り、モジュールＡが空いていること
を確かめる。すなわち、モジュールＡが、既に、読み出
し動作や書き込み動作に関与していないことを確かめ
る。そして、受け取ったアドレスをメモリアドレス用チ
ャネル（ＭＡＤＤＲ）１８上に送出することにより、モ
ジュールＡを始動させる。このモジュールＡの始動は、
適切なモジュール始動信号およびモジュール選択信号を
生成することによって実行される。

【００８２】さらに、一つの例として、周期Ｐ４の期間
でアドレス指定がなされることにより始動するモジュー
ルＡは、その後の周期Ｐ７の期間で、読み出された情報
をメモリデータ入力／出力チャネル（ＭＤＡＴ）１９上
に出力する。換言すれば、上記の例において、読み出し
サイクルは、その動作を実行するために４つのクロック
周期を必要とする。

【００８３】周期Ｐ７の期間では、システムメモリ制御
ユニット１５は、モジュールＡからの出力を可能にす
る。さらに、システムメモリ制御ユニット１５は、チャ
ネル２０を介してのデータチャネル制御ユニット（ＤＣ
Ｂ）１６からの出力を可能にする。この場合、メモリデ
ータ入力／出力チャネル１９をデータチャネルＩ／ＯＤ
１に接続することにより、モジュールＡの出力側からプ
ロセッサ１にデータが転送される。このようにして、プ
ロセッサ１により要求される読み出し動作が完了する。

【００８４】周期Ｐ４からＰ７までの期間では、モジュ
ールＡに対する他の読み出し動作または書き込み動作が
遂行され得ないことは、明らかである。さらに、周期Ｐ
４の期間では、他のモジュールのアドレスを指定する目
的でメモリアドレス用チャネル（ＭＡＤＤＲ）１８を使
用することは不可能である。同じように、周期Ｐ７の期
間では、メモリと他のデータチャネルＩ／ＯＤとの間で
他のデータを転送する目的で、メモリデータ入力／出力
チャネル（ＭＤＡＴ）１９およびデータチャネル制御ユ
ニット（ＤＣＢ）１６を使用することも不可能である。

【００８５】上記のように占有されたリソースの状態
は、システムメモリ制御ユニット１５の有限状態ロジッ
クにより考慮される。しかしながら、一度モジュールＡ
内で読み出し動作が開始されると、メモリアドレス用チ
ャネル（ＭＡＤＤＲ）１８は、空き状態になる。このた
めに、プロセッサ１とモジュール７との間で開始される
トランザクションの確認を完了させるために何が適して
いるかを考慮する前に、モジュールＢ、モジュールＣ、
モジュールＤ、モジュールＥ、またはモジュールＦに関
係する他の動作が始動可能になる。

【００８６】周期Ｐ３の期間では、システムバスである
アドレス／コマンド転送用バス（ＡＣＢＵＳ）１７上に
存在するアドレスが、システムメモリ制御ユニット１５
によってのみでなく、プロセッサ２、３および４によっ
ても受信される。これらのプロセッサ２、３および４
は、同じアドレスにより指定される情報が、それぞれの
キャッシュメモリ内に存在するか否か、そして、この情
報がどのような形（共有、モディファイ等）で存在する
かを検査するために配置される。

【００８７】もし、このような情報が存在しないか、ま
たは、共有されているのみであるならば、種々のプロセ
ッサは、周期Ｐ４の期間において、システムメモリ制御
ユニット１５に対し、対応する表示（データなし／共
有：ＮＵＬＬ／Ｓ）を有する状態信号ＳＮＯＯＰ ＯＵ
Ｔ（ｉ）を送り込む。さらに、周期Ｐ５の期間におい
て、システムメモリ制御ユニット１５は、ＮＵＬＬ／Ｓ
の表示がなされた出力信号ＡＲＥＳＰをすべてのプロセ
ッサに送ることにより、種々のプロセッサにおいてキャ
ッシュメモリの状態に対する更新の動作が要求されるこ
とを確認する。

【００８８】ここで、周期Ｐ３の期間において、読み出
し動作に関し、プロセッサ２は、システムバスへのアク
セスを許可されるものと仮定する。周期Ｐ４の期間にお
いて、プロセッサ２は、モジュールＡ（２＞Ａ）の読み
出し動作のために、システムバス上にアドレスを送出す
る。このアドレスは、モジュールＡの読み出しサイクル
をたった今始動させたばかりのシステムメモリ制御ユニ
ット１５により受信される。

【００８９】このような構成によれば、システムメモリ
制御ユニット１５が、モジュールＡにより構成されるリ
ソースが使用可能ではないことを検査した場合に、上記
のユニット１５は、メモリアドレス用チャネル（ＭＡＤ
ＤＲ）１８上にアドレスを転送しない。さらに、上記の
システムメモリ制御ユニット１５が、プロセッサ２、３
および４から、読み出し動作の際に、キャッシュメモリ
内に含まれるデータの項目が入っていない旨の確認を受
け取った場合に、上記のユニット１５は、読み出し動作
が実行されず、プロセッサ２が読み出し要求を繰り返し
提示しなければならない旨をすべてのプロセッサに通知
する。

【００９０】それゆえに、周期Ｐ７の期間において、プ
ロセッサ２は、アクセス要求信号ＡＢＲＥＱ（２）を再
提示し、さらに、周期Ｐ８の期間において、システムメ
モリ制御ユニット１５は、バス許可信号ＡＢＧＲＡＮＴ
（２）を再提示する（この場合、より高い優先順位をも
つ要求が、他のプロセッサにより同時になされることは
ないと仮定している）。

【００９１】さらに、周期Ｐ９の期間において、プロセ
ッサ２は、アドレス／コマンド転送用バス（ＡＣＢＵ
Ｓ）上にアドレスを再度送り込み、モジュールＡに対し
読み出し動作を要求する。この場合、必要とされるリソ
ースが空いているので、次のような動作が遂行される。

【００９２】システムメモリ制御ユニット１５からメモ
リアドレス用チャネル（ＭＡＤＤＲ）１８上へアドレス
が転送される（周期Ｐ１０）。そして、周期Ｐ１３の期
間において、プロセッサ２から、メモリデータ入力／出
力チャネル（ＭＤＡＴ）１９、データチャネル制御ユニ
ット（ＤＣＢ）１６およびデータチャネルＩ／ＯＤ２を
介して、要求したデータの項目が受信される。

【００９３】ここで、プロセッサ３がバスへのアクセス
を獲得した場合に、このプロセッサ３は、周期Ｐ５の期
間において、読み出し動作のためにモジュールＣに向け
られたアドレスをアドレス／コマンド転送用バス（ＡＣ
ＢＵＳ）上に送出する。この場合、モジュールＣが空い
ているので、システムメモリ制御ユニット１５により読
み出し動作が開始され得る。そして、この読み出し動作
は、既に説明がなされている時間的な流れに従って行わ
れる。この時間的な流れは、必ずしも繰り返す必要はな
い。この理由として、モジュールＣから読み出されるデ
ータの項目は、プロセッサのキャッシュメモリのいずれ
にも存在しないという仮定がなされていることが挙げら
れる。

【００９４】また一方で、あるキャッシュメモリ内にデ
ータの項目が存在し、かつ、モディファイされている場
合、トランザクションは、次のような異なる形で進行す
る。例えば、周期Ｐ６の期間において、プロセッサ４が
アドレス／コマンド転送用バス（ＡＣＢＵＳ）へのアク
セスを獲得したと仮定した場合に、このプロセッサ４
は、モジュールＢに向けられたアドレスをアドレス／コ
マンド転送用バスに送出する。

【００９５】システムメモリ制御ユニット１５は、メモ
リアドレス用チャネル（ＭＡＤＤＲ）１８上にアドレス
を転送し（周期Ｐ７）、モジュールＢを始動させる。さ
らに、上記のシステムメモリ制御ユニット１５は、状態
信号ＳＮＯＯＰ ＯＵＴ（ｉ）に基づき、要求している
データの項目が、他のプロセッサのキャッシュメモリ内
に存在する旨の表示を受け取る（例えば、状態信号ＳＮ
ＯＯＰ ＯＵＴ（３）によれば、プロセッサ３は、モデ
ィファイ（ＭＯＤＩＦＹ）の状態にある）。

【００９６】それゆえに、システムメモリ制御ユニット
１５は、「ＡＲＥＳＰ＝ＭＯＤＩＦＹ」の表示（周期Ｐ
８）により、アドレス指定がなされたデータの項目が、
メモリから供給されずにプロセッサから供給される旨を
すべてのプロセッサに通知する。プロセッサ３は、すべ
ての要求が承認されたことを認識する。さらに、周期Ｐ
１０の期間において、システムメモリ制御ユニット１５
は、プロセッサ３から、データチャネルＩ／ＯＤ３、デ
ータチャネル制御ユニット（ＤＣＢ）１６およびデータ
チャネルＩ／ＯＤ４を介してプロセッサ４へ、モディフ
ァイされたデータを転送することを可能にするような形
でデータチャネル制御ユニット（ＤＣＢ）１６を制御す
る。また一方で、信号出力の提示を排除するためのコマ
ンドＯＥＮＢの作用により、モジュールＢから読み出さ
れたデータの項目は、モジュールの出力側からは転送さ
れない。

【００９７】好ましくは、プロセッサ３からの出力デー
タはまた、既に存在するデータの項目を置き換える目的
でモジュール内に書き込むために、モジュールＢにも転
送される。考えられ得る最後のタイプのトランザクショ
ンは、書き込みのトランザクションである。

【００９８】例えば、周期Ｐ８の期間において、プロセ
ッサ１は、システムバスへのアクセスのためにアクセス
要求信号ＡＢＲＥＱ（ｉ）を提示する。ここで、より高
い優先順位を有する他のアクセス要求が全くない場合に
は、プロセッサ１は、アドレス／コマンド転送用バス
（ＡＣＢＵＳ）へのアクセスを獲得する（周期Ｐ９、バ
ス許可信号ＡＢＧＲＡＮＴ（１）が提示される）。

【００９９】それゆえに、周期Ｐ１０の期間において、
プロセッサ１は、モジュールＢに対しアドレスを送出し
（１＞Ｂ）、かつ、アドレス／コマンド転送用バス（Ａ
ＣＢＵＳ）上に書き込みコマンドを送出する。システム
メモリ制御ユニット１５がリソースに関する争いを確認
しないという仮定の下に、周期Ｐ１１の期間において、
上記アドレスが、メモリアドレス用チャネル（ＭＡＤＤ
Ｒ）１８に転送される。さらに、書き込むべきデータの
項目が、データチャネルＩ／ＯＤ１からメモリデータ入
力／出力チャネル（ＭＤＡＴ）へ転送される。

【０１００】ここで、リソースが使用可能でない場合
か、または、メモリモジュールが動作中であるという理
由がある場合か、または、周期Ｐ１１の期間でメモリデ
ータ入力／出力チャネル（ＭＤＡＴ）１９が動作するこ
とが予想されるという理由がある場合（モディファイ信
号ＭＯＤＩＦＹの後に動作するであろう）、データの項
目およびアドレスの転送は阻止されるであろう。さら
に、周期Ｐ１１の期間において、システムメモリ制御ユ
ニット１５は、リトライ信号ＲＥＴＲＹを提示するであ
ろう。

【０１０１】この場合、他のプロセッサにより提示され
たモディファイ要求（ＭＯＤＩＦＹ）と一緒に提示され
る書き込み要求は、次のような２つの異なる方法で処理
することが可能なことは、いうまでもないことである。
まず第１に、各々のモディファイが提示された場合に、
対応するデータの項目が、書き込み動作以前にメモリ内
で更新されるように決められているときは、書き込み要
求は、モディファイ要求と衝突する。しかしながら、こ
の場合、モディファイ要求が書き込み要求よりも高い優
先順位を有しているために、この書き込み要求は、シス
テムバスへのアクセスを許可されない。

【０１０２】また一方で、たった今、モディファイ信号
ＭＯＤＩＦＹによる他のプロセッサの介在を生じさせた
ばかりの読み出し動作が、モディファイを意図した読み
出し動作ＲＷＩＴ（すなわち、読み出しデータが今後モ
ディファイされるであろうことは、既に知られている）
である場合、メモリ内でのデータの項目の更新は、無意
味なものとなる。それゆえに、一つのプロセッサから他
のプロセッサへデータの項目を転送するために、複数の
データチャネルの一つに対するアクサス要求が同時に差
し出された場合でも、書き込み要求に関しシステムバス
へのアクサスを許可することが可能になる。

【０１０３】換言すれば、２種の要求の衝突による争い
が生ずることなく、２つのデータの時間的な重ね合わせ
が実現される。このようなことは、一般のシステムのバ
スアーキテクチャでは、不可能であろう。この時間的な
重ね合わせはまた、プロセッサ間のデータ交換動作と、
メモリの読み出し動作との間で、リトライ信号ＲＥＴＲ
Ｙを用いてアクセスの衝突を解消することにより可能で
ある。

【０１０４】上記の仮定によれば、例えば、周期Ｐ１Ｏ
の期間において、プロセッサ３が、データ書き込みのた
めのアクセス要求を提示し（アクセス要求信号ＡＢＲＥ
Ｑ（３）が提示される）、かつ、周期Ｐ１１の期間にお
いて、システムメモリ制御ユニット１５が、システムバ
スへのアクセスを許可した場合（バス許可信号ＡＢＧＲ
ＡＮＴ（３）が提示される）、プロセッサ３は、プロセ
ッサ１に対し向けられた信号Ｉ／Ｏと同じ信号により動
作を指定するためのアドレスをアドレス／コマンド転送
用バス（ＡＣＢＵＳ）１７上に送出する。

【０１０５】システムメモリ制御ユニット１５が、Ｉ／
Ｏ動作はプロセッサ１に対し向けられたものであり、リ
ソースの争いは生じないことを確認した場合、このユニ
ット１５は、データチャネル制御ユニット（ＤＣＢ）１
６に対し、データチャネルＩ／ＯＤ３からデータチャネ
ルＩ／ＯＤ１へデータの項目を転送するように命令す
る。これと同時に、データチャネル制御ユニット１６
は、メモリから読み出されたデータを、メモリデータ入
力／出力チャネル（ＭＤＡＴ）１９からデータチャネル
Ｉ／ＯＤ２へ転送するように命令される。

【０１０６】これまで述べてきた説明は、図１１に示し
たように、データチャネル制御ユニット（データ・クロ
スバー（ＤＣＢ））１６がデータ保持用素子を全くもっ
ていない場合のアーキテクチャに言及している。それゆ
えに、データの項目の転送は、データチャネル制御ユニ
ット１６を介し、一つの時間周期でもって行われる。

【０１０７】したがって、任意のプロセッサから出力さ
れるべきデータは、システムバスに対しアドレスが提示
される時間周期の後に続く時間周期において転送される
ように決められている。この時間周期の差により、シス
テムメモリ制御ユニット１５は、要求されている動作に
対応するリソースが使用可能であるか否かを検査するた
めの時間が与えられる。

【０１０８】一つの時間周期において、データチャネル
制御ユニット１６を介してデータが転送される際には、
すべての長さのデータチャネルＩ／ＯＤ（ｉ）、データ
チャネル制御ユニット１６、および、メモリデータ入力
／出力チャネル１９を通って上記の一つの時間周期内に
データが伝達されることが前提条件となる。この場合、
クロック周期は、この前提条件により下限が決まる。

【０１０９】本発明の他の態様によれば、クロスバー相
互接続ロジックは、入力保持レジスタと、出力保持レジ
スタとを備える。前者の入力保持レジスタは、受信部２
１、２２、２３、２４および２５のすぐ下流側の最初の
位置に配置される。また一方で、後者の入力保持レジス
タは、出力側のドライバ２５、２６、２７、２８および
２９の上流側の最初の位置に配置される。

【０１１０】入力保持レジスタのみを採用した場合、デ
ータパス、すなわち、データの経路は２つの流れに分割
される。これらの流れの各々は、２つの連続するクロッ
ク周期に従って移動することが可能である。すなわち、
この場合は、データが移動する全時間期間が、図３を参
照したときに考えられる時間期間に等しくなるにして
も、絶対的な時間は顕著に短くなる。

【０１１１】さらに、入力保持レジスタおよび出力保持
レジスタを採用した場合、データパスはのみを採用した
場合、データの経路は３つの流れに分割される。これら
の流れの各々は、３つの連続するクロック周期の一つに
従って移動する。上記のいずれの場合においても、メモ
リデータ入力／出力チャネル（ＭＤＡＴ）１９上で非常
に高速の転送速度が得られる。さらに、異なるチャネル
からのデータ転送の位相に関し部分的な重ね合わせを行
うことも実現される。

【０１１２】さらに、このようなデータパスの細分によ
り、メモリとデータチャネル制御ユニット（ＤＣＢ）と
の間、および、データチャネル制御ユニット（ＤＣＢ）
とプロセッサとの間で、異なるデータ転送の並列性を許
容することができるようになる。この結果、個々のプロ
セッサの端子数を顕著に節減することが可能になる。図
５は、図１のマルチプロセッサ・システムのデータ・ク
ロスバーの好ましい具体的構成例を示す概略的なブロッ
ク図である。

【０１１３】ここでは、本発明の実施例のマルチプロセ
ッサ・システムばかりでなく、本発明に関係する他の概
念にも適用することが可能なデータ・クロスバー、すな
わち、データチャネル制御ユニットの構成をブロック形
式で図示することとする。図５において、図２のブロッ
ク図で既に示した構成要素に対応する機能部分は、同一
の参照番号を付して表すこととする。

【０１１４】図５に示すように、メモリデータ入力／出
力チャネル１９は、６４＋８ビットにより構成される。
このような構成においては、８バイトの並列形式（すな
わち、二重のワード）で行われるメモリへのデータ転
送、またはメモリからのデータ転送と、その後に続く８
バイトのエラー訂正コード（ＥＣＣ）とが可能になる。
データチャネル１９は、受信部３５およびドライバ２９
に接続される。

【０１１５】受信部３５の出力は、メモリから受信され
るデータを保持するためのデータ保持用のレジスタ３７
に接続される。レジスタ３７の出力は、シンドローム生
成用ロジック（ＳＹＮＤＲ ＧＥＮと略記されることも
ある）３８に接続されると共に、一般のタイプのエラー
訂正ネットワーク（ＤＡＴＡ ＣＯＲＲＥＣＴＩＯＮと
略記されることもある）３９に接続される。

【０１１６】シンドローム生成用ロジック３８は、受信
した情報を分析し、起こり得る訂正可能なエラーと、同
様に起こり得る訂正不可能なエラーとを認識する（後者
の訂正不可能なエラーに対しては、「エラー訂正不可
能」を表示する出力信号を提示する）。さらに、上記の
シンドローム生成用ロジック３８は、訂正可能なエラー
を訂正するために、エラー訂正ネットワーク３９のロジ
ックを制御する。

【０１１７】さらにまた、上記のシンドローム生成用ロ
ジック３８は、バイトの情報の各々に対し、パリティ制
御用バイトを関連づける。このパリティ制御用バイト
は、ロジックシンドローム生成用ロジック３８により、
エラー訂正ネットワーク３９のロジックに転送される。
エラー訂正ネットワーク３９のロジックは、出力チャネ
ル４０上に８バイトの情報を提供する。さらに、８バイ
トの情報の各々の後に、一つのパリティバイトが続く。

【０１１８】出力チャネル４０は、４つのグループのロ
ジック回路４１、１４２、１４３および１４４に対し情
報を分配する。これらのロジック回路の各々は、プロセ
ッサのデータチャネルに連結される。これらの４つのグ
ループのロジック回路４１、１４２、１４３および１４
４は、互いに同じタイプのものなので、ここでは、デー
タチャネルＩ／ＯＤ１に連結される１つのグループのロ
ジック回路４１のみを詳細に説明することとする。

【０１１９】ロジック回路４１は、第１の７２バイトの
レジスタ４２を備える。このレジスタ４２の入力は、出
力チャネル４０に接続される。また一方で、レジスタ４
２の出力は、１８の要素からなる複数のグループとし
て、マルチプレクサ３１に接続される。このマルチプレ
クサ３１との接続により、レジスタ４２の出力は、各々
が１８の要素からなる１１のグループの入力を有するマ
ルチプレクサ３１の入力グループを形成する。

【０１２０】マルチプレクサ３１の出力は、１８のセル
レジスタであるＤＯ１用レジスタ４４に接続される。こ
のＤＯ１用レジスタ４４の出力は、ドライバ２５の入力
に接続される。このドライバ２５の出力は、データチャ
ネルＩ／ＯＤ１に通ずる。マルチプレクサ３１の４つの
グループの入力４５は、出力チャネル４０に直接接続さ
れる。

【０１２１】残りの４つのグループの入力は、それぞ
れ、各々が１８本のワイヤからなる３つのチャネル４
６、４７および４８に接続される。これらの１８本のワ
イヤに対し、３つのグループのロジック回路１４２、１
４３および１４４が、２バイトの情報と、これに続く一
つのパリティバイトを供給する。上記マルチプレクサ３
１は、デコーダ３６により生成される適切な選択信号に
よって制御される。このデコーダ３６の制御機能によっ
て、ＤＯ１用レジスタ４４は、連続的なローディングが
可能になる。そして、それゆえに、チャネル４０上に存
在するか、または、レジスタ４３内に保持されている二
重のワードから抽出される一対のバイトの情報を、デー
タチャネルＩ／ＯＤ１へ連続的に転送することが可能に
なる。上記マルチプレクサ３１はまた、データチャネル
Ｉ／ＯＤ２、Ｉ／ＯＤ３およびＩ／ＯＤ４から、それぞ
れロジック回路１４２、１４３および１４４を介して個
々にやって来る一対のバイトの情報（および、関係する
パリティバイト）を、データチャネルＩ／ＯＤ１へ転送
することも可能にする。

【０１２２】チャネル４０から二重のバイトを直接選択
するマルチプレクサ３１により提供される可能性によっ
て、チャネル４０上に存在する二重のバイトに関しＤＯ
１用レジスタ４４をローディングし、これと同時に、チ
ャネル４０上に存在する二重のワードに関しレジスタ４
２をローディングすることが可能になる。このようにし
て、読み出し動作により明確にアドレス指定がなされた
二重のバイトのプロセッサへの転送を、かなりの高速で
行うことができる。

【０１２３】レジスタ４２内に保持されている他の二重
のバイトは、適切な順番で前者の二重のバイトの後に付
加することができる。しかしながら、読み出し動作の流
れは、さらに考察する必要がある。以下に、この読み出
し動作の流れについてさらに詳しく述べることとする。
メモリ内へのデータ書き込み、または、プロセッサ間の
データの転送のために、データ・クロスバーは、ロジッ
ク回路４１のユニット内に、一つのグループの受信部２
１を備える。この受信部２１の入力は、データチャネル
Ｉ／ＯＤ１に接続されており、その出力は、１８のセル
レジスタであるＤＩ１用レジスタ（第１のレジスタ）４
９に接続されている。

【０１２４】ＤＩ１用レジスタ４９の出力は、チャネル
５０に接続される。このチャネル５０は、３つのグルー
プのレジスタ（ロジック）１４２、１４３および１４４
に対し、ＤＩ１用レジスタ４９内に保持されている情報
を分配する（特に、マルチプレクサ３１と等価なマルチ
プレクサに対し）。ＤＩ１用レジスタ４９の出力はま
た、第２のレジスタ５１に接続される。この第２のレジ
スタ５１の出力は、第３のレジスタ５２の入力およびパ
リティエラー検査用ロジック（ＰＣＨＥＣＫと略記され
ることもある）。

【０１２５】さらに、この第３のレジスタ５２の出力
は、第４のレジスタ５４の入力に接続される。この第４
のレジスタ５４の出力は、キャッシュメモリ内の第５の
レジスタ５５の入力に接続される。ＤＩ１用レジスタ４
９およびレジスタ５１は、１８のセルをもっているのに
対し、レジスタ５２、５４および５５は、１６のセルし
かもっていない。この理由として、後者のセルにおいて
は、パリティビットを保持することは不必要であること
が考えられる。

【０１２６】レジスタ５１、５２、５４および５５のバ
イト出力は、各々が６４ビットからなる４つのチャネル
を有するマルチプレクサ５６の第１のグループの入力５
７に接続される。他のグループの入力５８、５９および
６０は、ロジック回路４１のグループに相当するロジッ
ク回路１４２、１４３および１４４にそれぞれ接続され
る。これらのロジック回路１４２、１４３および１４４
は、それぞれ、データチャネルＩ／ＯＤ２、Ｉ／ＯＤ３
およびＩ／ＯＤ４に連結される。

【０１２７】マルチプレクサ５６の出力は、８ビットコ
ードのＥＣＣ（既述のとおり、エラー訂正コードの略）
生成用ロジック（ＥＣＣ ＧＥＮと略記されることもあ
る）６１の入力に接続される。このＥＣＣ生成用ロジッ
ク６１は、エラーを検出して訂正するためのものであ
る。上記マルチプレクサ５６の出力はまた、７２ビット
のレジスタ６２の入力に接続される。このレジスタ６２
は、ＥＣＣ生成用ロジック６１により生成される８ビッ
ト入力形のＥＣＣのコードも受け取る。

【０１２８】レジスタ６２の出力は、出力側のドライバ
２９の入力に接続される。このドライバ２９は、メモリ
データ入力／出力チャネル（ＭＤＡＴ）１９に通ずる。
図６は、図５のデータ・クロスバーの動作を説明するた
めのタイミング図である。図６において、図４のタイミ
ング図で既に示した信号の名前に対応する信号のライン
は、図４の信号のラインと同じ意味を有する。

【０１２９】図６では、説明を簡単にするために、状態
信号ＳＮＯＯＰ ＯＵＴのダイヤグラムを省略する。ま
た一方で、ＤＩＲＥＧのダイヤグラムを、プロセッサに
接続されたチャネルの状態を表すデータチャネルＩ／Ｏ
Ｄ（ｉ）のダイヤグラムに付加している。このＤＩＲＥ
Ｇのダイヤグラムは、データ・クロスバー（ＤＣＢ）の
入力側のレジスタ、例えば、レジスタ４９およびレジス
タ３７の状態を表すものである。さらに、メモリデータ
入力／出力チャネル１９の状態を表すメモリデータ入力
／出力チャネル（ＭＤＡＴ）のダイヤグラムと、メモリ
からＤＣＢへとデータが転送されるときの入力側のレジ
スタ３７の状態を表すＤＯＲＥＧのダイヤグラムと、Ｄ
ＣＢの出力側のレジスタ４４の状態を表す状態ＤＯ
（ｉ）のダイヤグラムとを、データチャネルＩ／ＯＤ
（ｉ）のダイヤグラムに付加している。

【０１３０】ここでは、データパスを複数の流れに分割
することにより、例えば１０ｎｓｅｃの非常に短いクロ
ック周期（周期的信号ＣＫの時間長に相当する）を用い
ることが可能になる。そして、ほんの２周期の間（各々
の転送に対し２０ｎｓｅｃ）だけアドレス／コマンド転
送用バス（ＡＣＢＵＳ）またはメモリデータ入力／出力
チャネル（ＭＤＡＴ）を占有することが可能になる。

【０１３１】さらに、各々の転送に対し、８バイトのデ
ータ（２ワード）または多量のデータを転送することが
可能になる。プロセッサのデータチャネルのレベルで
は、データの転送が、クロック周期の時間間隔で実行さ
れる時間毎に、部分的に連続する２バイトの転送形式で
行われる。このようなデータの転送は、前述のアーキテ
クチャにおいて、各チャネルが、使用可能なように調整
されかつ「バッファ機能」を有するリソースをもってい
るという事実を利用することにより実行される。

【０１３２】このことは、幾つかの異なるデータチャネ
ルＩ／ＯＤ（ｉ）とメモリとの間のデータ転送を時間的
に重ね合わせる可能性をもたらす。このような可能性に
加えて、システムのメモリデータ入力／出力チャネル
（ＭＤＡＴ）およびアドレスバスは、２種のノードを構
成する。これらのノードにより、データおよびアドレス
の連続的なかつ順序立った流れを重ね合わせることがで
きる。さらに、データおよびアドレスに対し関連する相
関関係のラベルを必要とすることなく、種々の動作の管
理および制御が可能になる。この場合、このようなラベ
ルは、余分なものとなる。

【０１３３】ついで、図６を順次考察していくこととす
る。図６において、一般的なプロセッサ１は、周期Ｐ１
において、アクセス要求信号ＡＢＲＥＱを提示し、周期
Ｐ３において、システムバスおよびデータチャネルに対
するアクセスの許可を受け取る。さらに、周期Ｐ５およ
び周期Ｐ６において、プロセッサ１は、アドレスとこの
アドレスに関係するコマンドを、アドレス／コマンド転
送用バス（ＡＣＢＵＳ）上に送出する。

【０１３４】さらに、周期Ｐ８および周期Ｐ９におい
て、システムメモリ制御ユニット１５からメモリアドレ
ス用チャネル（ＭＡＤＤＲ）へアドレスが転送される。
この間に、プロセッサ１は、周期Ｐ５において、二重の
バイトのデータをデータチャネルＩ／ＯＤ１上に送出す
る。このようにして送出されたデータは、周期Ｐ６にお
いて、ＤＩ１用レジスタ４９（図５）内で保持される。
そして、このようにして保持されたデータは、その後の
周期において、ＤＩ１用レジスタ４９からレジスタ５
１、５２、５４および５５へ漸次転送される。

【０１３５】周期Ｐ１０において、データチャネルＩ／
ＯＤ１を介して受信された最初の二重のバイトのデータ
は、レジスタ５５内に保持される。周期Ｐ１０におい
て、プロセッサ１は、２番目の二重のバイトのデータを
データチャネルＩ／ＯＤ１上に送出する。この２番目の
データが、ＤＩ１用レジスタ４９からカスケード接続の
レジスタ５１、５２、５４へ転送されると、この転送さ
れたデータは、周期Ｐ１０の期間よりレジスタ５４内に
保持される。

【０１３６】同じようにして、プロセッサ１は、周期Ｐ
７および周期Ｐ８において、３番目４番目の一対のバイ
トのデータをデータチャネルＩ／ＯＤ１上に送出する。
このようにして送出されたデータは、それぞれ、レジス
タ５１、５２内に保持され、周期Ｐ１０の期間より使用
可能になる。このようにして、プロセッサ１は、４つの
周期Ｐ５〜Ｐ８の期間で、連続する８バイトの対のデー
タの転送を実行する。さらに、周期Ｐ１０の期間より、
マルチプレクサ５６の出力において、８バイトのデータ
が並列形式で使用可能である。

【０１３７】周期Ｐ１２およびＰ１３において、マルチ
プレクサ５６がイネーブルの状態になり、情報がレジス
タ６２に転送される。このレジスタ６２によって、転送
された情報が保持され、かつ、メモリデータ入力／出力
チャネル（ＭＤＡＴ）上に出力データが保持される。周
期Ｐ３において、他のプロセッサ２がアクセス要求信号
ＡＢＲＥＱ２を提示し、周期Ｐ５において、プロセッサ
１により既に使用されているモジュールとは異なるモジ
ュールの書き込み動作に関するバス許可信号ＡＢＧＲＡ
ＮＴ２を受け取る。そして、必要なリソースが空いてい
る場合、プロセッサ２は、周期Ｐ７および周期Ｐ８の期
間で、アドレス／コマンド転送用バス（ＡＣＢＵＳ）上
にアドレスを送出し、かつ、周期Ｐ７〜周期Ｐ１０の期
間で、データチャネルＩ／ＯＤ（２）上に４対のバイト
のデータを連続して送出することにより、書き込み動作
を開始して完了させることができる。

【０１３８】このような情報は、周期Ｐ１４および周期
Ｐ１５において、コピーされた後にレジスタ６２内に保
持される。それゆえに、２つのプロセッサ１、２からメ
モリへの転送は、部分的な時間の重ね合わせにより行わ
れる。読み出し動作は、書き込み動作とほぼ同じ流れで
もって進行する。

【０１３９】例えば、周期Ｐ５の期間でプロセッサ１か
ら提示されたアクセス要求により、周期Ｐ７において、
アクセスの許可が得られる。このアクセスの許可によ
り、周期Ｐ９および周期Ｐ１０の期間において、アドレ
ス／コマンド転送用バス（ＡＣＢＵＳ）がアドレスによ
って占有される。さらに、周期Ｐ１２および周期Ｐ１３
において、アドレスは、メモリアドレス用チャネル（Ｍ
ＡＤＤＲ）１８に転送される。

【０１４０】例えば、周期Ｐ２０および周期Ｐ２１にお
いて、読み出されたデータの項目は、メモリデータ入力
／出力チャネル（ＭＤＡＴ）１９上で使用可能であり、
周期Ｐ２１および周期Ｐ２２において、レジスタ３７
（ＤＯＲＥＧのダイヤグラム）内に保持される。周期Ｐ
２２において、マルチプレクサ３１およびレジスタ４２
は、一対のバイトのデータをＤＯ１用レジスタ４４に転
送し、かつ、メモリから受信される８バイトのデータを
すべてレジスタ４２内にローディングするように制御さ
れる。

【０１４１】さらに、周期Ｐ２２において、メモリデー
タ入力／出力チャネル（ＭＤＡＴ）１９およびレジスタ
３７が空いた状態になるので、これらのチャネル１９お
よびレジスタ３７は、例えば他のプロセッサにより予め
定められた別の情報を転送して保持することができる。
周期Ｐ２３において、ＤＯ１用レジスタ４４内に保持さ
れた二重のバイトのデータは、データチャネルＩ／ＯＤ
１上に転送され得る。また一方で、上記のＤＯ１用レジ
スタ４４では、レジスタ４２内に保持されたデータの中
から、マルチプレクサ３１により選択された二重のバイ
トのデータがローディングされる。

【０１４２】周期Ｐ２４、周期Ｐ２５および周期Ｐ２６
において、その後に続く３対のバイトのデータが、デー
タチャネルＩ／ＯＤ１上に転送され、転送動作が完了す
る。この場合、上記の読み出し動作が、他の読み出し動
作と部分的な重ね合わせがなされるような転送動作によ
って遂行することができることは、明らかなことであ
る。

【０１４３】例えば、周期Ｐ３において、書き込み動作
よりもむしろ読み出し動作に関係するアクセス要求が、
プロセッサ２により提示された場合、周期Ｐ７および周
期Ｐ８の期間でリソースが使用可能であるという仮定が
成り立つときは、周期Ｐ１８および周期Ｐ１９におい
て、読み出すべきデータの項目がメモリデータ入力／出
力チャネル（ＭＤＡＴ）上に存在し、さらに、周期Ｐ１
９および周期Ｐ２０において、上記データの項目がレジ
スタ３７（ＤＯＲＥＧのダイヤグラム）内にローディン
グされるであろう。

【０１４４】周期Ｐ２０〜周期Ｐ２３の期間で、ＤＯ１
用レジスタ４４（ＤＯ（ｉ）のダイヤグラム）へのブロ
ック転送が行われる。さらに、周期Ｐ２１〜周期Ｐ２４
の期間で、データチャネルＩ／ＯＤ２への転送が行われ
る。このデータチャネルＩ／ＯＤ２への転送は、ＤＯ１
用レジスタとデータチャネルＩ／ＯＤ１の進行の動作に
関する部分的な時間の重ね合わせによって実行される。

【０１４５】ここで、周期Ｐ９において、プロセッサ３
が、書き込み動作のためのシステムバスへのアクセス要
求を行うと仮定する。この場合、上記のアクセス要求が
提示された周期から１０クロック周期後にメモリデータ
入力／出力チャネル（ＭＤＡＴ）１９が使用可能である
ことが前提条件となる。すなわち、、メモリデータ入力
／出力チャネル（ＭＤＡＴ）が、一方で、周期Ｐ５の期
間で差し出されたアクセス要求を満足するように定めら
れているような、周期Ｐ２０および周期Ｐ２１におい
て、ＭＤＡＴが使用可能でなければならない。

【０１４６】それゆえに、一度、システムメモリ制御ユ
ニット１５がバスへのアクセスを許可し、対象とする動
作を書き込み動作として認識すると（周期Ｐ１３および
周期Ｐ１４）、このシステムメモリ制御ユニット１５
は、メモリアドレス用チャネル（ＭＡＤＤＲ）１８上へ
のアドレスの転送を阻止することにより、トランザクシ
ョンを中断させる（周期Ｐ１６）。さらに、上記のユニ
ット１５は、メモリデータ入力／出力チャネル（ＭＤＡ
Ｔ）１９上へのデータの転送を阻止する。その後、上記
のユニット１５は、出力信号ＡＲＥＳＰとして予め定め
られた期間（周期Ｐ１８および周期Ｐ１９）に提示され
るリトライ信号ＲＥＴＲＹを用いて、プロセッサ３に対
し、周期Ｐ２１またはその後の周期で強制的にアクセス
要求を繰り返させる。

【０１４７】それゆえに、一方では、データ転送動作
が、メモリ内に書き込むために９クロック周期を必要と
し、かつ、メモリから読み出すために１８クロック周期
を必要とし、他方では、２種の転送動作間の干渉時間、
および、２種の転送動作間で起こり得る衝突時間が、ほ
んの２クロック周期に限定されることが認められる。こ
のために、部分的に時間の重ね合わせがなされた転送が
可能である。このような転送は、各種のメモリ・リソー
ス（モジュール）と、各種のプロセッサのチャネル（デ
ータチャネルＩ／ＯＤ（ｉ））とを使用することにより
実行される。これに加えて、上記の転送は、これらのチ
ャネルに関係するバッファとしてのリソース、直列式の
リソース、および並列式のリソースを使用することによ
っても実行される。これらのリソースは、データ・クロ
スバー（ＤＣＢ）のロジック内のプロセッサのチャネル
に連結される。

【０１４８】さらに、図５のブロック図および図６のタ
イミング図に基づき、モディファイされたデータの項目
を他のプロセッサへ転送する際にあるプロセッサによる
介在があった場合でも、転送動作は、対のバイトのデー
タをシリアル形式にして直接に行われることが、すぐさ
ま結論づけられる。さらに詳しくいえば、この転送動作
では、機能的に図４のＤＩ１用レジスタ４９と等価なレ
ジスタから、チャネル５０、４６、４７および４８の一
つを介して、機能的に図４のＤＯ１用レジスタ４４と等
価なレジスタへと対のバイトのデータが転送される。

【０１４９】図３のタイミング図を参照しながら既に説
明したように、上記の転送動作は、全体として、プロセ
ッサおよびメモリ間の一つまたは２つ以上の転送に対し
時間的に重ね合わせられる。今までは、本発明の特定の
好ましい実施例についてのみ説明してきたが、多くの適
切な変形例が考えられることは明らかである。

【０１５０】プロセッサおよびメモリモジュールの数
（好ましい実施例においては、４つのプロセッサと、６
つのモジュール）は、メモリの並列性とプロセッサの並
列性との間の並列性の比が任意に設定されるように選択
することができる。多数の並列性を達成するために、さ
らに多くのデータ・クロスバー（ＤＣＢ）のロジック構
成要素が並列形式で使用され得る。また、この場合、デ
ータ・クロスバーのロジックは、パリティ検査回路以外
に、エラーの検出および訂正のためのエラー訂正部およ
びコード生成部を備えている。さらに、データ・クロス
バーのロジックは、メモリから読み出される情報と、メ
モリ情報の部分的なモディファイのためにプロセッサか
らやって来る他の情報とを結合する（マージングともい
う）ための回路も備えている。

【０１５１】さらに、アドレスバスおよびコマンドバス
に対するアクセス（ＡＢＲＥＱ（ｉ））と、データチャ
ネルに対するアクセス（ＤＢＲＥＱ（ｉ））のアービト
レーションのために各々独立の信号を使用することも可
能である。このアービトレーションでは、読み出し動作
／書き込み動作またはその他の動作に関するアクセスの
要求を提示するためのトランザクションや、存在するか
または予定されている必要なリソースの使用可能性に対
し、バスの許可を調整するためのトランザクションを特
徴としている。このような構成により、「リトライ」の
ケースを最小限に減らし、それゆえに、システムバスの
最適な利用を実現することができるようになる。

【０１５２】同じプロセッサが、連続的な読み出し要求
の後にかなりの程度の連続性でもってデータを受け取る
ことを可能にするために、レジスタ４２は、複数のレジ
スタをカスケード接続形式にするか、または、ＦＩＦＯ
（First in-First out）のスタック形式にすることによ
って構成することもできる。リソースの争いがあるよう
な複数種の書き込み動作の場合は、リトライ動作を回避
するために、同じような概念が使用される。さらに詳し
くいえば、このような概念は、図５のレジスタ５１、５
２、５４および５５の下流側に配置される入力バッファ
に各種の書き込み動作を保持すると共に、アドレスを一
時的に記憶するための同じような入力バッファをシステ
ムメモリ制御ユニット１５内に設けることにより使用さ
れる。

【０１５３】このようにすれば、予め定められた周期の
期間内に遂行できない書き込み動作は、必要なリソース
が使用可能になるようなその後の周期にまで延長するこ
とができる。さらに、複数のプロセッサのすべてまたは
その一部が、キャッシュメモリを備えることは必ずしも
不可欠なことではない。この理由として、本発明の主題
を構成するアーキテクチャにより提供される利点は、プ
ロセッサ間のデータ転送が、プロセッサおよびメモリ間
の転送の重ね合わせにより実行されるという事実によっ
て達成されることが挙げられる。

【０１５４】最終的に、これまでの説明において、一つ
のグループのプロセッサ、すなわち、「一群のプロセッ
サ」をも包含させるように、「プロセッサ」という用語
を使用することができることを明らかにしなければなら
ない。これらのプロセッサは、局所的バスと相互接続が
なされ、かつ、システムバスと通信すると共に、インタ
フェース用アダプタを介してのデータの転送を行うため
の二地点間チャネルと通信することができる。このよう
な構成により、外部的な効果を考慮した場合、一群のプ
ロセッサが、単一のプロセッサとみなせるようになる。

【０１５５】この場合、幾つかのグループのプロセッサ
をシステムバスに対し直接に接続するというインタフェ
ース用アダプタなしの直接接続も可能である。グループ
内の各プロセッサは、同じデータ転送チャネルに対し直
接に接続される。このデータ転送チャネルは、幾つかの
プロセッサとの接続に関しては分岐データバスと考えら
れ、また一方で、プロセッサの集合体に関し、ならび
に、データチャネル制御ユニット（データ・クロスバ
ー）１６との接続に関しては二地点間データバスと考え
られる。

【０１５６】この場合、当然のことではあるが、データ
の「転送速度」は、より低くなるであろう。この理由と
して、データチャネルに対する負荷が比較的大きくなる
ことが挙げられる。そして、周期的信号ＣＫの周波数を
比較的低い値に設定することが必要になるであろう。二
者択一的な例として、第１の複数のプロセッサの各々
が、複数の二地点間データチャネルを介してデータ・ク
ロスバーと通信し、また一方で、第２の複数のプロセッ
サ（比較的低速で済む周辺制御装置として機能するプロ
セッサ）の各々が、単一の分岐（データチャネル）バス
を介してデータ・クロスバーと通信するようなシステム
の場合を考える。この場合、このバス上のデータ転送
は、転送周波数を不変なままにした状態で（転送される
各ブロックに対し一つのクロック周期で）幾つかのクロ
ック周期にわたり（例えば、２クロック）バスを占有す
ることによって実行される。

【０１５７】上記の解は、明らかに、データ・クロスバ
ーが、図５に示したようなタイプ、すなわち、バッファ
用レジスタを備えたタイプである場合にのみ好都合であ
る。図７は、図１のマルチプロセッサ・システムを変形
した実施例を示す概略的なブロック図である。図７にお
いては、図１と同じように、本発明のマルチプロセッサ
・システムのアーキテクチャが概略的に図示されてい
る。ここでは、先の図１に示した構成要素と機能的に等
価な構成要素に関しては、同一の番号を付して表すこと
とする。

【０１５８】図７のブロック図は、プロセッサ１、２
が、一対のプロセッサにより構成されているという事実
のみにおいて図１のブロック図と異なる。図７では、プ
ロセッサ１は、２つのプロセッサ１０１、１０２により
構成される。これらの２つのプロセッサ１０１、１０２
は、アドレス／コマンド転送用バス（ＡＣＢＵＳ）１７
およびデータチャネルＩ／ＯＤ１に対し直接に接続され
る。

【０１５９】さらに、これらの２つのプロセッサ１０
１、１０２は、アービトレーション用のシステムメモリ
制御ユニット１５から見れば、互いに競合する２つの独
立したプロセッサとみなせる。この場合、２つのプロセ
ッサ１０１、１０２は、コマンドおよびアドレスバスに
対するアクセスばかりでなく、データチャネルＩ／ＯＤ
１に対するアクセスをも考慮したときに、２つの独立し
たプロセッサであると考えられる。

【０１６０】システムメモリ制御ユニット１５は、アー
ビトレーション用ユニットおよび有限状態ロジックの両
方に対し上記の事実を考慮に入れる。ここで、上記の２
つのプロセッサ１０１、１０２が、時間的な重ね合わせ
によりデータチャネルＩ／ＯＤ１上でトランザクション
を実行できないことは明らかである。プロセッサ２は、
２つのプロセッサ１０３、１０４と、インタフェース用
アダプタであるインタフェース・ロジック１０５とによ
り構成される。

【０１６１】これらの２つのプロセッサ１０３、１０４
は、互いに通信し合い、かつ、一般的なタイプの局所的
バス１０６を介してインタフェース・ロジック１０５と
通信する。このインタフェース・ロジック１０５は、ア
ドレス／コマンド転送用バス１７およびデータチャネル
Ｉ／ＯＤ２に接続される。さらに、インタフェース・ロ
ジック１０５は、局所的バス１０６に対するアクセスの
アービトレーション、すなわち、調整を行う。このアー
ビトレーションは、システムバス（アドレス／コマンド
転送用バス）１７およびデータチャネルＩ／ＯＤ２に対
し２つのプロセッサ１０３、１０４により提示されるア
クセス要求を認識することにより実行される。

【０１６２】これらのアクセス要求は、システムバスの
プロトコルおよびタイミングに従って、このシステムバ
スに転送される。局所的バス１０６が非同期タイプであ
り、プロセッサ１０３、１０４の動作が非同期形式で遂
行されることは明らかである。これに対し、インタフェ
ース・ロジック１０５が、システム内の他の構成要素と
同期して動作するように、周期的信号ＣＫにより時間規
定がなされなければならないことは明らかである。上記
のプロセッサ１０３、１０４は、システムバス（アドレ
ス／コマンド転送用バス）１７およびデータチャネルＩ
／ＯＤ２に対し直接に通信するので、同じ条件下にある
ことが必要である。

【０１６３】この場合、プロセッサ１０３、１０４は、
システムメモリ制御ユニット１５により単一のプロセッ
サとみなされる。そして、インタフェース・ロジック１
０５は、一方のプロセッサ、または他方のプロセッサに
対し、受信したメッセージデータを振り分ける役割を遂
行する。今まで本発明の特定の実施例について説明して
きたが、ここでは、ただ単に、本発明のほんの一例を例
証したにすぎないと考えられる。さらに、当業者におい
ては数多くの変形および変更が容易になし得るので、本
文で示したような構成にのみ本発明を限定することは望
ましくない。したがって、本文に添付されている請求の
範囲およびその等価物に記載された発明の範囲内にある
限りにおいては、すべての適切な変形例および等価例が
考えられる。

【図面の簡単な説明】

【図１】本発明の一実施例に従って構成されるアーキテ
クチャおよび共用メモリを有するマルチプロセッサ・シ
ステムを示す概略的なブロック図である。

【図２】図１のアーキテクチャのデータチャネル制御ユ
ニットの具体的構成例を示す概略的なブロック図であ
る。

【図３】図１のアーキテクチャのシステムメモリ制御ユ
ニットの具体的構成例を示す概略的なブロック図であ
る。

【図４】図１のマルチプロセッサ・システムの動作を説
明するためのタイミング図である。

【図５】図１のマルチプロセッサ・システムのデータ・
クロスバーの好ましい具体的構成例を示す概略的なブロ
ック図である。

【図６】図５のデータ・クロスバーの動作を説明するた
めのタイミング図である。

【図７】図１のマルチプロセッサ・システムを変形した
実施例を示す概略的なブロック図である。

【符号の説明】 １，２，３および４…プロセッサ ５…システム・メモリ １０，１１，１２，１３，１１３および１１４…モジュ
ール １４…タイマ・ユニット １５…システムメモリ制御ユニット １６…データチャネル制御ユニット １７…アドレス／コマンド転送用バス １８…メモリアドレス用チャネル １９…メモリデータ入力／出力チャネル ３１…マルチプレクサ ３７，４２，５１，５２，５４，５５および６２…レジ
スタ ４１，１４２，１４３および１４４…ロジック回路 ４４…ＤＯ１用レジスタ ４９…ＤＩ１用レジスタ ５６…マルチプレクサ ７０…アービトレーション用ロジック ７２…有限状態ロジック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 13/12 ３１０ Ｊ 7368−5Ｂ (72)発明者 カルロ バニョーリ イタリア国，20131 ミラノ，ビア バラ ッツェ，78 (72)発明者 アンジェロ ラツァリ イタリア国，パビア，27029 ビジェバノ, ビアレ ペトラルカ，20

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各々のグループが少なくとも一つのプロ
   セッサを含む複数のグループのプロセッサ（１、２、３
   および４）が、複数の共用メモリを構成するモジュール
   （１０、１１、１２、１３、１１３および１１４）に対
   しアクセスを行い、前記のグループのプロセッサ（１、
   ２、３および４）、および、前記の共用メモリを構成す
   るモジュール（１０、１１、１２、１３、１１３および
   １１４）の動作が、共通の同期信号である周期的信号
   （ＣＫ）により時間規定がなされるマルチプロセッサ・
   システムにおいて、 前記周期的信号（ＣＫ）により時間が制御されるシステ
   ムメモリ制御ユニット（１５）と、 前記のグループのプロセッサ（１、２、３および４）お
   よび前記システムメモリ制御ユニット（１５）に接続さ
   れ、かつ、前記のグループのプロセッサ（１、２、３お
   よび４）と前記モジュール（１０、１１、１２、１３、
   １１３および１１４）との間、および、前記のグループ
   のプロセッサ（１、２、３および４）間で転送されるデ
   ータを除いて、アドレスおよび動作コマンドを前記シス
   テムメモリ制御ユニット（１５）に転送する分岐システ
   ムバスであるアドレス／コマンド転送用バス（１７）
   と、 相互接続用の複数のロジック回路からなるデータチャネ
   ル制御ユニット（１６）と、 前記のグループのプロセッサ（１、２、３および４）の
   各々に対し単一のチャネルを有し、かつ、前記モジュー
   ル（１０、１１、１２、１３、１１３および１１４）の
   アドレス指定を行うためのアドレスを除いて、前記のグ
   ループのプロセッサ（１、２、３および４）と前記モジ
   ュール（１０、１１、１２、１３、１１３および１１
   ４）との間、および、前記のグループのプロセッサ
   （１、２、３および４）間でデータを転送するための二
   地点間接続用チャネルである複数のデータチャネル（Ｉ
   ／Ｏ（ｉ）、例えば、Ｉ／ＯＤ１、Ｉ／ＯＤ２、Ｉ／Ｏ
   Ｄ３およびＩ／ＯＤ４）とを備え、 該複数のデータチャネル（Ｉ／Ｏ（ｉ））の各々は、、
   前記のグループのプロセッサ（１、２、３および４）の
   一つを、前記データチャネル制御ユニット（１６）に対
   し個別に接続し、 前記マルチプロセッサ・システムは、さらに、 前記システムメモリ制御ユニット（１５）により前記モ
   ジュール（１０、１１、１２、１３、１１３および１１
   ４）のアドレス指定を行うために、前記アドレス／コマ
   ンド転送用バス（１７）および前記モジュール（１０、
   １１、１２、１３、１１３および１１４）に接続される
   メモリアドレス用チャネル（１８）と、 前記モジュール（１０、１１、１２、１３、１１３およ
   び１１４）を前記データチャネル制御ユニット（１６）
   に連結するために、該モジュール（１０、１１、１２、
   １３、１１３および１１４）に対し入力／出力転送を行
   うメモリデータ入力／出力チャネル（１９）とを備え、 該データチャネル制御ユニット（１６）は、前記複数の
   データチャネル（Ｉ／Ｏ（ｉ））を前記メモリデータ入
   力／出力チャネル（１９）に選択的に接続すると共に、
   該複数のデータチャネル（Ｉ／Ｏ（ｉ））自身間を選択
   的に接続するために、前記システムメモリ制御ユニット
   （１５）により制御され、 前記マルチプロセッサ・システムは、さらに、 前記アドレス／コマンド転送用バス（１７）を介して、
   該アドレス／コマンド転送用バス（１７）上の前記プロ
   セッサ（１、２、３および４）に送出されるような順序
   立ったかつ関連するコマンドおよびアドレスを受信する
   制御ロジック回路を、前記システムメモリ制御ユニット
   （１５）内に備えており、 該システムメモリ制御ユニット（１５）は、 前記コマンドの実行のために必要なリソースと、必要な
   時間における該リソースの使用可能性とを指定し、 さらに、前記の関連するコマンドおよびアドレスを前記
   メモリアドレス用チャネル（１８）上に転送し、同時
   に、前記リソースが使用可能な場合に、一つのモジュー
   ルを選択するための信号を前記メモリアドレス用チャネ
   ル（１８）上に転送し、 そして、前記複数のデータチャネル（Ｉ／Ｏ（ｉ））自
   身間の選択的な相互接続、および、該複数のデータチャ
   ネル（Ｉ／Ｏ（ｉ））と前記データチャネル制御ユニッ
   ト（１６）における前記メモリデータ入力／出力チャネ
   ル（１９）との相互接続に関する指示と時間規定を行う
   ことを特徴とするマルチプロセッサ・システム。
2. 【請求項２】 前記データチャネル制御ユニット（１
   ６）が、入力データを保持するためのレジスタ（３７、
   ４２）およびＤＩ１用レジスタ（４９）を有しており、 該レジスタ（３７）は、該データチャネル制御ユニット
   （１６）と結合する前記メモリデータ入力／出力チャネ
   ル（１９）に接続されると共に、該レジスタ（４２）お
   よび該ＤＩ１用レジスタ（４９）は、該データチャネル
   制御ユニット（１６）と結合する前記データチャネル
   （Ｉ／Ｏ（ｉ））に接続される請求項１記載のマルチプ
   ロセッサ・システム。
3. 【請求項３】 前記データチャネル制御ユニット（１
   ６）が、該データチャネル制御ユニット（１６）から出
   力されるデータを保持するためのＤＯ１用レジスタ（４
   ４）およびレジスタ（６２）を有しており、 該ＤＯ１用レジスタ（４４）は、該データチャネル制御
   ユニット（１６）と結合する前記データチャネル（Ｉ／
   Ｏ（ｉ））に接続されると共に、該レジスタ（６２）
   は、該データチャネル制御ユニット（１６）と結合する
   前記メモリデータ入力／出力チャネル（１９）に接続さ
   れる請求項２記載のマルチプロセッサ・システム。
4. 【請求項４】 前記メモリデータ入力／出力チャネル
   （１９）が、多数の並列形式の前記データチャネル（Ｉ
   ／Ｏ（ｉ））と同じ並列性を有しており、 前記データチャネル制御ユニット（１６）が、 該データチャネル制御ユニット（１６）と結合する前記
   データチャネル（Ｉ／Ｏ（ｉ））の各々に対し、連続し
   て受信した複数のデータを累算するためのカスケード接
   続形式の複数のレジスタと、 該複数のデータを、前記の出力データを保持するための
   レジスタ（６２）に転送すると共に、前記メモリデータ
   入力／出力チャネル（１９）に転送する手段とを有する
   請求項３記載のマルチプロセッサ・システム。
5. 【請求項５】 前記データチャネル制御ユニット（１
   ６）が、 前記メモリデータ入力／出力チャネル（１９）における
   前記の入力データを保持するためのレジスタ（４２）
   と、前記データチャネル（Ｉ／Ｏ（ｉ））の一つに出力
   されるデータを保持するためのＤＯ１用レジスタ（４
   ４）との間で各々結合するマルチプレクサ（３１）を有
   しており、 該マルチプレクサ（３１）は、前記の入力データを保持
   するためのレジスタ（４２）内に保持されたデータ中の
   連続する部分を、前記データチャネル（Ｉ／Ｏ（ｉ））
   の一つに出力されるデータを保持するためのＤＯ１用レ
   ジスタ（４４）に転送する請求項４記載のマルチプロセ
   ッサ・システム。
6. 【請求項６】 前記マルチプレクサ（３１）が、複数の
   グループの入力を有しており、 該複数のグループの入力の各々は、前記データチャネル
   （Ｉ／Ｏ（ｉ））の一つから入力されるデータを保持す
   るための複数のレジスタの一つと結合する請求項５記載
   のマルチプロセッサ・システム。
7. 【請求項７】 前記システムメモリ制御ユニット（１
   ５）が、前記プロセッサ（１、２、３および４）の前記
   アドレス／コマンド転送用バス（１７）に対するアクセ
   スの調整を行うアービトレーション用ロジック（７０）
   を有する請求項１記載のマルチプロセッサ・システム。
8. 【請求項８】 前記システムメモリ制御ユニット（１
   ５）が、 前記プロセッサ（１、２、３および４）の複数のグルー
   プ中の第１番目の要求に応じて、前記モジュールから読
   み出されるデータの項目のモディファイを行うための介
   在要求信号を、前記の複数のグループのプロセッサ
   （１、２、３および４）から受信し、かつ、前記プロセ
   ッサ（１、２、３および４）の複数のグループ中の第２
   番目から該複数のグループ中の第１番目に供給されるよ
   うなモディファイされた一つの単位のデータを転送する
   ように、前記データチャネル制御ユニット（１６）を制
   御する手段を有する請求項７記載のマルチプロセッサ・
   システム。