JPH063870B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH063870B2 JPH063870B2 JP62085067A JP8506787A JPH063870B2 JP H063870 B2 JPH063870 B2 JP H063870B2 JP 62085067 A JP62085067 A JP 62085067A JP 8506787 A JP8506787 A JP 8506787A JP H063870 B2 JPH063870 B2 JP H063870B2
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- JP
- Japan
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- output
- transistor
- power supply
- inverter
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 230000003111 delayed effect Effects 0.000 claims description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 12
- 230000007257 malfunction Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特に集積回路等において出力
信号の同時変化によって引き起こされる誤動作を防止さ
せる機能を有する出力回路に関する。
信号の同時変化によって引き起こされる誤動作を防止さ
せる機能を有する出力回路に関する。
一般に集積回路には、その機能を発揮するために、集積
回路外部に向って内部論理の演算結果等を出力する必要
があり、そのために、なくなくとも１個以上の出力回路
が設けられている。しかし通常集積回路自体の多機能化
をはかるため、多数の出力回路が使用されており、か
つ、それら出力回路のうちの数本が同一タイミングで動
作させることが要求されている。
回路外部に向って内部論理の演算結果等を出力する必要
があり、そのために、なくなくとも１個以上の出力回路
が設けられている。しかし通常集積回路自体の多機能化
をはかるため、多数の出力回路が使用されており、か
つ、それら出力回路のうちの数本が同一タイミングで動
作させることが要求されている。
つぎに従来の出力回路を第３図に示めす。
まずＡ点にLowレベルからHighレベルの信号が入った場
合、インバータ８の出力はHighレベルからLowレベルへ
と移り、ｐチャネルトランジスタ９がＯＮ、ｎチャネル
トランジスタ１０がＯＦＦとなり出力結果にHighレベル
が伝わる。また、Ａ点にHighレベルからLowレベルの信
号が入るとインバータ８の出力は前回と逆にLowレベル
から、Highレベルへと移り、ｐチャネルトランジスタ９
がＯＦＦ、ｎチャネルトランジスタ１０がＯＮとなり出
力結果はLowレベルが伝わることとなる。後者のＡ点にH
ighレベルからLowレベルへの立ち下がる信号が入った場
合のｎチャネルトランジスタ１０のドレイン・ソース間
電流IDSの過度応答を示めしたのが第４図である。IDSは
ｎチャネルトランジスタ１０がＯＮになった瞬間、出力
負荷容量１１に蓄えられていた電荷が放電し、前記トラ
ンジスタの飽和電流に相当する値となる。特に複数信号
が同時に変化する場合集積回路の電源ラインにはそれぞ
れのIDSの総和の電流が流れることとなる。これより集
積回路全体の電源レベル（ＧＮＤレベル）が上昇し、内
部回路および入力回路に誤動作を生じる。この対策とし
ては従来は 同時に変化する出力信号本数をへらす。
合、インバータ８の出力はHighレベルからLowレベルへ
と移り、ｐチャネルトランジスタ９がＯＮ、ｎチャネル
トランジスタ１０がＯＦＦとなり出力結果にHighレベル
が伝わる。また、Ａ点にHighレベルからLowレベルの信
号が入るとインバータ８の出力は前回と逆にLowレベル
から、Highレベルへと移り、ｐチャネルトランジスタ９
がＯＦＦ、ｎチャネルトランジスタ１０がＯＮとなり出
力結果はLowレベルが伝わることとなる。後者のＡ点にH
ighレベルからLowレベルへの立ち下がる信号が入った場
合のｎチャネルトランジスタ１０のドレイン・ソース間
電流IDSの過度応答を示めしたのが第４図である。IDSは
ｎチャネルトランジスタ１０がＯＮになった瞬間、出力
負荷容量１１に蓄えられていた電荷が放電し、前記トラ
ンジスタの飽和電流に相当する値となる。特に複数信号
が同時に変化する場合集積回路の電源ラインにはそれぞ
れのIDSの総和の電流が流れることとなる。これより集
積回路全体の電源レベル（ＧＮＤレベル）が上昇し、内
部回路および入力回路に誤動作を生じる。この対策とし
ては従来は 同時に変化する出力信号本数をへらす。
出力負荷容量CLを小さくする。
出力回路の前段に遅延回路を加え、同時に信号が変化
する出力回路でIDSのピーク値をずらす。
する出力回路でIDSのピーク値をずらす。
ことを行なっていた。第５図は、上記の対策例であ
る。6bitＤ−typeフリップフロップ１２の出力Q0〜Q5
は、CLOCK信号によって同時に変化する可能性がある
が、Q0〜Q2の出力に遅延回路１３を追加することによっ
て出力端子OUT0〜OUT2はOUT3〜OUT5よりも遅くれること
となり、IDSのピーク値をずらしている。
る。6bitＤ−typeフリップフロップ１２の出力Q0〜Q5
は、CLOCK信号によって同時に変化する可能性がある
が、Q0〜Q2の出力に遅延回路１３を追加することによっ
て出力端子OUT0〜OUT2はOUT3〜OUT5よりも遅くれること
となり、IDSのピーク値をずらしている。
上述した従来の対策では、まず同時に変化する出力信号
本数を少なくするには集積回路を使用するシステムの構
成を変えなくてはならなく、ほとんど不可能である。ま
た、出力負荷容量を小さくするには集積回路の外側に新
たにドライブ回路を設ける必要があるのでシステムの小
型化ができなく、コスト高となる。さらに遅延ゲートを
加えるという方法は、出力まで遅延時間の増加とバラツ
キが生じ、高速機器への対応が困難となるという欠点が
ある。
本数を少なくするには集積回路を使用するシステムの構
成を変えなくてはならなく、ほとんど不可能である。ま
た、出力負荷容量を小さくするには集積回路の外側に新
たにドライブ回路を設ける必要があるのでシステムの小
型化ができなく、コスト高となる。さらに遅延ゲートを
加えるという方法は、出力まで遅延時間の増加とバラツ
キが生じ、高速機器への対応が困難となるという欠点が
ある。
本発明の目的は、上記の欠点を解決して容易でシステム
の小型化がのぞめコスト安で、かつ遅延時間が短く、バ
ラツキのない出力信号を得ることのできる出力回路を提
供することにある。
の小型化がのぞめコスト安で、かつ遅延時間が短く、バ
ラツキのない出力信号を得ることのできる出力回路を提
供することにある。
本発明の出力回路は、導電型の異なるトランジスタを電
源と接地電源間に縦列に接続し、前記トランジスタのゲ
ートに共通の入力信号が供給されるインバータを含む出
力回路において、前記インバータを構成するトランジス
タのうち、出力端と前記接地電源間に設けられた一導電
型の第一のトランジスタに対し、並列に第二のトランジ
スタを設け、前記入力信号と前記インバータの出力信号
の遅延反転信号とを受けて、出力を前記第二のトランジ
スタのゲートに印加する遅延制御手段を有し、前記入力
信号が前記電源レベル方向へと変化しかつ前記インバー
タの出力信号が前記電源レベルから前記接地電源レベル
に向けて変化してから所定時間経過した後に前記第二の
トランジスタを導通せしめる手段を有している。
源と接地電源間に縦列に接続し、前記トランジスタのゲ
ートに共通の入力信号が供給されるインバータを含む出
力回路において、前記インバータを構成するトランジス
タのうち、出力端と前記接地電源間に設けられた一導電
型の第一のトランジスタに対し、並列に第二のトランジ
スタを設け、前記入力信号と前記インバータの出力信号
の遅延反転信号とを受けて、出力を前記第二のトランジ
スタのゲートに印加する遅延制御手段を有し、前記入力
信号が前記電源レベル方向へと変化しかつ前記インバー
タの出力信号が前記電源レベルから前記接地電源レベル
に向けて変化してから所定時間経過した後に前記第二の
トランジスタを導通せしめる手段を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１図にお
いて、１は出力回路の入力段のインバータ、２は出力信
号帰還回路側インバータ、３はＡＮＤ回路、4,5はｎチ
ャネルトランジスタ、６はｐチャネルトランジスタで７
は集積回路外部の負荷 第１図の動作を第２図を使って説明する。
いて、１は出力回路の入力段のインバータ、２は出力信
号帰還回路側インバータ、３はＡＮＤ回路、4,5はｎチ
ャネルトランジスタ、６はｐチャネルトランジスタで７
は集積回路外部の負荷 第１図の動作を第２図を使って説明する。
第１図Ａ点にHighレベルからLowレベルへ立ち下がる信
号が来る場合、１のインバータを通ってＢ点が立ち上が
り、まず５のトランジスタがＯＮ、６のトランジスタが
ＯＦＦして７の負荷容量に充電されていた電流がIDSと
なり５のトランジスタに流れ込み、このときのIDSは５
のトランジスタの飽和電流に制限される。これが第２図
のａ点である。次にこの電圧は２のインバータへ帰還さ
れ、３のＡＮＤ回路を通って新らたに４のトランジスタ
がＯＮとなる。このときのIDSの制限は４と５のトラン
ジスタの飽和電流値である（なお、実際のIDSはすでに
７の負荷容量の放電が始まっているため制御値よりかな
り少ない）。すなわち信号立ち下がり直後のIDSのピー
ク値が制限されることにより、集積回路の電源レベルの
上昇がなくなり、複数の出力信号の同時変化によって引
き起こされる誤動作を防止することができる。
号が来る場合、１のインバータを通ってＢ点が立ち上が
り、まず５のトランジスタがＯＮ、６のトランジスタが
ＯＦＦして７の負荷容量に充電されていた電流がIDSと
なり５のトランジスタに流れ込み、このときのIDSは５
のトランジスタの飽和電流に制限される。これが第２図
のａ点である。次にこの電圧は２のインバータへ帰還さ
れ、３のＡＮＤ回路を通って新らたに４のトランジスタ
がＯＮとなる。このときのIDSの制限は４と５のトラン
ジスタの飽和電流値である（なお、実際のIDSはすでに
７の負荷容量の放電が始まっているため制御値よりかな
り少ない）。すなわち信号立ち下がり直後のIDSのピー
ク値が制限されることにより、集積回路の電源レベルの
上昇がなくなり、複数の出力信号の同時変化によって引
き起こされる誤動作を防止することができる。
以上説明したように本発明は、外部出力信号の帰還の出
力電流制御回路を使って出力信号の変化時の出力電流の
ピーク値を低減させることにより出力信号の特に複数の
同時変化による集積回路の電源レベルの変動およびそれ
に誘発させる集積回路の入力信号、内部回路の誤動作を
集積回路内部に遅延ゲートを加えたり、出力負荷容量を
下げるために集積回路外部にドライブ回路を設ける必要
なく、またそれに伴なう遅延時間の遅れ、バラツキ、コ
スト高を気にせず集積回路自身で回避できる効果があ
る。
力電流制御回路を使って出力信号の変化時の出力電流の
ピーク値を低減させることにより出力信号の特に複数の
同時変化による集積回路の電源レベルの変動およびそれ
に誘発させる集積回路の入力信号、内部回路の誤動作を
集積回路内部に遅延ゲートを加えたり、出力負荷容量を
下げるために集積回路外部にドライブ回路を設ける必要
なく、またそれに伴なう遅延時間の遅れ、バラツキ、コ
スト高を気にせず集積回路自身で回避できる効果があ
る。
第１図は本発明の実施例の回路図、第２図は第１図と第
３図でのｎチャネルトランジスタのIDSの過渡応答特性
の比較、第３図は従来の回路図、第４図は第３図でのｎ
チャネルトランジスタのIDSの過渡応答特性、第５図は
従来の出力信号の同時変化の対策例と回路図である。 1,2,8……インバータ回路、３……ＡＮＤ回路、4,5,10
……ｎチャネルトランジスタ、6,9……チャネルトラン
ジスタ、7,11……出力負荷容量、１２……6bitＤ−type
フリップフロップ、１３……遅延回路、１４……出力回
路（従来型）１５……出力端子。
３図でのｎチャネルトランジスタのIDSの過渡応答特性
の比較、第３図は従来の回路図、第４図は第３図でのｎ
チャネルトランジスタのIDSの過渡応答特性、第５図は
従来の出力信号の同時変化の対策例と回路図である。 1,2,8……インバータ回路、３……ＡＮＤ回路、4,5,10
……ｎチャネルトランジスタ、6,9……チャネルトラン
ジスタ、7,11……出力負荷容量、１２……6bitＤ−type
フリップフロップ、１３……遅延回路、１４……出力回
路（従来型）１５……出力端子。
Claims (1)
- 【請求項１】導電型の異なるトランジスタを電源と接地
電源間に縦列に接続し、前記トランジスタのゲートに共
通の入力信号が供給されるインバータを含む出力回路に
おいて、前記インバータを構成するトランジスタのう
ち、出力端と前記接地電源間に設けられた一導電型の第
一のトランジスタに対し、並列に一導電型の第二のトラ
ンジスタを設け、前記入力信号と前記インバータの出力
信号の遅延反転信号とを受けて、出力を前記第二のトラ
ンジスタのゲートに印加する遅延制御手段を有し、前記
入力信号が前記電源レベル方向へと変化しかつ前記イン
バータの出力信号が前記電源レベルから前記接地電源レ
ベルに向けて変化してから所定時間経過した後に前記第
二のトランジスタを導通せしめるようにしたことを特徴
とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085067A JPH063870B2 (ja) | 1987-04-06 | 1987-04-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085067A JPH063870B2 (ja) | 1987-04-06 | 1987-04-06 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276917A JPS63276917A (ja) | 1988-11-15 |
| JPH063870B2 true JPH063870B2 (ja) | 1994-01-12 |
Family
ID=13848282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085067A Expired - Lifetime JPH063870B2 (ja) | 1987-04-06 | 1987-04-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063870B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02152093A (ja) * | 1988-12-01 | 1990-06-12 | Nec Corp | 出力バッファ回路 |
| US5097148A (en) * | 1990-04-25 | 1992-03-17 | At&T Bell Laboratories | Integrated circuit buffer with improved drive capability |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118023A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | Ｍｏｓ型半導体集積回路の入力ゲ−ト回路 |
-
1987
- 1987-04-06 JP JP62085067A patent/JPH063870B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276917A (ja) | 1988-11-15 |
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