JPH063879B2 - 非デイザ化装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号のレベルが低レベルのディジ
タルのディザ化信号により変更されるディジタルのテレ
ビジョン受像機に関し、特に、ディザ化されたディジタ
ルのテレビジョン信号をディザ化されていない信号に戻
す非ディザ化装置に関する。

発明の背景 ディジタル回路に使われるディザ化／非ディザ化回路に
は２つの型式がある。第１の型式は、アナログ信号に予
め定められるアナログの外乱を導入し、アナログ・ディ
ジタル変換器が発生することのできるレベル数における
本来の解像度以上に該変換器の見掛け上の量子化解像度
を増加させるものである。この型式のアナログのディザ
化／非ディザ化回路は米国特許第4,３５2,１２３号明細
書および米国特許第4,３３4,２３７号明細書に開示され
ている。

第２の型式は、交互に生じる１と０から成る低レベルの
ディジタルのディザ化信号によりディジタル信号をディ
ザ化し、伝送路および信号処理回路におけるビット数を
節約するものである。この型式のディジタルのディザ化
／非ディザ化回路は、１９８５年６月１８日にドナルド
ヘンリー ウィリス（Donald Henry Willis）氏とジ
ャック セリグ ファーラー（Jack Selig Fuhrer）氏
（以下、ウィリス氏他という。）に付与された、“ディ
ジタルのディザを有するディジタル信号処理装置”（DI
GITAL SIGNAL PROCESSING APPARATUS HAVING DIGITAL D
ITHER）という名称の米国特許第4,５２4,４４７号明細
書に開示されている。

ウィリス氏他によるディジタルのディザ化回路では、交
互に生ずる１と０のディザ化信号を、ディザ化されてい
ない入力サンプルが受け取られる周波数の1/2の周波数
でｎビットのディザ化されていないディジタル信号に加
え、出力信号の最上位（ｎ−１）ビットを取ることによ
り（ｎ−１）ビットに打切っている。ウィリス氏他によ
る回路の場合、ｎビットの偶数の入力数については入力
数の最上位（ｎ−１）ビットに等しい（ｎ−１）ビット
の出力数が得られる。一方、ｎビットの定常状態の奇数
の入力数については、ディザ化回路は入力数の最上位
（ｎ−１）ビットに対応する小さい方の値と最下位ビッ
ト位置に１が加えられた入力数の最上位（ｎ−１）ビッ
トに対応する大きい方の値の間を交互に繰り返す（ｎ−
１）ビットの出力数を発生する。

ウィリス氏他による回路では、ｎビットの入力信号を再
構成するために、（ｎ−１）ビットのディザ化されたサ
ンプルの現値と前の値とを加算合成する。ウィリス氏他
による平均化型式の非ディザ化回路は、偶数および奇数
の定常状態のサンプルを誤差なく再構成するが、インパ
ルス応答特性が悪く、帯域幅が狭くなる。例えば、ステ
ップ関数の場合、定常状態の値を得るためには、連続す
る少なくとも２つのサンプルが必要である。ウィリス氏
他による非ディザ化回路は、Ｆ_Ｄ／２にノッチを有する
トランスバーサル型ノッチフィルタの効果を奏する。こ
こで、Ｆ_Ｄは入力信号の標本化周波数である。入力信号
の標本化周波数の適当な値は色副搬送波周波数
（Ｆ_ＳＣ）の４倍、４×3.58MH_Z、すなわち１4.3２MH_Z
である。

発明の概要 本発明による非ディザ化回路は、（ｎ−１）ビットのデ
ィザ化信号を遅延させたものと、遅延させないものの最
上位ビットの排他的論理和を取ることにより１ビット信
号のサンプルから成る第１セットを発生する手段を含ん
でいる。また、ディザ化信号と１ビット信号の両方の瞬
時値が１ならば、（ｎ−１）ビットのディザ化信号から
１を引き、さもなければそのまま（ｎ−１）ビットのデ
ィザ化信号を通過させ、ｎビットの再構成された信号の
最上位（ｎ−１）ビットを発生させる合成手段を含んで
いる。合成手段の出力における最上位（ｎ−１）ビット
は１ビットの信号サンプルの第１セットと合成され、ｎ
ビットの再構成された信号を発生する。

実施例 図において、直線の矢印は、アナログ信号もしくは単一
ビットのディジタル信号の信号路を表わし、またスラッ
シュ印は多ビットの並列のディジタル信号の信号路を表
わし、スラッシュ印の近傍の数字はビット数を示す。

第１図はカラーテレビジョン受像機に使われるディジタ
ル信号処理回路を示し、本発明は、このような回路で使
われる。アナログの複合ビデオ信号ＣＶは７ビットのア
ナログ・ディジタル変換器（以下、ＡＤ変換器とい
う。）１０に供給される。ＡＤ変換器１０は、入力信号
ＣＶの瞬時の大きさを表わすレベルを有する７ビットの
ディジタル・サンプルを発生する。説明の便宜上、ディ
ザ化されていない元の信号が７ビットであり、ディザ化
された信号は６ビットであり、再構成された出力信号は
再び７ビットであるものとする。ＡＤ変換器１０は、好
ましくは色副搬送波信号の周波数Ｆ_ＳＣの４倍であるこ
とが好ましく、その基準バーストに位相固定されている
クロック信号Ｆ_ＳＣを受け取り、ディジタルのビデオ・
サンプルＤＶを４Ｆ_ＳＣの周波数で発生する。

ＡＤ変換器１０は、ディジタルのビデオ・サンプルＤＶ
の最下位ビットで表わされる値の1/2にほぼ等しい振幅
を有するアナログのディザを受け取るために、ディザ源
１２からアナログ信号を水平線周波数Ｆ_Ｈの1/2で受け
取る。ＡＤ変換器１０の見掛け上の量子化解像度を上げ
るアナログのディザ源１２は本発明の一部ではない。第
４図および第５図に示される本発明はディジタルのディ
ザ化／非ディザ化回路に関する。アナログのディザ化／
非ディザ化法について更に詳細に説明するために、先に
述べた米国特許第4,３５2,１２３号明細書および米国特
許第4,３３4,２３７号明細書を参照する。

７ビットのディジタルのビデオ信号ＤＶは、例えば、デ
ィジタルのルミナンス成分信号Ｙおよびディジタルのク
ロミナンス成分信号Ｃを分離するディジタルの信号処理
回路２０に供給される。この信号処理回路２０は、例え
ば、ディジタルのルミナンス成分信号Ｙおよびクロミナ
ンス成分信号Ｃを分離するディジタルの１Ｈくし型フィ
ルタもしくはディジタルの帯域および低域フィルタ、ク
ロミナンス帯域フィルタ、およびクロミナンス副搬送波
信号の大きさを標準化するための自動クロミナンス制御
回路を含んでいる。この処理回路２０により多数の追加
ビット（例えば、１３ビットの信号）が発生されるが、
信号処理回路２０からの出力は７ビットに制限される。

ディジタルのクロミナンス処理回路４０は、少なくとも
その一部において、６ビットのディジタル・サンプルを
処理するように構成されているので、信号処理回路２０
とクロミナンス処理回路４０との間にディジタルのディ
ザ化回路３０が挿入される。第２図は、信号処理回路２
０から７ビットの信号サンプルを受け取り、選択的にデ
ィザ化された６ビットのディザ化ディジタル信号をクロ
ミナンス処理回路４０に供給するディジタルのディザ化
回路３０の一具体例を示す。クロック信号の周波数Ｆ_Ｄ
（例えば、約１4.32MH_Z）がフリップ・フロップ３２に
より２の因数で分周され、７ビットの合計回路３４の一
方の入力端子に、１と０が交互に生じる信号が標本化の
クロック周波数の1/2で発生する。合計回路３４の出力
は、ディザ化されていない元の入力信号より１ビット少
ない（すなわち、６ビット）ものに打切られている。

ウィリス氏他によるディザ化回路３０は、定常状態で７
ビットの信号を、７ビットの信号が奇数（すなわち、最
下位ビットが１）ならば、交互に変る６ビットの信号
に、また７ビットの信号が偶数（すなわち、最下位ビッ
トが０）ならば変化しない６ビットの信号に変換する。
言い換えると、ディザ化された６ビットの信号が一定な
らば、最下位ビット位置に０を有する７ビットのディザ
化されてない元の信号の最上位６ビットを表わす。ディ
ザ化された６ビットの信号が交互に変わると、奇数で、
第７番目のビットである最下位ビットを定めるために最
下位ビット位置に０の付加された７ビット信号として処
理される交互に変わる６ビットの信号により形成される
７ビットの２つの値の中間にある７ビットの元の信号を
表わす。

ディザ化回路３０の動作を、次の表１に示す例で説明す
る。各欄の見出しＡ，Ｂ，Ｃは第２図および第３図にお
ける各線および各バスを表わす。

ディザ化回路３０から発生する６ビットのディザ化され
た信号はディジタルのクロミナンス処理回路４０に供給
され処理される。クロミナンス処理回路４０は、飽和度
（色強度）および色相（色あい）の調整、（Ｒ−Ｙ）お
よび（Ｂ−Ｙ）クロミナンス成分信号の復調、（Ｒ−
Ｙ）および（Ｂ−Ｙ）信号の濾波等の操作を実行する。
また、クロミナンス処理回路４０は、信号処理回路２０
に関連して先に説明した操作、例えば、クロミナンス信
号の帯域濾波、およびクロミナンス副搬送波信号の大き
さを標準化するための自動クロミナンス制御の操作も実
行する。

クロミナンス処理回路４０により発生される６ビットの
（Ｒ−Ｙ）クロミナンスのディジタル・サンプルは７ビ
ットの（Ｒ−Ｙ）ディジタル信号を再構成するディジタ
ルの非ディザ化回路５０に供給される。先に述べたウィ
リス氏他に付与された米国特許第4,５２4,４４７号明細
書に開示されている非ディザ化回路５０の構成は第３図
に示すような平均化回路である。６ビットの入力ディジ
タル信号サンプルは、６ビットのディジタル加算器５２
と６ビットの並列ラッチもしくは６ビットの並列一段の
シフトレジスタである遅延回路５４に供給される。加算
器５０は、いずれも６ビットの信号である、遅延された
入力信号サンプルと遅延されない入力信号サンプルとを
加算し、７ビットの再構成されたディジタル信号を発生
する。

非ディザ化回路５０の動作は以下の表２に示される。各
欄の見出しＣ、Ｄ、Ｅは第２図および第３図の適当な直
線およびバスを表わす。

表２の出力の数と表１の入力の数とを比較すると、ウィ
リス氏他による米国特許に開示され、本出願の第２図と
第３図に示された型式のディザ化／非ディザ化回路によ
り、入力信号が定常状態にあれば、誤差なく元の入力信
号が再構成されることが分る。上記の計算は、説明を簡
単にするために、クロミナンス処理が行なわれる前のデ
ィザ化された信号の値が、クロミナンス処理された後の
ディザ化された信号の値と同じであるものと仮定してい
る。実際にはこのような状況は起こらない。

非ディザ化回路５０により発生される７ビットの再構成
された（Ｒ−Ｙ）のディジタル信号は、７ビットのディ
ジタル・アナログ変換器（以下、ＤＡ変換器という。）
６０によりアナログの色信号（Ｒ−Ｙ）′に変換され
る。クロミナンス処理回路４０により発生される処理済
みの（Ｂ−Ｙ）なるディジタル信号は、非ディザ化回路
５０と同様な第２のディジタルの非ディザ化回路（図示
せず。）により非ディザ化され、ＤＡ変換器６０と同様
な第２のＤＡ変換器（図示せず。）によりアナログの
（Ｂ−Ｙ）信号に変換される。

先に述べたように、第３図に示すディジタルの非ディザ
化法では、（ｎ−１）ビットの各サンプルと（ｎ−１）
ビットの１つ前のサンプルとを合計し、ｎビットの再構
成サンプルを発生する。この方法によると、表１および
表２から分るように、定常状態にある偶数および奇数の
入力信号サンプルが誤差なく再生される。しかしなが
ら、この方法に伴う問題は、入力信号が定常状態にない
場合、例えば、入力信号中にステップ変化もしくはステ
ップ遷移があると生じる。ステップの変化は定常状態の
条件を得るために２つのサンプルを必要とする。第３図
の平均化型式の非ディザ化法では、次の表３に示す例か
ら分るように、過渡応答時間の不足が生じる。この劣化
は広帯域の信号がデコードされる場合に特に問題とな
る。

表３は、最初の６つが奇数であり、次の６つが偶数であ
る１２の入力サンプルについての計算例を示す。第４番
目と第１０番目のサンプルは、それぞれ正方向および負
方向のインパルス信号である。表３の最後の２つの欄に
より、第２図および第３図に示されるウィリス氏他によ
るディザ化／非ディザ化回路による出力値を関連する入
力値と比較することができる。表３から分るように、こ
の構成では、インパルス信号が２（すなわち、６dB）の
因数で減衰される。

第４図および第５図は、本発明による非ディザ化回路の
２つの実施例１００および１０２を示し、第１図の非デ
ィザ化回路５０の代りに使うことができる。本発明の非
ディザ化回路の目的は、定常状態の偶数および奇数の入
力信号の両方を誤差なく再構成すると共に、過渡状態に
ある再構成信号と元の信号との再構成誤差を最小限にす
ることである。第４図の非ディザ化回路１００は、ディ
ザ化信号の位相を非ディザ化回路で利用可能なものと仮
定している。一方、第５図の非ディザ化回路１０２は、
ディザ化信号の位相を非ディザ化回路で利用できないも
のと仮定している。

第４図の非ディザ化回路１００において、第２図のディ
ザ化回路３０の出力におけるディザ化された６ビットの
信号は加算器１０４に直接供給される。説明の便宜上、
クロミナンス処理回路４０の出力における信号はディザ
化回路３０の出力における信号と同じものであると仮定
する。ディザ化された６ビットの信号の最下位ビットは
遅延回路１０６に供給され、そこで約１サンプリング・
サイクル遅延される。遅延された最下位ビットと遅延さ
れない最下位ビットは排他的論理和回路１０８に供給さ
れる。排他的論理和回路１０８は、ディザ化された６ビ
ットの信号の現在の最下位ビットと１つ前の信号の最下
位ビットを比較する。現在の信号の最下位ビットと１つ
前の信号の最下位ビットが等しくなければ（すなわち、
０と１もしくは１と０）、回路１０８はラインＨ上に
“１”を発生する。両方の最下位ビットが等しければ
（すなわち、両方が０か１）、回路１０８はラインＨ上
に“０”を発生する。回路１０８の出力は、後に説明す
るが、再構成された７ビット信号の最下位ビット（すな
わち、７番目のビット）も構成する。

排他的論理和回路１０８の出力は、ラインＢ上の１ビッ
トのディザ化信号と共にアンドゲート１１０に供給され
る。アンドゲート１１０は、ディザ化信号および再構成
信号の最下位ビットの両方が１ならば、その出力に１を
発生する。そうでない場合、アンドゲート１１０はライ
ン１上に０の出力を発生する。

アンドゲート１１０の出力が１ならば、すべてのビット
が１である６ビットの信号が発生し、加算器１０４に供
給され、バスＣ上のディザ化された６ビットの信号に加
えられる。６ビットがすべて１の信号は、実際には−１
の信号であり、ディザ化された、変化する６ビットの信
号の大きい方の値を１だけ減らし、再構成された７ビッ
トの信号の最上位６ビットを発生する。

一方、アンドゲート１１０の出力が０ならば、すべての
ビットが０である６ビットの信号が加算器１０４におい
てディザ化された６ビットの信号に加えられる。要する
に、ディザ化された６ビットの信号が変化しないまま加
算器１０４の出力に生じる。言い換えると、再構成され
た７ビットの信号の最上位６ビットはディザ化された６
ビットの信号の６ビットと同一である。

加算器１０４の出力は、再構成された７ビットの信号の
最上位６ビットを形成する。加算器１０４の出力におけ
る最上位６ビットは、排他的論理和回路１０８の出力に
おける最下位ビットと合成回路１１２により合成され、
元の７ビットの信号を再構成する。

本発明の非ディザ化回路１００の動作は表４に示され
る。表３の第５欄に示される第２図のディザ化回路３０
の出力は、第４図に示される非ディザ化回路１００に直
接供給される。

表４の最後の２つの欄を比較すると、第４図の非ディザ
化回路によれば、過渡状態がある場合でも、再構成され
た７ビットの信号と元の７ビットの信号との間の誤差が
最小となることが分る。表５は、第３図と第４図の非デ
ィザ化回路の出力を一個ずつ比較したものである。本発
明による第４図の非ディザ化回路は、従来例である第３
図の非ディザ化回路よりも過渡応答特性が優れているこ
とが分る。

第５図は、本発明による非ディザ化回路のもう１つの実
施例を示す。第５図の非ディザ化回路１０２は、ディザ
化位相を非ディザ化回路で利用できない場合に適用可能
なものである。先に述べたように、第５図の非ディザ化
回路１０２は第１図の非ディザ化回路５０の代りに使う
ことができる。

第５図を参照すると、バスＣ上のディザ化された６ビッ
トの信号は、第２図のディザ化回路３０により発生され
るようなディザ化信号で、表３の第５番目の欄に示され
るようなものである。説明の便宜上、ディザ化回路３０
の出力におけるディザ化された６ビットの信号が第５図
の非ディザ化回路１０２に直接供給されるものと仮定す
る。

ディザ化された６ビットの信号は遅延回路１５０に供給
され、約１サンプリング・サイクル遅延される。ライン
Ｆ′上の遅延されない、ディザ化された６ビットの信号
の最下位ビットおよびラインＧ′上の遅延された、ディ
ザ化された６ビットの信号の最下位ビットは排他的論理
和ゲート１５２に供給される。排他的論理和ゲート１５
２は、ディザ化された６ビットの信号の現在の最下位ビ
ットと１サンプリング・サイクル前の最下位ビットを比
較する。２つの最下位ビットが等しくなければ、ゲート
１５２はラインＨ′上に“１”を発生し、さもなけれ
ば、“０”を発生する。ゲート１５２の出力は、以下に
説明するように、再構成された７ビットの信号の最下位
ビット（すなわち、第７番目のビット）も構成する。

排他的論理和ゲート１５２の出力は、１ビットのディザ
化信号をシミュレートするラインＢ′上の１ビットの信
号と共にアンドゲート１５４にも供給される。アンドゲ
ート１５４は、シミュレートされたディザ化信号および
再構成された７ビット信号の最下位ビットの両方が１の
時、その出力に１を発生する。さもなければ、ライン
Ｉ′上に０の出力を発生する。第５図の非ディザ化回路
の構成では実際のディザ化信号の位相を非ディザ化回路
で利用できないことに注目されたい。

シミュレートされたディザ化信号Ｂ′を発生するため
に、減算器１５６において、遅延されない６ビットのデ
ィザ化された信号から遅延された６ビットのディザ化さ
れた信号が引かれ、バスＭ上に７ビットの差信号が発生
される。差信号の最上位ビットは、差信号が負でないか
どうかを調べるために反転器１５８に供給される。反転
器１５８の出力は、差信号が負でなければ１であり、さ
もなければ０である。

バスＭ上の最下位６ビットはオアゲート１６０に供給さ
れる。オアゲート１６０の出力は、差信号が零でなく、
負でなければ１である。反転器１５８の出力およびオア
ゲート１６０の出力はアンドゲート１６２に供給され
る。ラインＢ′上のアンドゲート１６２の出力は、バス
Ｍ上の差信号が負でなく、零でなければ１である。

先に述べたように、ラインＢ′上のシミュレートされた
ディザ化信号は、ラインＨ′上の７ビットの再構成され
た信号の最下位ビットと共にアンドゲート１５４に供給
される。アンドゲート１５４の出力が１ならば、すべて
が１である６ビットの信号が加算器１６４に供給され、
バスＣ上のディザ化された６ビットの信号に加算され
る。実際には、ディザ化された６ビットの信号から１が
引かれ、再構成された７ビットの信号の最上位６ビット
が発生する。

一方、アンドゲート１５４の出力が０ならば、ディザ化
された６ビットの信号が変更されないまま出力バスＪ′
に送られ、再構成された７ビットの信号の上位６ビット
を形成する。

加算器１６４の６ビットの出力はラインＨ′上の１ビッ
トと合成され、７ビットの元の信号を再構成する。

本発明による非ディザ化回路１０２の動作をいくつかの
例を示す表６により説明する。表６の各欄の見出しは第
５図中の関連するバスおよび直線を表わす。

表５は、第３図、第４図および第５図の非ディザ化回路
の動作特性を比較したものである。第４図および第５図
の本発明による非ディザ化回路は、第３図の従来技術に
よる非ディザ化回路よりも過渡応答特性が優れているこ
とが分る。

第１図におけるＡＤ変換器１０、アナログのディザ源１
２、処理回路２０および４０、ＤＡ変換器６０を含むデ
ィジタル信号処理装置は、例えば、西ドイツのフライブ
ルク、インターメタルのアイティーティー・セミコンダ
クターズ（ITT Semiconductors）から入手可能であり、
１９８２年８月付けの、大規模集積回路によるディジタ
ルのテレビジョン・システム・ディジット２０００（VL
SI DIGITAL TV System DIGIT ２０００）という題目の
アイティーティー・セミコンダクターズのカタログに掲
載されているテレビジョン受像機用ディジタル信号処理
集積回路に相当する。本明細書で述べたディジタル信号
のビット数もこの集積回路に相当する。

以上述べたように、本発明は、入力信号が定常状態の
時、元のディジタル信号の正確なレプリカが可能なよう
に、１ビット削除されたもので表わされる情報を保持す
る。また、本発明は、過渡状態がある場合にも、再構成
された信号と元の信号との間の誤差を最小にする。

以上述べたような型式のディザ化／非ディザ化回路の別
の応用例は、集積回路間において並列のビット信号を結
合させる場合である。例えば、ICのパッケージの制限の
ために、必要な出力結線数を受け入れることが出来ない
ような集積化されたディジタル信号処理回路を考えて見
る。このようなＩＣに組み込まれたディザ化回路は、各
ＩＣ間に結合される信号のビット幅を減少させることに
より出力結線数を減少させる。その後、信号は受け取り
側のＩＣに組み込まれた非ディザ化回路により再構成さ
れる。

【図面の簡単な説明】 第１図は、カラーテレビジョン受像機に使われるディジ
タル信号処理装置の略式ブロック図である。 第２図および第３図は、先に述べたウィリス氏他による
米国特許第4,５２4,４４７号明細書に開示されている従
来技術によるディザ化回路と非ディザ化回路を示す。 第４図および第５図は、本発明による非ディザ化回路の
各実施例を示す。 １０４…加算器、１０６…遅延回路、１０８…排他的論
理和回路、１１０…アンドゲート、１１２…合成回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルの信号サンプルにディザ信号を
   加え、そのサンプル和の最下位ビットを打切ることによ
   りサンプルのビット巾が減少されている、ディザ化され
   たディジタルの信号サンプルをディザ化されていない信
   号サンプルに戻す非ディザ化装置であって、 前記ディザ化された信号サンプルに応答し、連続するデ
   ィザ化信号サンプルの最下位ビットを比較し、連続する
   ディザ化信号サンプルの最下位ビットが同じ値の時、第
   １の状態を有し、異なる値の時、第２の状態を有する２
   レベルの信号を発生する第１の手段と、 前記ディザ信号、前記２レベルの信号および前記ディザ
   化された信号サンプルに応答し、ディザ信号が論理
   “１”であって、前記第１の手段が前記第２の状態を有
   する信号を発生している時、前記ディザ化信号サンプル
   を１単位値だけ減少させる第２の手段と、 前記ディザ化信号サンプルを減少させる前記第２の手段
   により発生されるサンプルに前記２レベルの信号を最下
   位ビットとして連結し、非ディザ化信号に相当する連結
   サンプルを発生する手段とを含んでいる前記非ディザ化
   装置。