JPH063917B2 - 割り込み調停システム - Google Patents
割り込み調停システムInfo
- Publication number
- JPH063917B2 JPH063917B2 JP61199322A JP19932286A JPH063917B2 JP H063917 B2 JPH063917 B2 JP H063917B2 JP 61199322 A JP61199322 A JP 61199322A JP 19932286 A JP19932286 A JP 19932286A JP H063917 B2 JPH063917 B2 JP H063917B2
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- JP
- Japan
- Prior art keywords
- interrupt
- cpu
- arbitration
- external device
- external
- Prior art date
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、割り込み調停システムに関し、特に、単一の
ＣＰＵバスを共有する複数の外部機器からのＣＰＵに対
する割り込み要求に対して優先順位を設けず平等に調停
する割り込み調停システムに関する。
ＣＰＵバスを共有する複数の外部機器からのＣＰＵに対
する割り込み要求に対して優先順位を設けず平等に調停
する割り込み調停システムに関する。
［従来の技術］ 単一のＣＰＵバスに複数の外部機器を接続し、外部機器
からの割り込み要求を処理する場合、各外部機器は任意
の時期に割り込み要求を発生するため、同時に複数の割
り込み要求が発生することがある。しかし、ＣＰＵは同
時に複数の割り込み要求を処理することはできないの
で、なんらかの方法で割り込み要求を調停し、一つずつ
処理する必要がある。
からの割り込み要求を処理する場合、各外部機器は任意
の時期に割り込み要求を発生するため、同時に複数の割
り込み要求が発生することがある。しかし、ＣＰＵは同
時に複数の割り込み要求を処理することはできないの
で、なんらかの方法で割り込み要求を調停し、一つずつ
処理する必要がある。
従来、複数の外部機器からの割り込み要求を調停するに
は、デイジーチェーンによる方法や、ポーリングによる
方法等がとられていた。
は、デイジーチェーンによる方法や、ポーリングによる
方法等がとられていた。
［解決すべき問題点］ 上述した従来のデイジーチェーンによる方法は、複数の
外部機器からの割り込み要求線をデイジーチェーンによ
って接続するため、各外部機器に優先順位ができてしま
い、すべての機器の割り込みを平等に処理したいときに
は使用できない。また、デイジーチェーンにすると、外
部機器が取り外し可能な構造でマザーボードに実装され
ている場合、一つの外部機器を取り外すとそれより優先
順位の低い外部機器の割り込みはすべて受け付け不能に
なる。
外部機器からの割り込み要求線をデイジーチェーンによ
って接続するため、各外部機器に優先順位ができてしま
い、すべての機器の割り込みを平等に処理したいときに
は使用できない。また、デイジーチェーンにすると、外
部機器が取り外し可能な構造でマザーボードに実装され
ている場合、一つの外部機器を取り外すとそれより優先
順位の低い外部機器の割り込みはすべて受け付け不能に
なる。
ポーリング方式にした場合も、通常ではポーリングの順
序により優先順位が決まり、優先順位を持たせたくない
場合はシーケンスが複雑になる。また、外部機器の数が
多い場合は全部の機器をポーリングするのに非常に時間
がかかる。
序により優先順位が決まり、優先順位を持たせたくない
場合はシーケンスが複雑になる。また、外部機器の数が
多い場合は全部の機器をポーリングするのに非常に時間
がかかる。
本発明は、上記問題点にかんがみてなされたもので、複
数の外部機器からの割り込み要求を優先順位を設けるこ
となく、簡易かつ平等に調停する割り込み調停システム
の提供を目的とする。
数の外部機器からの割り込み要求を優先順位を設けるこ
となく、簡易かつ平等に調停する割り込み調停システム
の提供を目的とする。
［問題点の解決手段］ 上記目的を達成するため、本発明の割り込み調停システ
ムは、ＣＰＵバスを共有する複数の外部機器からのＣＰ
Ｕに対する割り込み要求を調停するシステムにおいて、
上記外部機器に対して機器番号を符号化した割り込み調
停クロックを与える発生回路を備え、上記外部機器に
は、ＣＰＵに割り込み要求をするとともに、ＣＰＵから
割り込みアクノレッジ信号を受信したときに割り込みベ
クトルを出力する手段、及び、割り込み要求を発生した
とき割り込み要求線がニゲイトされており、かつ、上記
割り込み調停クロックのデコード値が予め各外部機器に
設定されている機器番号に一致したときのみ上記ＣＰＵ
の割り込みアクノレッジ信号を受け付け可能とする手段
が設けられている。
ムは、ＣＰＵバスを共有する複数の外部機器からのＣＰ
Ｕに対する割り込み要求を調停するシステムにおいて、
上記外部機器に対して機器番号を符号化した割り込み調
停クロックを与える発生回路を備え、上記外部機器に
は、ＣＰＵに割り込み要求をするとともに、ＣＰＵから
割り込みアクノレッジ信号を受信したときに割り込みベ
クトルを出力する手段、及び、割り込み要求を発生した
とき割り込み要求線がニゲイトされており、かつ、上記
割り込み調停クロックのデコード値が予め各外部機器に
設定されている機器番号に一致したときのみ上記ＣＰＵ
の割り込みアクノレッジ信号を受け付け可能とする手段
が設けられている。
［実施例］ 以下、図面にもとづいて本発明の実施例を説明する。
第１図は、本発明の一実施例に係る割り込み調停システ
ムの構成を示す。また、第２図は第１図の割り込み調停
システムの動作を表すタイムチャートを示す。
ムの構成を示す。また、第２図は第１図の割り込み調停
システムの動作を表すタイムチャートを示す。
第１図において、１はメインＣＰＵで、一つのＣＰＵバ
スに複数の外部機器２−１，２−２、…が接続されてい
る。３は制御回路で、メインＣＰＵ１に割り込み要求を
するとき割り込み要求信号ＩＲＥＱを出力する。そし
て、メインＣＰＵ１から割り込みアクノレッジ信号ＩＡ
ＣＫが返されると、割り込みベクトルをデータバスに乗
せて、自分が割り込み発生機器であることをメインＣＰ
Ｕ１に知らせる。４は機器番号設定部で、予め各外部機
器２ごとに個別の数値を２進数で設定しておく。
スに複数の外部機器２−１，２−２、…が接続されてい
る。３は制御回路で、メインＣＰＵ１に割り込み要求を
するとき割り込み要求信号ＩＲＥＱを出力する。そし
て、メインＣＰＵ１から割り込みアクノレッジ信号ＩＡ
ＣＫが返されると、割り込みベクトルをデータバスに乗
せて、自分が割り込み発生機器であることをメインＣＰ
Ｕ１に知らせる。４は機器番号設定部で、予め各外部機
器２ごとに個別の数値を２進数で設定しておく。
５は外部機器の設けられた調停信号発生回路で、割り込
み調停クロック発生回路６からの割り込み調停クロック
信号ＳＥＬ０〜ＳＥＬ２をデコードするとともに、この
デコード値を、予め自分に設定された機器番号と比較
し、等しい場合は、調停信号ＳＥＬをアサートする。７
は割り込みアクノレッジ受付回路で、一定条件下でのみ
メインＣＰＵ１の割り込みアクノレッジ信号ＴＩＡＣＫ
を制御回路３に受け付け可能とする。各外部機器２から
の割り込み要求線ＴＩＲＥＱはワイアードＯＲ接続され
ている。
み調停クロック発生回路６からの割り込み調停クロック
信号ＳＥＬ０〜ＳＥＬ２をデコードするとともに、この
デコード値を、予め自分に設定された機器番号と比較
し、等しい場合は、調停信号ＳＥＬをアサートする。７
は割り込みアクノレッジ受付回路で、一定条件下でのみ
メインＣＰＵ１の割り込みアクノレッジ信号ＴＩＡＣＫ
を制御回路３に受け付け可能とする。各外部機器２から
の割り込み要求線ＴＩＲＥＱはワイアードＯＲ接続され
ている。
外部機器２内の回路は外部機器２−１についてのみ示し
ているが、外部機器２−２，２−３…も、同様の構成と
なっている。
ているが、外部機器２−２，２−３…も、同様の構成と
なっている。
この実施例では、割り込み調停クロック信号ＳＥＬ０〜
ＳＥＬ２により０から７を２進数化し、外部機器２の数
を８までとしているが、割り込み調停用クロックのビッ
ト数を増やすことにより、９以上の外部機器２にも対応
可能である。
ＳＥＬ２により０から７を２進数化し、外部機器２の数
を８までとしているが、割り込み調停用クロックのビッ
ト数を増やすことにより、９以上の外部機器２にも対応
可能である。
上記構成において、各制御回路３は任意の時期に割り込
み要求を発生し、割り込み要求信号ＩＲＥＱをアサート
する。しかし、各制御回路３が割り込みアクノレッジ信
号ＩＡＣＫを受信して割り込みベクトルを出力できるの
は、割り込みアクノレッジ受付回路７におけるＧ１地点
が“Ｈ”レベルの時だけである。そして、このＧ１地点
が“Ｈ”レベルになるのは、以下の３つの条件が揃った
ときである。
み要求を発生し、割り込み要求信号ＩＲＥＱをアサート
する。しかし、各制御回路３が割り込みアクノレッジ信
号ＩＡＣＫを受信して割り込みベクトルを出力できるの
は、割り込みアクノレッジ受付回路７におけるＧ１地点
が“Ｈ”レベルの時だけである。そして、このＧ１地点
が“Ｈ”レベルになるのは、以下の３つの条件が揃った
ときである。
割り込み要求信号ＩＲＥＱがアサートされている。
割り込み要求線ＴＩＲＥＱがニゲイトされている。
調停信号ＳＥＬがアサートされている。
すなわち、自分以外のすべての外部機器２が割り込み要
求をアサートされておらず、かつ自分の調停信号ＳＥＬ
がアサートされると、メインＣＰＵ１の割り込みアクノ
レッジ信号ＩＡＣＫが受け付け可能になる。
求をアサートされておらず、かつ自分の調停信号ＳＥＬ
がアサートされると、メインＣＰＵ１の割り込みアクノ
レッジ信号ＩＡＣＫが受け付け可能になる。
通常、上記三つの条件の内、とだけで十分である。
しかし、の条件がないと、まれに二つ以上の外部機器
２が全く同時に割り込み要求を発生したとき、二つ以上
の外部機器２が同時に割り込みアクノレッジ信号ＩＡＣ
Ｋを受け付け可能になってしまうことが有り得る。この
ため、本発明では、の条件を追加してこれを防いでい
る。
しかし、の条件がないと、まれに二つ以上の外部機器
２が全く同時に割り込み要求を発生したとき、二つ以上
の外部機器２が同時に割り込みアクノレッジ信号ＩＡＣ
Ｋを受け付け可能になってしまうことが有り得る。この
ため、本発明では、の条件を追加してこれを防いでい
る。
［発明の効果］ 以上説明したように本発明は、外部機器に割り込み調停
クロックを与え、かつ各々の外部機器内に一定条件下で
のみ割り込みアクノレッジ信号を受け付け可能とする手
段を有することにより、複数の外部機器が同時に割り込
み要求を発生した場合にも、各外部機器が出力する割り
込みベクトルデーターバス上で衝突することを防ぐこと
ができる効果がある。
クロックを与え、かつ各々の外部機器内に一定条件下で
のみ割り込みアクノレッジ信号を受け付け可能とする手
段を有することにより、複数の外部機器が同時に割り込
み要求を発生した場合にも、各外部機器が出力する割り
込みベクトルデーターバス上で衝突することを防ぐこと
ができる効果がある。
第１図は本発明の一実施例に係る割り込み調停システム
のブロック図、第２図は第１図のシステムのタイミング
チャートである。 １：メインＣＰＵ ２：外部機器 ４：機器番号設定部 ５：調停信号発生回路 ６：割り込み調停クロック発生回路 ７：割り込みアクノレッジ受付回路
のブロック図、第２図は第１図のシステムのタイミング
チャートである。 １：メインＣＰＵ ２：外部機器 ４：機器番号設定部 ５：調停信号発生回路 ６：割り込み調停クロック発生回路 ７：割り込みアクノレッジ受付回路
Claims (1)
- 【請求項１】ＣＰＵバスを共有する複数の外部機器から
のＣＰＵに対する割り込み要求を調停するシステムにお
いて、 上記外部機器に対して機器番号を符号化した割り込み調
停クロックを与える発生回路を備え、 上記外部機器には、ＣＰＵに割り込み要求をするととも
に、ＣＰＵから割り込みアクノレッジ信号を受信したと
きに割り込みベクトルを出力する手段、及び、割り込み
要求を発生したとき割り込み要求線がニゲイトされてお
り、かつ、上記割り込み調停クロックのデコード値が予
め各外部機器に設定されている機器番号に一致したとき
のみ上記ＣＰＵの割り込みアクノレッジ信号を受け付け
可能とする手段が設けられていること を特徴とする割り込み調停システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199322A JPH063917B2 (ja) | 1986-08-25 | 1986-08-25 | 割り込み調停システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199322A JPH063917B2 (ja) | 1986-08-25 | 1986-08-25 | 割り込み調停システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354842A JPS6354842A (ja) | 1988-03-09 |
| JPH063917B2 true JPH063917B2 (ja) | 1994-01-12 |
Family
ID=16405866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61199322A Expired - Lifetime JPH063917B2 (ja) | 1986-08-25 | 1986-08-25 | 割り込み調停システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063917B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075750A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5749932B2 (ja) * | 1974-06-06 | 1982-10-25 | ||
| JPS55159222A (en) * | 1979-05-31 | 1980-12-11 | Mitsubishi Electric Corp | Processing system for interruption input |
-
1986
- 1986-08-25 JP JP61199322A patent/JPH063917B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354842A (ja) | 1988-03-09 |
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