JPH0429104B2 - - Google Patents
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- JPH0429104B2 JPH0429104B2 JP10796282A JP10796282A JPH0429104B2 JP H0429104 B2 JPH0429104 B2 JP H0429104B2 JP 10796282 A JP10796282 A JP 10796282A JP 10796282 A JP10796282 A JP 10796282A JP H0429104 B2 JPH0429104 B2 JP H0429104B2
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- access request
- circuit
- clock
- access
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はDMA（Direct Memory Access）制
御方式に係り、特に共通バスに複数のDMA要求
レべルを設けて高いレべルのDMA要求線に高速
データ転送を必要とするチヤネル装置を接続する
ようにしたものである。
御方式に係り、特に共通バスに複数のDMA要求
レべルを設けて高いレべルのDMA要求線に高速
データ転送を必要とするチヤネル装置を接続する
ようにしたものである。
(2) 従来技術と問題点
第１図に示すように主記憶装置MMに対してチ
ヤネル装置CH−１，CH−１…がアクセス要求
が存在する場合、中央処理装置CPUを経由せず
にチヤネル装置CH−０，CH−１…が直接この
主記憶装置MMにアクセス可能とするためにダイ
レクト・メモリ・アクセス制御装置DMAを設け
てこのダイレクト・メモリ・アクセス制御装置
DMAにより選択されたチヤネル装置が共通バス
Ｃ−BUSの支配権を獲得することによりそのチ
ヤネル装置が主記憶装置MMを直接アクセスでき
るように構成されるDMA制御方式が使用されて
いる。
ヤネル装置CH−１，CH−１…がアクセス要求
が存在する場合、中央処理装置CPUを経由せず
にチヤネル装置CH−０，CH−１…が直接この
主記憶装置MMにアクセス可能とするためにダイ
レクト・メモリ・アクセス制御装置DMAを設け
てこのダイレクト・メモリ・アクセス制御装置
DMAにより選択されたチヤネル装置が共通バス
Ｃ−BUSの支配権を獲得することによりそのチ
ヤネル装置が主記憶装置MMを直接アクセスでき
るように構成されるDMA制御方式が使用されて
いる。
この場合、各チヤネル装置CH−０，CH−１
…とダイレクト・メモリ・アクセス制御装置
DMAは第２図に示すように接続されている。す
なわち、チヤネル装置CH−０にはインバータ
INV−０，アンド回路Ａ−０，JKフリツプフロ
ツプJK−０，オア回路OR−０が設けられ、チヤ
ネル装置CH−１にも同様に構成されている。そ
してJKフリツプフロツプの各Ｊ端子にはその属
するチヤネル装置からの主記憶装置MMに対する
アクセス要求RQ信号が伝達されるとともに各JK
フリツプフロツプのＱ出力がオア回路の入力さ
れ、該オア回路の他方には前段のチヤネル装置か
ら伝達されたアクセス要求が入力される。例えば
チヤネル装置CH−１のオア回路OR−１にはそ
のチヤネル装置CH−１から発生された主記憶装
置MMに対するアクセス要求RQ1及びチヤネル
装置CH−０のオア回路OR−０を経由して伝達
されたアクセス要求が伝達されることになる。そ
してこのようなアクセス要求はダイレクト・メモ
リ・アクセス制御装置DMAに伝達されたとき、
このDMAはそのときにチヤネル装置に対してメ
モリ・アクセス許可信号DMAAを出力していな
ければ共通の信号線にこのメモリ・アクセス許可
信号DMAAを送出する。これにより、前段から
のアクセス要求RQが伝達されずかつ自己からア
クセス要求RQを発生しているチヤネル装置に対
して共通バスＣ−BUSの支配権が与えられ、そ
のチヤネル装置が主記憶装置MMをダイレクトア
クセスすることができる。
…とダイレクト・メモリ・アクセス制御装置
DMAは第２図に示すように接続されている。す
なわち、チヤネル装置CH−０にはインバータ
INV−０，アンド回路Ａ−０，JKフリツプフロ
ツプJK−０，オア回路OR−０が設けられ、チヤ
ネル装置CH−１にも同様に構成されている。そ
してJKフリツプフロツプの各Ｊ端子にはその属
するチヤネル装置からの主記憶装置MMに対する
アクセス要求RQ信号が伝達されるとともに各JK
フリツプフロツプのＱ出力がオア回路の入力さ
れ、該オア回路の他方には前段のチヤネル装置か
ら伝達されたアクセス要求が入力される。例えば
チヤネル装置CH−１のオア回路OR−１にはそ
のチヤネル装置CH−１から発生された主記憶装
置MMに対するアクセス要求RQ1及びチヤネル
装置CH−０のオア回路OR−０を経由して伝達
されたアクセス要求が伝達されることになる。そ
してこのようなアクセス要求はダイレクト・メモ
リ・アクセス制御装置DMAに伝達されたとき、
このDMAはそのときにチヤネル装置に対してメ
モリ・アクセス許可信号DMAAを出力していな
ければ共通の信号線にこのメモリ・アクセス許可
信号DMAAを送出する。これにより、前段から
のアクセス要求RQが伝達されずかつ自己からア
クセス要求RQを発生しているチヤネル装置に対
して共通バスＣ−BUSの支配権が与えられ、そ
のチヤネル装置が主記憶装置MMをダイレクトア
クセスすることができる。
例えば第２図において、チヤネル装置CH−０
のオア回路OR−０よりアクセス要求RQが出力
されず、チヤネル装置CH−１の内部よりアクセ
ス要求RQ1が発生されてそのJKフリツプフロツ
プJK−１のＪ端子にこのアクセス要求RQ1が印
加されるとき、JK−１はＱ端子より「１」を出
力し、オア回路OR−１を経由してこれがDMA
に印加される。このときDMAは他にアクセス許
可を行つていないので、アクセス許可信号
DMAAを出力する。チヤネル装置CH−１のアン
ド回路Ａ−１にはJK−１のＱ端子出力「１」と
インバータINV−１の出力「１」が印加されて
いるので、このDMAAの出力によりアンド回路
Ａ−１は「１」を出力し、これにもとづきチヤネ
ル装置CH−１は共通バスＣ−BUSの支配権を獲
得するので主記憶装置MMをダイレクトアクセス
することができる。しかしチヤネル装置CH−０
では、JK−０のＱ端子出力が「０」のため、こ
のDMAAが出力されてもアンド回路Ａ−１は
「０」を出力したままであり、共通バスの支配権
を得ることができない。このようにして前段のチ
ヤネル装置からRQが伝達されず、しかも自己の
チヤネル装置からRQが発生しているチヤネル装
置に対して前記支配権が付与されることになる。
のオア回路OR−０よりアクセス要求RQが出力
されず、チヤネル装置CH−１の内部よりアクセ
ス要求RQ1が発生されてそのJKフリツプフロツ
プJK−１のＪ端子にこのアクセス要求RQ1が印
加されるとき、JK−１はＱ端子より「１」を出
力し、オア回路OR−１を経由してこれがDMA
に印加される。このときDMAは他にアクセス許
可を行つていないので、アクセス許可信号
DMAAを出力する。チヤネル装置CH−１のアン
ド回路Ａ−１にはJK−１のＱ端子出力「１」と
インバータINV−１の出力「１」が印加されて
いるので、このDMAAの出力によりアンド回路
Ａ−１は「１」を出力し、これにもとづきチヤネ
ル装置CH−１は共通バスＣ−BUSの支配権を獲
得するので主記憶装置MMをダイレクトアクセス
することができる。しかしチヤネル装置CH−０
では、JK−０のＱ端子出力が「０」のため、こ
のDMAAが出力されてもアンド回路Ａ−１は
「０」を出力したままであり、共通バスの支配権
を得ることができない。このようにして前段のチ
ヤネル装置からRQが伝達されず、しかも自己の
チヤネル装置からRQが発生しているチヤネル装
置に対して前記支配権が付与されることになる。
この状態のタイムチヤートを第３図で示す。
いま第３図ので示すアクセス要求RQがチヤ
ネル装置CH−１より発生すると、次のクロツク
CLKの立下りでDMAに対するアクセス要求
DMARQがに示すようにJK−１より出力され
る。DMAのリクエスト端子DMARQに伝達され
る。DMAではこのとき他のチヤネル装置がバス
支配権を獲得していないことを確認して、で示
すアクセス許可信号DMAAを応答出力する。同
時にこれによりチヤネル装置CH−１は、バス上
のデータ転送が行われていないことを確認して、
主記憶装置MMに対して例えばに示す如く、デ
ータＤ１を転送する。そしてデータ転送を終了す
ると次のアクセス要求を上げることになる。
ネル装置CH−１より発生すると、次のクロツク
CLKの立下りでDMAに対するアクセス要求
DMARQがに示すようにJK−１より出力され
る。DMAのリクエスト端子DMARQに伝達され
る。DMAではこのとき他のチヤネル装置がバス
支配権を獲得していないことを確認して、で示
すアクセス許可信号DMAAを応答出力する。同
時にこれによりチヤネル装置CH−１は、バス上
のデータ転送が行われていないことを確認して、
主記憶装置MMに対して例えばに示す如く、デ
ータＤ１を転送する。そしてデータ転送を終了す
ると次のアクセス要求を上げることになる。
したがつてこのタイムチヤートより明らかな如
く、チヤネル内部からのアクセス要求RQが発生
してからそのチヤネル装置がバス支配権を獲得す
るまでの時間TWとデータ転送時間TDの和がデー
タ転送サイクルTSとなる。ところが前記TWは、
TW≦2TCつまり略２倍のTC程度必要とし、その
結果データ転送サイクルTSは、TCを1μsecとし
TDを1μs〜2μs程度とすればTS＝3μs〜4μs位、平
均してTS＝3.2μs程度必要となる。
く、チヤネル内部からのアクセス要求RQが発生
してからそのチヤネル装置がバス支配権を獲得す
るまでの時間TWとデータ転送時間TDの和がデー
タ転送サイクルTSとなる。ところが前記TWは、
TW≦2TCつまり略２倍のTC程度必要とし、その
結果データ転送サイクルTSは、TCを1μsecとし
TDを1μs〜2μs程度とすればTS＝3μs〜4μs位、平
均してTS＝3.2μs程度必要となる。
しかるに高速データ転送を必要とする磁気デイ
スク装置ではTS＝1.4μs〜2.4μsに定められてお
り、このためにはTcを200ns程度の非常に高速の
ものを使用しなければならない。
スク装置ではTS＝1.4μs〜2.4μsに定められてお
り、このためにはTcを200ns程度の非常に高速の
ものを使用しなければならない。
ところでこのTcを高速化して短かいサイクル
のものを使用すれば、Tcの立上つているときに
DMARが検知されてこれに対するDMAAを応答
判定のための時間が必要のため、オア回路による
DMARQのゲート遅れがあるので、チヤネル装
置の接続台数を多くすることはできず、Tcを高
速クロツク化したときチヤネル装置の接続台数が
制限されるという欠点が存在する。
のものを使用すれば、Tcの立上つているときに
DMARが検知されてこれに対するDMAAを応答
判定のための時間が必要のため、オア回路による
DMARQのゲート遅れがあるので、チヤネル装
置の接続台数を多くすることはできず、Tcを高
速クロツク化したときチヤネル装置の接続台数が
制限されるという欠点が存在する。
そのため、従来ではチヤネル装置の接続数が大
きく、しかも高速データ転送を必要とされるシス
テムでは、第４図に示す如きローカルバースト方
式を使用して複雑な制御を行つていた。
きく、しかも高速データ転送を必要とされるシス
テムでは、第４図に示す如きローカルバースト方
式を使用して複雑な制御を行つていた。
すなわち、ローカールバースト方式では、第４
図に示すビジイ信号Busyを制御信号として使用
し、データD0，D1…を特定ワード連続的に送出
するものである。
図に示すビジイ信号Busyを制御信号として使用
し、データD0，D1…を特定ワード連続的に送出
するものである。
第４図において、チヤネル装置からアクセス要
求RQがに示す如く発生したとき、クロツク
MCLKの立下りで共通バス上のDMA要求
DMARQが出力される。DMAは他の装置がすで
にバス支配権を獲得していないことを確認して
で示す許可応答DMAAを出力する。チヤネル装
置はその前段のチヤネル装置からアクセス要求
RQが出力されていないことを確認してMCLKの
立下りにおいてバス支配権を獲得する。同時にバ
ス上のデータ転送状態を示すのビジイ信号
Busyが「１」でないことを確認してBusy「１」
を出力し、で示すように、データ転送を行う。
このとき１ワード目のデータ転送後、Busy「１」
の下で２ワード目のデータ転送を行う例について
説明しているが、データ転送ワード数については
特に規定されていない。このようにローカルバー
スト転送が終了すると、内部のDMA転送条件が
揃つたことを確認してチヤネル装置はで示すよ
うに次のDMARQをセツトすることになる。
求RQがに示す如く発生したとき、クロツク
MCLKの立下りで共通バス上のDMA要求
DMARQが出力される。DMAは他の装置がすで
にバス支配権を獲得していないことを確認して
で示す許可応答DMAAを出力する。チヤネル装
置はその前段のチヤネル装置からアクセス要求
RQが出力されていないことを確認してMCLKの
立下りにおいてバス支配権を獲得する。同時にバ
ス上のデータ転送状態を示すのビジイ信号
Busyが「１」でないことを確認してBusy「１」
を出力し、で示すように、データ転送を行う。
このとき１ワード目のデータ転送後、Busy「１」
の下で２ワード目のデータ転送を行う例について
説明しているが、データ転送ワード数については
特に規定されていない。このようにローカルバー
スト転送が終了すると、内部のDMA転送条件が
揃つたことを確認してチヤネル装置はで示すよ
うに次のDMARQをセツトすることになる。
このようなローカルバースト方式ではビジイ信
号Busy用の制御信号が必要であり、しかもあら
かじめ転送データのワード数をカウントし、特定
ワード数になつた時のDMA要求を発生するとい
う制御が必要となるため、全体構成が複雑化する
という欠点がある。
号Busy用の制御信号が必要であり、しかもあら
かじめ転送データのワード数をカウントし、特定
ワード数になつた時のDMA要求を発生するとい
う制御が必要となるため、全体構成が複雑化する
という欠点がある。
(3) 発明の目的
本発明はこのような欠点を改善するために高速
データ転送を必要とするチヤネル装置と通常の速
度のデータ転送でよりチヤネル装置とに
DMARQを複数に分け、高速データ転送を必要
とするDMARQ側に優先を与えるようにした
DMA制御方式を提供するものである。
データ転送を必要とするチヤネル装置と通常の速
度のデータ転送でよりチヤネル装置とに
DMARQを複数に分け、高速データ転送を必要
とするDMARQ側に優先を与えるようにした
DMA制御方式を提供するものである。
(4) 発明の構成
このような目的を遂行するために本発明の
DMA制御方式では記憶装置と、該記憶装置に対
するアクセス要求を制御するダイレクト・メモ
リ・アクセス制御手段と、該ダイレクト・メモ
リ・アクセス制御手段に接続された複数のアクセ
ス要求手段を有しアクセス要求手段からアクセス
要求が発生したときそのアクセス要求に対して応
答を前記ダイレクト・メモリ・アクセス制御手段
が行うようにしたダイレクト・メモリ・アクセス
制御方式において、ダイレクト・メモリ・アクセ
ス制御手段に対するアクセス要求手段を複数のグ
ループに分けると共に、該ダイレクト・メモリ・
アクセス制御手段には、周波数の高い第一のクロ
ツクと、第一の周波数より低い周波数である第二
のクロツクを発生するクロツク発生源を設け、該
グループの内の一方のグループに第一のクロツク
を他方のグループに第二のクロツクを供給するよ
うにし、且つ、該他方のグループより第一のグル
ープのアクセス要求に対する処理の優先順位を高
くして制御することを特徴とする。
DMA制御方式では記憶装置と、該記憶装置に対
するアクセス要求を制御するダイレクト・メモ
リ・アクセス制御手段と、該ダイレクト・メモ
リ・アクセス制御手段に接続された複数のアクセ
ス要求手段を有しアクセス要求手段からアクセス
要求が発生したときそのアクセス要求に対して応
答を前記ダイレクト・メモリ・アクセス制御手段
が行うようにしたダイレクト・メモリ・アクセス
制御方式において、ダイレクト・メモリ・アクセ
ス制御手段に対するアクセス要求手段を複数のグ
ループに分けると共に、該ダイレクト・メモリ・
アクセス制御手段には、周波数の高い第一のクロ
ツクと、第一の周波数より低い周波数である第二
のクロツクを発生するクロツク発生源を設け、該
グループの内の一方のグループに第一のクロツク
を他方のグループに第二のクロツクを供給するよ
うにし、且つ、該他方のグループより第一のグル
ープのアクセス要求に対する処理の優先順位を高
くして制御することを特徴とする。
(5) 発明の実施例
本発明の概略を第５図により簡単に説明する。
本発明においてはチヤネル装置を高速サイクル
のクロツクCLK０で制御されるグループG0と通
常のサイクルのクロツクCLK１で制御されるグ
ループＧ１に分ける。高速サイクルのクロツク
CLK０で制御されるチヤネル装置２…はその接
続台数が制限されるが、普通のクロツクCLK１
で制御できるものをグループＧ１に分離している
ので、グループＧ０で接続されるチヤネル数は必
然的に少なくてよいので問題はない。そして
DMA１ではグループＧ０からのダイレクト・ア
クセス要求DMAR0とグループＧ１からのダイレ
クト・アクセス要求DMAR1とが競合したときグ
ループＧ０からのDMAR0に優先権を与えるよう
にこれをハイレべルのDMA要求線に接続するよ
うに構成する。かくして、磁気デイスク装置の如
き高速クロツクCLK０で制御することが必要な
チヤネル装置をグループＧ０側に接続し、通常の
クロツクCLK１で制御される磁気テープ装置や
回線制御装置等に対するものについてはこれらを
グループＧ１側に接続することができる。
のクロツクCLK０で制御されるグループG0と通
常のサイクルのクロツクCLK１で制御されるグ
ループＧ１に分ける。高速サイクルのクロツク
CLK０で制御されるチヤネル装置２…はその接
続台数が制限されるが、普通のクロツクCLK１
で制御できるものをグループＧ１に分離している
ので、グループＧ０で接続されるチヤネル数は必
然的に少なくてよいので問題はない。そして
DMA１ではグループＧ０からのダイレクト・ア
クセス要求DMAR0とグループＧ１からのダイレ
クト・アクセス要求DMAR1とが競合したときグ
ループＧ０からのDMAR0に優先権を与えるよう
にこれをハイレべルのDMA要求線に接続するよ
うに構成する。かくして、磁気デイスク装置の如
き高速クロツクCLK０で制御することが必要な
チヤネル装置をグループＧ０側に接続し、通常の
クロツクCLK１で制御される磁気テープ装置や
回線制御装置等に対するものについてはこれらを
グループＧ１側に接続することができる。
本発明の一実施例を第５図〜第９図にもとづき
説明する。
説明する。
第５図は本発明の一実施例構成図、第６図はそ
の動作説明図、第７図はDMA内における優先回
路部、第８図は第７図におけるリセツト信号P1
の発生状態説明図、第９図はリセツト信号P1の
発生回路である。
の動作説明図、第７図はDMA内における優先回
路部、第８図は第７図におけるリセツト信号P1
の発生状態説明図、第９図はリセツト信号P1の
発生回路である。
図中、１は本発明において使用されるダイレク
ト・メモリ・アクセス制御装置DMA、２は高速
のクロツクCLK０で制御されるチヤネル装置、
３は通常のクロツクCLK１で制御されるチヤネ
ル装置、１０，１１はアンド回路、１２はインバ
ータ、１３はオア回路、１４〜１６はフリツプフ
ロツプ、１７〜１９はカウンタ、２０はインバー
タ、２１がアンド回路である。
ト・メモリ・アクセス制御装置DMA、２は高速
のクロツクCLK０で制御されるチヤネル装置、
３は通常のクロツクCLK１で制御されるチヤネ
ル装置、１０，１１はアンド回路、１２はインバ
ータ、１３はオア回路、１４〜１６はフリツプフ
ロツプ、１７〜１９はカウンタ、２０はインバー
タ、２１がアンド回路である。
DMA１は高速クロツクCLKOで制御されるチ
ヤネル装置２…で構成さるグループＧ０と普通の
クロツクCLK１で制御されるチヤネル装置３…
で構成されるグループＧ１が接続される。
ヤネル装置２…で構成さるグループＧ０と普通の
クロツクCLK１で制御されるチヤネル装置３…
で構成されるグループＧ１が接続される。
グループＧ０には接続数に制限があるものの複
数台のチヤネル装置が第２図の如き状態で接続さ
れており、各チヤネル装置は同一構成のため、チ
ヤネル装置２が代表として図示されている。この
チヤネル装置２はオア回路２−０，JKフリツプ
フロツプ２−１，アンド回路２−２，インバータ
２−３等が設けられており、JKフリツプフロツ
プ２−１のＪ端子にはチヤネル装置２より発生さ
れるアクセス要求RQ−０が印加される。このチ
ヤネル装置２の動作は第２図のチヤネル装置CH
−０，CH−１と同様である。
数台のチヤネル装置が第２図の如き状態で接続さ
れており、各チヤネル装置は同一構成のため、チ
ヤネル装置２が代表として図示されている。この
チヤネル装置２はオア回路２−０，JKフリツプ
フロツプ２−１，アンド回路２−２，インバータ
２−３等が設けられており、JKフリツプフロツ
プ２−１のＪ端子にはチヤネル装置２より発生さ
れるアクセス要求RQ−０が印加される。このチ
ヤネル装置２の動作は第２図のチヤネル装置CH
−０，CH−１と同様である。
グループＧ１には複数台のチヤネル装置が、こ
れまた第２図の如き状態で接続されており、各チ
ヤネル装置は同一構成のためチヤネル装置３が代
表的に図示されている。このチヤネル装置３も、
オア回路３−０，JKフリツプフロツプ３−１，
アンド回路３−２，インバータ３−３等が設けら
れておりJKフリツプフロツプ３−１のＪ端子に
はチヤネル装置３より発生されるアクセス要求
RQ−１が印加される。このチヤネル装置３の動
作も第２図のチヤネル装置CH−０，CH−１と
同様である。
れまた第２図の如き状態で接続されており、各チ
ヤネル装置は同一構成のためチヤネル装置３が代
表的に図示されている。このチヤネル装置３も、
オア回路３−０，JKフリツプフロツプ３−１，
アンド回路３−２，インバータ３−３等が設けら
れておりJKフリツプフロツプ３−１のＪ端子に
はチヤネル装置３より発生されるアクセス要求
RQ−１が印加される。このチヤネル装置３の動
作も第２図のチヤネル装置CH−０，CH−１と
同様である。
次に本発明の動作を第６図にもとづき説明す
る。第５図におけるグループＧ０を制御する高速
クロツクのCLK０とグループＧ１を制御する通
常のクロツクCLK１は第６図に示す如き状態で
発生されている。
る。第５図におけるグループＧ０を制御する高速
クロツクのCLK０とグループＧ１を制御する通
常のクロツクCLK１は第６図に示す如き状態で
発生されている。
いまチヤネル装置２から、に示すように、タ
イミングT1にてアクセス要求RQ−０が発生すれ
ば、DMA１は他にバス支配権を与えるアクセス
許可信号DMAA0，DMAA1を出力していないこ
とを確認してDMAA0を出力する。これによりチ
ヤネル装置２はデータD0−１をデータ転送する。
なおこのチヤネル装置２からのアクセス要求処理
中のタイミングT2にてに示す如く、チヤネル
装置３よりアクセス要求RQ1が発生しこれが
DMA１に伝達されても、後述する第７図に示す
優先回路部によりこのアクセス要求RQ−１は受
付けられない。そしてで示す如く、タイミング
T3にてチヤネル装置２からアクセス要求RQ−０
が発生すれば、これに対するアクセス許可信号
DMAA0が出力され、これにもとづきデータ転送
D0−２が遂行できる。そしてこのデータ転送D0
−２が終了してグループＧ０からのアクセス要求
がなければ、DMA１は前記タイミングT2よりア
クセス要求が行われているチヤネル装置に対して
アクセス許可信号DMAA1を出力し、これにより
データ転送D1−１が遂行されることになる。
イミングT1にてアクセス要求RQ−０が発生すれ
ば、DMA１は他にバス支配権を与えるアクセス
許可信号DMAA0，DMAA1を出力していないこ
とを確認してDMAA0を出力する。これによりチ
ヤネル装置２はデータD0−１をデータ転送する。
なおこのチヤネル装置２からのアクセス要求処理
中のタイミングT2にてに示す如く、チヤネル
装置３よりアクセス要求RQ1が発生しこれが
DMA１に伝達されても、後述する第７図に示す
優先回路部によりこのアクセス要求RQ−１は受
付けられない。そしてで示す如く、タイミング
T3にてチヤネル装置２からアクセス要求RQ−０
が発生すれば、これに対するアクセス許可信号
DMAA0が出力され、これにもとづきデータ転送
D0−２が遂行できる。そしてこのデータ転送D0
−２が終了してグループＧ０からのアクセス要求
がなければ、DMA１は前記タイミングT2よりア
クセス要求が行われているチヤネル装置に対して
アクセス許可信号DMAA1を出力し、これにより
データ転送D1−１が遂行されることになる。
次にDMA１内に設けられている優先回路部を
第７図により説明する。
第７図により説明する。
この優先回路部はアンド回路１０，１１、イン
バータ１２，オア回路１３、フリツプフロツプ１
４〜１６、カウンタ１７，１８等により構成され
ている、初期状態ではフリツプフロツプ１６の
出力「１」がアンド回路１０，１１に印加されて
いる。このときグループＧ０よりアクセス要求
RQ−０がDMA１に伝達されるとアンド回路１
０は「１」を出力しフリツプフロツプ１４は
「１」を出力し、カウンタ１７を動作させるとと
もにアクセス許可信号DMAA0を発生する、図示
省略したアクセス許可判定部にこのフリツプフロ
ツプ１４の出力「１」を伝達する。このRQ−０
が伝達されているときインバータ１２は「０」を
出力し、アンド回路１１をオフにするので、グル
ープＧ１よりRQ−１が伝達されてもアンド回路
１１は「０」を出力したままであり、フリツプフ
ロツプ１５は「１」を出力しない。また前記アン
ド回路１０が「１」を出力すると、オア回路１３
は「１」を出力してフリツプフロツプ１６の出
力を「０」とし、アンド回路１０，１１をオフに
する。このようにしてRQ0が伝達されたとき、
RQ−１が伝達されてもRQ−０が優先されるこ
とになる。
バータ１２，オア回路１３、フリツプフロツプ１
４〜１６、カウンタ１７，１８等により構成され
ている、初期状態ではフリツプフロツプ１６の
出力「１」がアンド回路１０，１１に印加されて
いる。このときグループＧ０よりアクセス要求
RQ−０がDMA１に伝達されるとアンド回路１
０は「１」を出力しフリツプフロツプ１４は
「１」を出力し、カウンタ１７を動作させるとと
もにアクセス許可信号DMAA0を発生する、図示
省略したアクセス許可判定部にこのフリツプフロ
ツプ１４の出力「１」を伝達する。このRQ−０
が伝達されているときインバータ１２は「０」を
出力し、アンド回路１１をオフにするので、グル
ープＧ１よりRQ−１が伝達されてもアンド回路
１１は「０」を出力したままであり、フリツプフ
ロツプ１５は「１」を出力しない。また前記アン
ド回路１０が「１」を出力すると、オア回路１３
は「１」を出力してフリツプフロツプ１６の出
力を「０」とし、アンド回路１０，１１をオフに
する。このようにしてRQ0が伝達されたとき、
RQ−１が伝達されてもRQ−０が優先されるこ
とになる。
そしてデータ転送に際して出力される、第８図
に示すアドレスとサービスイン信号SViが出力さ
れたとき、第９図に示すカウンタ１９、インバー
タ２０及びアンド回路２１により構成されるリセ
ツト信号発生回路によりリセツト信号P1が発生
され、フリツプフロツプ１６のリセツト指示にこ
のP1が印加される。これによりフリツプフロツ
プ１６の出力は再び「１」になり、次のアクセ
ス要求を受入れることができる。
に示すアドレスとサービスイン信号SViが出力さ
れたとき、第９図に示すカウンタ１９、インバー
タ２０及びアンド回路２１により構成されるリセ
ツト信号発生回路によりリセツト信号P1が発生
され、フリツプフロツプ１６のリセツト指示にこ
のP1が印加される。これによりフリツプフロツ
プ１６の出力は再び「１」になり、次のアクセ
ス要求を受入れることができる。
勿論、第７図においてグループＧ０よりアクセ
ス要求RQ−０が伝達されないとき、グループＧ
１よりアクセス要求RQ−１が伝達されれば、フ
リツプフロツプ１５は「１」を出力し、これによ
る制御が行われることになる。なお第７図におけ
るカウンタ１７，１８は、ぞれぞれRQ−０、
RQ−１に応じてフリツプフロツプ１４，１５の
出力を一定時間持続させるためのものである。
ス要求RQ−０が伝達されないとき、グループＧ
１よりアクセス要求RQ−１が伝達されれば、フ
リツプフロツプ１５は「１」を出力し、これによ
る制御が行われることになる。なお第７図におけ
るカウンタ１７，１８は、ぞれぞれRQ−０、
RQ−１に応じてフリツプフロツプ１４，１５の
出力を一定時間持続させるためのものである。
(6) 発明の効果
本発明によれば、磁気デイスク装置に対するよ
うな高速クロツク制御を必要とする装置と、磁気
テープ装置や回線制御装置のように通常のクロツ
ク制御で制御できるものとを別の系統にしてそれ
ぞれ別にアクセス要求を発生するように構成する
とともに、DMAにおいては高速クロツクで制御
されるものを高いレベルのアクセス要求として処
理するように構成したもので、高速データ転送を
行う装置に対するDMA要求からDMA許可まで
の時間すなわちアービトレーシヨン時間を短くす
るのみならず、高速データ転送側に優先順を高く
して制御してあるためデータ転送機能を高めるこ
とができる。しかも通常のクロツク制御に対して
も対処することができる。
うな高速クロツク制御を必要とする装置と、磁気
テープ装置や回線制御装置のように通常のクロツ
ク制御で制御できるものとを別の系統にしてそれ
ぞれ別にアクセス要求を発生するように構成する
とともに、DMAにおいては高速クロツクで制御
されるものを高いレベルのアクセス要求として処
理するように構成したもので、高速データ転送を
行う装置に対するDMA要求からDMA許可まで
の時間すなわちアービトレーシヨン時間を短くす
るのみならず、高速データ転送側に優先順を高く
して制御してあるためデータ転送機能を高めるこ
とができる。しかも通常のクロツク制御に対して
も対処することができる。
第１図はDMA制御方式の説明図、第２図は従
来のDMA制御方式の構成図、第３図はその動作
説明図、第４図はローカル・バーストの動作説明
図、第５図は本発明の一実施例構成図、第６図は
その動作説明図、第７図はDMA内における優先
回路部、第８図は第７図のリセツト信号P1の発
生状態説明図、第９図はこのリセツト信号P1の
発生回路である。 図中、１はダイレクト・メモリ・アクセス制御
装置、２は高速のクロツクで制御されるチヤネル
装置、３は通常のクロツクで制御されるチヤネル
装置、２−０，３−０はオア回路、２−１，３−
１はJKフリツプフロツプ、２−２，３−２はア
ンド回路、２−３，３−３はインバータ、１０，
１１はアンド回路、１２はインバータ、１３はオ
ア回路、１４〜１６はフリツプフロツプ、１７〜
１９はカウンタ、２０はインバータ、２１はアン
ド回路である。
来のDMA制御方式の構成図、第３図はその動作
説明図、第４図はローカル・バーストの動作説明
図、第５図は本発明の一実施例構成図、第６図は
その動作説明図、第７図はDMA内における優先
回路部、第８図は第７図のリセツト信号P1の発
生状態説明図、第９図はこのリセツト信号P1の
発生回路である。 図中、１はダイレクト・メモリ・アクセス制御
装置、２は高速のクロツクで制御されるチヤネル
装置、３は通常のクロツクで制御されるチヤネル
装置、２−０，３−０はオア回路、２−１，３−
１はJKフリツプフロツプ、２−２，３−２はア
ンド回路、２−３，３−３はインバータ、１０，
１１はアンド回路、１２はインバータ、１３はオ
ア回路、１４〜１６はフリツプフロツプ、１７〜
１９はカウンタ、２０はインバータ、２１はアン
ド回路である。
Claims (1)
- 【特許請求の範囲】 １ 記憶装置と、該記憶装置に対するアクセス要
求を制御するダイレクト・メモリ・アクセス制御
手段と、該ダイレクト・メモリ・アクセス制御手
段に接続された複数のアクセス要求手段を有しア
クセス要求手段からアクセス要求が発生したとき
そのアクセス要求に対して応答を前記ダイレク
ト・メモリ・アクセス制御手段が行うようにした
ダイレクト・メモリ・アクセス制御方式におい
て、ダイレクト・メモリ・アクセス制御手段に対
するアクセス要求手段を複数のグループに分ける
と共に、 該ダイレクト・メモリ・アクセス制御手段に
は、周波数の高い第一のクロツクと、第一の周波
数より低い周波数である第二のクロツクを発生す
るクロツク発生源を設け、 該グループの内の一方のグループに第一のクロ
ツクを他方のグループに第二のクロツクを供給す
るようにし、且つ、該他方のグループより第一の
グループのアクセス要求に対する処理の優先順位
を高くして制御することを特徴とするダイレク
ト・メモリ・アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796282A JPS58223833A (ja) | 1982-06-23 | 1982-06-23 | ダイレクト・メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796282A JPS58223833A (ja) | 1982-06-23 | 1982-06-23 | ダイレクト・メモリ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223833A JPS58223833A (ja) | 1983-12-26 |
| JPH0429104B2 true JPH0429104B2 (ja) | 1992-05-18 |
Family
ID=14472474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10796282A Granted JPS58223833A (ja) | 1982-06-23 | 1982-06-23 | ダイレクト・メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223833A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250946A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | Ｄｍａ制御方式 |
| US4901234A (en) * | 1987-03-27 | 1990-02-13 | International Business Machines Corporation | Computer system having programmable DMA control |
| JPS6454562A (en) * | 1987-08-26 | 1989-03-02 | Fujitsu Ltd | Data transfer control system |
| US5142672A (en) * | 1987-12-15 | 1992-08-25 | Advanced Micro Devices, Inc. | Data transfer controller incorporating direct memory access channels and address mapped input/output windows |
| US6701397B1 (en) | 2000-03-21 | 2004-03-02 | International Business Machines Corporation | Pre-arbitration request limiter for an integrated multi-master bus system |
-
1982
- 1982-06-23 JP JP10796282A patent/JPS58223833A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58223833A (ja) | 1983-12-26 |
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