JPH0639349Y2 - 誤り率測定器 - Google Patents
誤り率測定器Info
- Publication number
- JPH0639349Y2 JPH0639349Y2 JP7194887U JP7194887U JPH0639349Y2 JP H0639349 Y2 JPH0639349 Y2 JP H0639349Y2 JP 7194887 U JP7194887 U JP 7194887U JP 7194887 U JP7194887 U JP 7194887U JP H0639349 Y2 JPH0639349 Y2 JP H0639349Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output signal
- under test
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 230000001172 regenerating effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は被試験回路に試験信号を供給し、その時の被
試験回路の出力信号と期待値とを比較して誤り率を測定
する機器に関する。特に比較的簡単な回路で、被試験回
路にビット・レートの異なる試験信号を供給して誤り率
を測定できるようにするものである。
試験回路の出力信号と期待値とを比較して誤り率を測定
する機器に関する。特に比較的簡単な回路で、被試験回
路にビット・レートの異なる試験信号を供給して誤り率
を測定できるようにするものである。
「従来技術の説明」 第３図に従来の誤り率測定器のブロック図を示す。これ
は送信部12でビット・レートの異なる試験信号を作成し
て被試験回路11に供給し、その時の被試験回路の出力信
号を受信部13で受信し、期待値と比較して誤り率を測定
するようにしたものである。
は送信部12でビット・レートの異なる試験信号を作成し
て被試験回路11に供給し、その時の被試験回路の出力信
号を受信部13で受信し、期待値と比較して誤り率を測定
するようにしたものである。
送信部12では複数の発振器15から周波数の異なるクロッ
ク信号を選択回路16に供給している。そして制御回路14
から供給される信号により、１つを選択してパターン発
生回路17に供給する。パターン発生回路17のメモリには
被試験回路11に供給すべき信号が記憶されており、選択
回路16からクロック信号が供給される毎に読み出され、
バッファ回路18を通じて被試験回路11に供給される。
ク信号を選択回路16に供給している。そして制御回路14
から供給される信号により、１つを選択してパターン発
生回路17に供給する。パターン発生回路17のメモリには
被試験回路11に供給すべき信号が記憶されており、選択
回路16からクロック信号が供給される毎に読み出され、
バッファ回路18を通じて被試験回路11に供給される。
受信部13では、被試験回路11の出力信号をバッファ回路
19を通じて、複数個の狭帯域フィルタ21、及び比較回路
25の一方の入力端子に供給している。各々の狭帯域フィ
ルタ21の通過周波数は各々の発振器15に発振周波数と等
しく設定されており、それぞれの出力信号は選択回路22
に供給される。選択回路22は、制御回路20から供給され
る信号により、選択回路16で選択した発振周波数と同じ
周波数の信号を選択して、パターン発生回路23及び分周
回路24に供給する。即ち、狭帯域フィルタ21、選択回路
22により、選択回路16からパターン発生回路17に供給さ
れているクロック信号が再生される。パターン発生回路
23のメモリには被試験回路11の出力信号の期待値が記憶
されており、選択回路22からクロック信号が供給される
毎に読み出されて、比較回路25の他方の入力端子に供給
される。比較回路25は２つの入力端子から入力する信号
が異なる時、理論“1"の信号を出力する。分周回路24は
選択回路22から供給されるクロック信号の整数倍、例え
ば100倍のパルス幅を有するクロック信号を作り、アン
ド回路26の一方の入力端子に供給する。比較回路25の出
力端子はアンド回路26の他方の入力端子に接続されてい
る。分周回路24の出力信号が論理“1"の間、比較回路25
の出力信号がアンド回路26を通過し、論理“1"の信号が
計数回路27で計数される。該計数回路27の計数値から誤
り率が演算されて、表示回路28に表示される。
19を通じて、複数個の狭帯域フィルタ21、及び比較回路
25の一方の入力端子に供給している。各々の狭帯域フィ
ルタ21の通過周波数は各々の発振器15に発振周波数と等
しく設定されており、それぞれの出力信号は選択回路22
に供給される。選択回路22は、制御回路20から供給され
る信号により、選択回路16で選択した発振周波数と同じ
周波数の信号を選択して、パターン発生回路23及び分周
回路24に供給する。即ち、狭帯域フィルタ21、選択回路
22により、選択回路16からパターン発生回路17に供給さ
れているクロック信号が再生される。パターン発生回路
23のメモリには被試験回路11の出力信号の期待値が記憶
されており、選択回路22からクロック信号が供給される
毎に読み出されて、比較回路25の他方の入力端子に供給
される。比較回路25は２つの入力端子から入力する信号
が異なる時、理論“1"の信号を出力する。分周回路24は
選択回路22から供給されるクロック信号の整数倍、例え
ば100倍のパルス幅を有するクロック信号を作り、アン
ド回路26の一方の入力端子に供給する。比較回路25の出
力端子はアンド回路26の他方の入力端子に接続されてい
る。分周回路24の出力信号が論理“1"の間、比較回路25
の出力信号がアンド回路26を通過し、論理“1"の信号が
計数回路27で計数される。該計数回路27の計数値から誤
り率が演算されて、表示回路28に表示される。
上記の回路では、発振器15の数を増やして被試験回路11
に供給する試験信号のビット・レートを多くした場合、
これに合わせて狭帯域フィルタ21の数も増加させなけれ
ばならず、高価になるという問題がある。
に供給する試験信号のビット・レートを多くした場合、
これに合わせて狭帯域フィルタ21の数も増加させなけれ
ばならず、高価になるという問題がある。
「問題点を解決するための手段」 この考案による誤り率測定器は、第３図に示した複数個
の狭帯域フィルタ21と選択回路22から成るクロック信号
再生回路の代わりに、基準発振器と、該基準発振器の出
力信号から被測定回路11の出力信号と位相同期のとれた
クロック信号を合成する周波数合成器とから成る回路を
用いる。この周波数合成器は例えば周波数シンセサイザ
と、該周波数シンセサイザの出力端子が一方の入力端子
に接続され、周波数シンセサイザの出力信号を制御する
位相比較回路と、出力端子が該位相比較回路の他方の入
力端子に接続され、２つの入力端子がそれぞれ周波数シ
ンセサイザの出力端子、被試験回路の出力側に接続され
た選択回路とにより構成される。選択回路は被試験回路
の出力信号が理論“1"の時、該出力信号を位相比較回路
の他方の入力端子に供給し、それ以外の時は周波数シン
セサイザの出力信号を位相比較回路の他方の入力端子に
供給する。この周波数シンセサイザの出力信号を再生さ
れたクロック信号としてパターン発生回路及び分周回路
に供給する。このように構成することにより、比較的簡
単な回路で、被試験回路にビット・レートの異なる試験
信号を供給して誤り率を測定することができる。
の狭帯域フィルタ21と選択回路22から成るクロック信号
再生回路の代わりに、基準発振器と、該基準発振器の出
力信号から被測定回路11の出力信号と位相同期のとれた
クロック信号を合成する周波数合成器とから成る回路を
用いる。この周波数合成器は例えば周波数シンセサイザ
と、該周波数シンセサイザの出力端子が一方の入力端子
に接続され、周波数シンセサイザの出力信号を制御する
位相比較回路と、出力端子が該位相比較回路の他方の入
力端子に接続され、２つの入力端子がそれぞれ周波数シ
ンセサイザの出力端子、被試験回路の出力側に接続され
た選択回路とにより構成される。選択回路は被試験回路
の出力信号が理論“1"の時、該出力信号を位相比較回路
の他方の入力端子に供給し、それ以外の時は周波数シン
セサイザの出力信号を位相比較回路の他方の入力端子に
供給する。この周波数シンセサイザの出力信号を再生さ
れたクロック信号としてパターン発生回路及び分周回路
に供給する。このように構成することにより、比較的簡
単な回路で、被試験回路にビット・レートの異なる試験
信号を供給して誤り率を測定することができる。
「実施例」 第１図にこの考案の一実施例である誤り率測定器のブロ
ック図を示す。図中、第３図と同じものは同一符号で示
す。
ック図を示す。図中、第３図と同じものは同一符号で示
す。
送信部29では、基準発振器31の出力端子を周波数シンセ
サイザ32に接続している。周波数シンセサイザ32は制御
回路14から供給される信号に基づいて、上記基準発振器
32の発振周波数から所定の周波数のクロック信号を合成
して、パターン発生回路17に供給する。パターン発生回
路17は、周波数シンセサイザ32からクロック信号が供給
される毎に、メモリに記憶されている試験信号を順次読
み出し、バッファ回路18を介して被試験回路11に供給す
る。
サイザ32に接続している。周波数シンセサイザ32は制御
回路14から供給される信号に基づいて、上記基準発振器
32の発振周波数から所定の周波数のクロック信号を合成
して、パターン発生回路17に供給する。パターン発生回
路17は、周波数シンセサイザ32からクロック信号が供給
される毎に、メモリに記憶されている試験信号を順次読
み出し、バッファ回路18を介して被試験回路11に供給す
る。
受信部30では、被試験回路11の出力信号をバッファ回路
19を介して、比較回路25の一方の入力端子、及び周波数
合成器34に供給する。周波数合成器34には基準発振器33
から基準周波数が供給されており、被試験回路11から供
給される信号と位相同期のとれたクロック信号が合成さ
れる。このクロック信号はパターン発生回路23及び分周
回路24に供給され、以下第３図に示した回路と同じ動作
により、表示回路28に誤り率が表示される。
19を介して、比較回路25の一方の入力端子、及び周波数
合成器34に供給する。周波数合成器34には基準発振器33
から基準周波数が供給されており、被試験回路11から供
給される信号と位相同期のとれたクロック信号が合成さ
れる。このクロック信号はパターン発生回路23及び分周
回路24に供給され、以下第３図に示した回路と同じ動作
により、表示回路28に誤り率が表示される。
第２図に周波数合成器34の一実施例を示す。基準発振器
33の基準周波数は周波数シンセサイザ37に供給される。
また入力端子35は第１図のバッファ回路39の出力端子に
接続され、出力端子41はパターン発生回路23及び分周回
路24の入力端子に接続されている。第２図において、入
力端子35は選択回路38の一方の入力端子及びフリップフ
ロップ回路36のセット端子Ｓに接続されている。選択回
路38の他方の入力端子は周波数シンセサイザ37の出力端
子に接続され、出力端子はフリップフロップ回路36のリ
セット端子Ｒに接続されている。フリップフロップ回路
36の出力端子Ｑは選択回路38の制御信号入力端子に接続
されている。選択回路38は、フリップフロップ回路36の
出力端子Ｑから論理“0"の信号が供給されている時は、
周波数シンセサイザ37から供給されている信号を出力す
る。入力端子35から供給される信号が論理“1"に立ち上
がった時、フリップフロップ回路36はセットされて、出
力端子Ｑから論理“1"の信号が出力される。この時入力
端子35から供給される信号が、選択回路38で選択されて
出力される。そしてフリップフロップ回路36のリセット
端子Ｒに論理“1"の信号が供給されるので、該フリップ
フロップ回路36はリセットされ、出力端子Ｑから論理
“0"の信号を出力する。選択回路38の出力信号はフリッ
プフロップ回路36のリセット端子Ｒの他に、位相比較回
路39の一方の入力端子に供給される。位相比較回路29の
他方の入力端子には周波数シンセサイザ37の出力信号が
供給される。位相比較回路39は２つの入力信号の位相差
に対応する信号を出力し、フィルタ41を通じて周波数シ
ンセサイザ37に供給する。周波数シンセサイザ37、位相
比較回路39、フィルタ40によりフェイズ・ロック・ルー
プが構成され、周波数シンセサイザ37から入力端子35か
ら入力する信号と位相同期のとれたクロック信号が再生
される。
33の基準周波数は周波数シンセサイザ37に供給される。
また入力端子35は第１図のバッファ回路39の出力端子に
接続され、出力端子41はパターン発生回路23及び分周回
路24の入力端子に接続されている。第２図において、入
力端子35は選択回路38の一方の入力端子及びフリップフ
ロップ回路36のセット端子Ｓに接続されている。選択回
路38の他方の入力端子は周波数シンセサイザ37の出力端
子に接続され、出力端子はフリップフロップ回路36のリ
セット端子Ｒに接続されている。フリップフロップ回路
36の出力端子Ｑは選択回路38の制御信号入力端子に接続
されている。選択回路38は、フリップフロップ回路36の
出力端子Ｑから論理“0"の信号が供給されている時は、
周波数シンセサイザ37から供給されている信号を出力す
る。入力端子35から供給される信号が論理“1"に立ち上
がった時、フリップフロップ回路36はセットされて、出
力端子Ｑから論理“1"の信号が出力される。この時入力
端子35から供給される信号が、選択回路38で選択されて
出力される。そしてフリップフロップ回路36のリセット
端子Ｒに論理“1"の信号が供給されるので、該フリップ
フロップ回路36はリセットされ、出力端子Ｑから論理
“0"の信号を出力する。選択回路38の出力信号はフリッ
プフロップ回路36のリセット端子Ｒの他に、位相比較回
路39の一方の入力端子に供給される。位相比較回路29の
他方の入力端子には周波数シンセサイザ37の出力信号が
供給される。位相比較回路39は２つの入力信号の位相差
に対応する信号を出力し、フィルタ41を通じて周波数シ
ンセサイザ37に供給する。周波数シンセサイザ37、位相
比較回路39、フィルタ40によりフェイズ・ロック・ルー
プが構成され、周波数シンセサイザ37から入力端子35か
ら入力する信号と位相同期のとれたクロック信号が再生
される。
以上のように構成することにより、比較的簡単な回路
で、ビット・レートを変えて試験信号を被試験回路に供
給し、該被試験回路の出力信号から誤り率を測定するこ
とができる。
で、ビット・レートを変えて試験信号を被試験回路に供
給し、該被試験回路の出力信号から誤り率を測定するこ
とができる。
また第１図において、分周回路24とアンド回路26の代わ
りに計数回路を用い、パターン発生回路34から出力され
るクロック信号の数と、比較回路25から出力されるクロ
ック信号の数との比から誤り率を求めるようにしても良
い。
りに計数回路を用い、パターン発生回路34から出力され
るクロック信号の数と、比較回路25から出力されるクロ
ック信号の数との比から誤り率を求めるようにしても良
い。
「考案の効果」 以上説明したようにこの考案による誤り率測定器は、ビ
ット・レートを変えて被試験回路に試験信号を供給でき
る送信部と、基準発振器と、該基準発振器の出力信号か
ら被試験回路の出力信号の位相同期のとられたクロック
信号を合成する周波数合成器と、被試験回路の出力信号
の期待値が記憶され、上記周波数合成器からクロック信
号が供給される毎に順次読み出されるパターン発生回路
と、被試験回路の出力信号とパターン発生回路の出力信
号とを比較する比較回路とから成る受信部とにより構成
される。このように構成することにより、受信部におい
て、被試験回路の出力信号からクロック信号を再生する
ための狭帯域フィルタを用いることがないので、比較的
安価に誤り率測定器が得られる。
ット・レートを変えて被試験回路に試験信号を供給でき
る送信部と、基準発振器と、該基準発振器の出力信号か
ら被試験回路の出力信号の位相同期のとられたクロック
信号を合成する周波数合成器と、被試験回路の出力信号
の期待値が記憶され、上記周波数合成器からクロック信
号が供給される毎に順次読み出されるパターン発生回路
と、被試験回路の出力信号とパターン発生回路の出力信
号とを比較する比較回路とから成る受信部とにより構成
される。このように構成することにより、受信部におい
て、被試験回路の出力信号からクロック信号を再生する
ための狭帯域フィルタを用いることがないので、比較的
安価に誤り率測定器が得られる。
第１図はこの考案の一実施例である誤り率測定器のブロ
ック図、第２図は第１図の周波数合成器の一実施例を示
すブロック図、第３図は従来の誤り率測定器のブロック
図である。
ック図、第２図は第１図の周波数合成器の一実施例を示
すブロック図、第３図は従来の誤り率測定器のブロック
図である。
Claims (1)
- 【請求項１】A.ビット・レートを変えて被試験回路に試
験信号を供給できる送信部と、 B.基準発振器と、該基準発振器の出力信号から被試験回
路の出力信号に同期したクロック信号を合成する周波数
合成器と、被試験回路の出力信号の期待値が記憶され、
上記周波数合成器からクロック信号が供給される毎に読
み出されるパターン記憶回路と、被試験回路の出力信号
とパターン記憶回路の出力信号とを比較する比較回路
と、上記周波数合成器の出力信号と上記比較回路の出力
信号から誤り率を求めて表示する手段とから成る受信部
と、 を具備して成ることを特徴とする誤り率測定器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7194887U JPH0639349Y2 (ja) | 1987-05-14 | 1987-05-14 | 誤り率測定器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7194887U JPH0639349Y2 (ja) | 1987-05-14 | 1987-05-14 | 誤り率測定器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181978U JPS63181978U (ja) | 1988-11-24 |
| JPH0639349Y2 true JPH0639349Y2 (ja) | 1994-10-12 |
Family
ID=30914957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7194887U Expired - Lifetime JPH0639349Y2 (ja) | 1987-05-14 | 1987-05-14 | 誤り率測定器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0639349Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6262306B1 (ja) * | 2016-08-31 | 2018-01-17 | アンリツ株式会社 | 判定帰還型等化器及び判定帰還型等化方法と誤り率測定装置及び誤り率測定方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6137582B2 (ja) | 2013-03-13 | 2017-05-31 | インテル・コーポレーション | 電子デバイス、メモリコントローラ、装置 |
-
1987
- 1987-05-14 JP JP7194887U patent/JPH0639349Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6137582B2 (ja) | 2013-03-13 | 2017-05-31 | インテル・コーポレーション | 電子デバイス、メモリコントローラ、装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63181978U (ja) | 1988-11-24 |
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