JPH0640122B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0640122B2 JPH0640122B2 JP60009011A JP901185A JPH0640122B2 JP H0640122 B2 JPH0640122 B2 JP H0640122B2 JP 60009011 A JP60009011 A JP 60009011A JP 901185 A JP901185 A JP 901185A JP H0640122 B2 JPH0640122 B2 JP H0640122B2
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- JP
- Japan
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- circuit
- analog
- digital
- test
- output
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Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには理論ＬＳＩ
（大規模集積回路）の構成に適用して特に有効な技術に
関し、例えば内部にアナログ回路を有する論理ＬＳＩに
テスティングを容易にする機能を持たせたい場合に利用
して有効な技術に関する。
（大規模集積回路）の構成に適用して特に有効な技術に
関し、例えば内部にアナログ回路を有する論理ＬＳＩに
テスティングを容易にする機能を持たせたい場合に利用
して有効な技術に関する。
［背景技術］ 論理ゲート回路の組合せを基本構成とするような論理Ｌ
ＳＩでは、ＬＳＩが所望の品質レベルに達しているか否
か検査するためテスティング（機能試験）が行なわれ
る。その場合、従来はＬＳＩテスタと呼ばれる装置によ
ってＬＳＩの各入力ピンに適当なバイナリデータからな
るテストパターンを入れる。そして、そのときの出力を
監視して評価することにより、いずれの論理ゲート回路
に故障があるか診断するようにしていた。
ＳＩでは、ＬＳＩが所望の品質レベルに達しているか否
か検査するためテスティング（機能試験）が行なわれ
る。その場合、従来はＬＳＩテスタと呼ばれる装置によ
ってＬＳＩの各入力ピンに適当なバイナリデータからな
るテストパターンを入れる。そして、そのときの出力を
監視して評価することにより、いずれの論理ゲート回路
に故障があるか診断するようにしていた。
しかし、試験される論理ＬＳＩは、近年ますますゲート
数および入出力ピン数が増加される傾向にあり、ゲート
数が多くなるほど必要なテストパターンの量が多くな
る。そのため、そのような複雑かつ大量のテストパター
ンの作成が難しくなるとともに、テストパターンの作成
およびテスティングに要する時間が長くなってしまう。
その結果、ＬＳＩの集積規模が増大すると、論理回路の
診断が充分に行なえなくなる。
数および入出力ピン数が増加される傾向にあり、ゲート
数が多くなるほど必要なテストパターンの量が多くな
る。そのため、そのような複雑かつ大量のテストパター
ンの作成が難しくなるとともに、テストパターンの作成
およびテスティングに要する時間が長くなってしまう。
その結果、ＬＳＩの集積規模が増大すると、論理回路の
診断が充分に行なえなくなる。
そこで、チップ内部にテスト回路を設け、テストパター
ンの発生および機能チェックを自動的に行なえるように
した論理ＬＳＩに関する発明が提案されている（特公昭
５８−１６６２７５号）。
ンの発生および機能チェックを自動的に行なえるように
した論理ＬＳＩに関する発明が提案されている（特公昭
５８−１６６２７５号）。
ところで、ＬＳＩの集積規模の増大に伴なって、論理Ｌ
ＳＩチップ内にアナログ回路を設けることによって、同
一チップ上にディジタル論理回路とアナログ回路が共存
するようなＬＳＩが開発されると予想される。
ＳＩチップ内にアナログ回路を設けることによって、同
一チップ上にディジタル論理回路とアナログ回路が共存
するようなＬＳＩが開発されると予想される。
しかしながら、従来アナログ回路（ＬＳＩ）の試験に
は、ＬＳＩにアナログ信号を印加するアナログ用テスタ
が使用されており、論理ＬＳＩとアナログＩＣの両方を
試験できるようなＬＳＩテスタは開発されていない。ま
た、ディジタル回路とアナログ回路が共存するＬＳＩに
おけるテスト回路に関する発明も提案されていない。
は、ＬＳＩにアナログ信号を印加するアナログ用テスタ
が使用されており、論理ＬＳＩとアナログＩＣの両方を
試験できるようなＬＳＩテスタは開発されていない。ま
た、ディジタル回路とアナログ回路が共存するＬＳＩに
おけるテスト回路に関する発明も提案されていない。
そのため、アナログ回路を内蔵した論理ＬＳＩが開発さ
れた場合、既存のテスタを使ってＬＳＩのテストを行な
うには、論理ＬＳＩ用テスタとアナログＩＣ用テスタの
両方にＬＳＩを通してディジタル回路部とアナログ回路
部とを別々にテストしなければならない。しかし、これ
ではテストが非常に面倒になるとともに、テストに要す
る時間も長くなってしまう。
れた場合、既存のテスタを使ってＬＳＩのテストを行な
うには、論理ＬＳＩ用テスタとアナログＩＣ用テスタの
両方にＬＳＩを通してディジタル回路部とアナログ回路
部とを別々にテストしなければならない。しかし、これ
ではテストが非常に面倒になるとともに、テストに要す
る時間も長くなってしまう。
［発明の目的］ この発明の目的は、アナログ回路とディジタル回路が共
存するＬＳＩのテスティングを容易にし、かつテスト時
間を短縮できるような半導体集積回路技術を提供するこ
とにある。
存するＬＳＩのテスティングを容易にし、かつテスト時
間を短縮できるような半導体集積回路技術を提供するこ
とにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、アナログ回路とディジタル回路が共存するＬ
ＳＩの場合には、数万ゲート以上の規模となると考えら
れるので、テスト回路としても相当のハード量を負担す
ることが許容されるようになることに着目して、あらか
じめテスト回路としてＤ／Ａ変換回路とＡ／Ｄ変換回路
をチップ上に配置しておき、テストする場合にはアナロ
グ回路の前後にこのテスト用Ｄ／Ａ変換回路とＡ／Ｄ変
換回路を挿入してディジタル・インタフェースとするこ
とで、論理ＬＳＩ用テスタのみでディジタル・アナログ
共存のＬＳＩをテストすることができるようにして、デ
ィジタル・アナログ共存のＬＳＩのテスティングを容易
にし、かつテスト時間を短縮するという上記目的を達成
するものである。
ＳＩの場合には、数万ゲート以上の規模となると考えら
れるので、テスト回路としても相当のハード量を負担す
ることが許容されるようになることに着目して、あらか
じめテスト回路としてＤ／Ａ変換回路とＡ／Ｄ変換回路
をチップ上に配置しておき、テストする場合にはアナロ
グ回路の前後にこのテスト用Ｄ／Ａ変換回路とＡ／Ｄ変
換回路を挿入してディジタル・インタフェースとするこ
とで、論理ＬＳＩ用テスタのみでディジタル・アナログ
共存のＬＳＩをテストすることができるようにして、デ
ィジタル・アナログ共存のＬＳＩのテスティングを容易
にし、かつテスト時間を短縮するという上記目的を達成
するものである。
以下この発明を実施例とともに詳細に説明する。
［実施例］ 第１図に、本発明の第１の実施例が示されている。
同図において、１はディジタル回路２とアナログ回路３
が単結晶シリコン基板のような一個の半導体チップ上に
形成されてなるＬＳＩ（大規模集積回路）である。この
実施例には、アナログ入力を有しアナログ出力を有しな
いＬＳＩが示されており、５はアナログ回路３に対する
アナログ入力端子である。また、６および７はディジタ
ル回路２に対するディジタル入力端子、８および９はデ
ィジタル回路２用のディジタル出力端子である。
が単結晶シリコン基板のような一個の半導体チップ上に
形成されてなるＬＳＩ（大規模集積回路）である。この
実施例には、アナログ入力を有しアナログ出力を有しな
いＬＳＩが示されており、５はアナログ回路３に対する
アナログ入力端子である。また、６および７はディジタ
ル回路２に対するディジタル入力端子、８および９はデ
ィジタル回路２用のディジタル出力端子である。
そして、この実施例では、上記ディジタル回路２および
アナログ回路３とともに、同一半導体チップ上にテスト
用回路としてのＤ／Ａ変換回路４が形成されている。１
０はこのＤ／Ａ変換回路４に対するディジタル入力端
子、１１はＤ／Ａ変換回路４のアナログ出力端子であ
る。
アナログ回路３とともに、同一半導体チップ上にテスト
用回路としてのＤ／Ａ変換回路４が形成されている。１
０はこのＤ／Ａ変換回路４に対するディジタル入力端
子、１１はＤ／Ａ変換回路４のアナログ出力端子であ
る。
この実施例のＬＳＩにおいては、テスト時に同図に破線
Ａで示すごとく、Ｄ／Ａ変換回路４のアナログ出力端子
１１と、アナログ回路３のアナログ入力端子５との間を
接続してやる。そして、Ｄ／Ａ変換回路４のディジタル
入力端子１０に適当なディジタル信号を印加してやる。
すると、チップ内部のＤ／Ａ変換回路４で上記ディジタ
ル信号がＤ／Ａ変換されて形成されたアナログ信号がア
ナログ出力端子１１から出力され、それがアナログ入力
端子５よりチップ内部のアナログ回路３へ入力されるよ
うになる。
Ａで示すごとく、Ｄ／Ａ変換回路４のアナログ出力端子
１１と、アナログ回路３のアナログ入力端子５との間を
接続してやる。そして、Ｄ／Ａ変換回路４のディジタル
入力端子１０に適当なディジタル信号を印加してやる。
すると、チップ内部のＤ／Ａ変換回路４で上記ディジタ
ル信号がＤ／Ａ変換されて形成されたアナログ信号がア
ナログ出力端子１１から出力され、それがアナログ入力
端子５よりチップ内部のアナログ回路３へ入力されるよ
うになる。
従ってこの実施例によると、アナログ出力端子１１に直
接ＬＳＩテスタでテスト用のアナログ信号を印加する必
要がなくなる。その結果、アナログ回路とディジタル回
路が共存するＬＳＩであっても、ディジタルＬＳＩ（論
理ＬＳＩ）用テスタのみでテストを行なうことができる
ようになる。
接ＬＳＩテスタでテスト用のアナログ信号を印加する必
要がなくなる。その結果、アナログ回路とディジタル回
路が共存するＬＳＩであっても、ディジタルＬＳＩ（論
理ＬＳＩ）用テスタのみでテストを行なうことができる
ようになる。
なお、上記テスト用Ｄ／Ａ変換回路４は、ディジタル信
号に基づいてテスト用アナログ信号を形成できればよい
ので、それほど精度の高い回路でなくてもよい。従っ
て、非常に簡易なＤ／Ａ変換回路を用いることができる
ので、テスト時のみ使用する目的でＤ／Ａ変換回路を設
けても、それほどチップサイズは増大されない。
号に基づいてテスト用アナログ信号を形成できればよい
ので、それほど精度の高い回路でなくてもよい。従っ
て、非常に簡易なＤ／Ａ変換回路を用いることができる
ので、テスト時のみ使用する目的でＤ／Ａ変換回路を設
けても、それほどチップサイズは増大されない。
［実施例２］ 第２図には、本発明の第２の実施例が示されている。
この実施例は、上記第１実施例の変形例であって、テス
ト用回路として設けられたＤ／Ａ変換回路４へのディジ
タル入力信号を、テスタによって端子１０へ直接印加さ
せる代わりに、ディジタル回路２を介して間接的にＤ／
Ａ変換回路４へテスト用アナログ信号を発生させるため
のディジタル信号を供給させるようにされている。
ト用回路として設けられたＤ／Ａ変換回路４へのディジ
タル入力信号を、テスタによって端子１０へ直接印加さ
せる代わりに、ディジタル回路２を介して間接的にＤ／
Ａ変換回路４へテスト用アナログ信号を発生させるため
のディジタル信号を供給させるようにされている。
つまり、この実施例では、ＬＳＩのテスト時にＤ／Ａ変
換回路４のアナログ出力端子１１と、アナログ回路３へ
のアナログ入力端子５との間を、破線Ａのごとく接続し
た状態で、Ｄ／Ａ変換回路４において所望のレベルのア
ナログ信号を発生させるようなディジタル信号が、ディ
ジタル回路２からＤ／Ａ変換回路４へ供給されるように
する所定のテストパターンをディジタル回路２の入力端
子６および７へ入れてやる。すると、Ｄ／Ａ変換回路４
において、自動的にテスト用アナログ信号が形成されて
端子１１および５を経てアナログ回路３に入力される。
そのため、ディジタルＬＳＩ用テスタのみで、ディジタ
ル回路２とアナログ回路３のテスティングが可能とな
る。
換回路４のアナログ出力端子１１と、アナログ回路３へ
のアナログ入力端子５との間を、破線Ａのごとく接続し
た状態で、Ｄ／Ａ変換回路４において所望のレベルのア
ナログ信号を発生させるようなディジタル信号が、ディ
ジタル回路２からＤ／Ａ変換回路４へ供給されるように
する所定のテストパターンをディジタル回路２の入力端
子６および７へ入れてやる。すると、Ｄ／Ａ変換回路４
において、自動的にテスト用アナログ信号が形成されて
端子１１および５を経てアナログ回路３に入力される。
そのため、ディジタルＬＳＩ用テスタのみで、ディジタ
ル回路２とアナログ回路３のテスティングが可能とな
る。
なお、この実施例において、入力端子６および７をテス
ト信号と通常の入力信号とで共用したような場合であっ
て、ディジタル回路２の入力端子６および７に印加され
る信号が、ＬＳＩの通常の動作で印加される信号である
のか、テスト用の信号であるのかを区別してやりたいよ
うな場合もある。その場合には、例えばテストモード切
換え回路もしくはモード切換え信号を入れる端子を設
け、テスト信号と通常の入力信号とを区別するようにし
てもよい。また、そのようにした場合、アナログ回路テ
スト時以外は、ディジタル回路２からＤ／Ａ変換回路４
へ信号が入力されないようにしたり、あるいはアナログ
回路テスト時以外はＤ／Ａ変換回路４が動作されないよ
うにすることも可能である。
ト信号と通常の入力信号とで共用したような場合であっ
て、ディジタル回路２の入力端子６および７に印加され
る信号が、ＬＳＩの通常の動作で印加される信号である
のか、テスト用の信号であるのかを区別してやりたいよ
うな場合もある。その場合には、例えばテストモード切
換え回路もしくはモード切換え信号を入れる端子を設
け、テスト信号と通常の入力信号とを区別するようにし
てもよい。また、そのようにした場合、アナログ回路テ
スト時以外は、ディジタル回路２からＤ／Ａ変換回路４
へ信号が入力されないようにしたり、あるいはアナログ
回路テスト時以外はＤ／Ａ変換回路４が動作されないよ
うにすることも可能である。
［実施例３］ 第３図には、本発明の第３の実施例が示されている。
この実施例の適用の対象となるＬＳＩは、アナログ入力
とともに、アナログ出力をも有するディジタル・アナロ
グ共存のＬＳＩである。
とともに、アナログ出力をも有するディジタル・アナロ
グ共存のＬＳＩである。
同図において、３はアナログ入力端子５に接続された入
力側のアナログ回路であり、また１３はアナログ出力端
子１２に接続された出力側のアナログ回路である。
力側のアナログ回路であり、また１３はアナログ出力端
子１２に接続された出力側のアナログ回路である。
この実施例では、テスト用のＤ／Ａ変換回路４の他に、
テスト用のＡ／Ｄ変換回路１４とその出力端子１５が設
けられている。テスト用Ｄ／Ａ変換回路４によるアナロ
グ回路３に対するテスト用アナログ信号の形成の方法
は、上記第２の実施例に示した方法と同じである。ただ
し、この部分については、第１の実施例の方式を採るこ
とも可能である。
テスト用のＡ／Ｄ変換回路１４とその出力端子１５が設
けられている。テスト用Ｄ／Ａ変換回路４によるアナロ
グ回路３に対するテスト用アナログ信号の形成の方法
は、上記第２の実施例に示した方法と同じである。ただ
し、この部分については、第１の実施例の方式を採るこ
とも可能である。
アナログ回路１３のテスティングに際しては、アナログ
回路１３の出力をテストＡ／Ｄ変換回路１４に入れてや
って、ここでＡ／Ｄ変換された出力を端子１５より取り
出してＬＳＩテスタで観測することで良否判定が行なわ
れる。
回路１３の出力をテストＡ／Ｄ変換回路１４に入れてや
って、ここでＡ／Ｄ変換された出力を端子１５より取り
出してＬＳＩテスタで観測することで良否判定が行なわ
れる。
この実施例においても、さらにテストモード切換え回路
もしくはモード切換え信号の入力端子を設けて、アナロ
グ回路１３の出力信号を出力端子１２からテスト用Ａ／
Ｄ変換回路１４に切り換えたり、あるいはテスト時にの
みＡ／Ｄ変換回路１４を動作させるようにしてもよい。
もしくはモード切換え信号の入力端子を設けて、アナロ
グ回路１３の出力信号を出力端子１２からテスト用Ａ／
Ｄ変換回路１４に切り換えたり、あるいはテスト時にの
みＡ／Ｄ変換回路１４を動作させるようにしてもよい。
なお、この実施例において、Ａ／Ｄ変換回路１４に接続
された上記テスト用出力端子１５は、ディジタル回路２
のディジタル出力端子８と共用させるようにすることも
可能である。
された上記テスト用出力端子１５は、ディジタル回路２
のディジタル出力端子８と共用させるようにすることも
可能である。
［効果］ ディジタル回路とアナログ回路が共存するＬＳＩにおい
て、テスト用のＤ／Ａ変換回路またはＡ／Ｄ変換回路を
チップ上に設けて、テスト時にはアナログ回路の前後に
上記テスト用Ｄ／Ａ変換回路またはＡ／Ｄ変換回路を挿
入してディジタル・インタフェースを構成するようにし
たので、ディジタルＬＳＩ用テスタのみでテストが行な
えるという作用により、ディジタル回路とアナログ回路
の共存のＬＳＩのテスティングが容易となり、テスト時
間が短縮され、これによって、ＬＳＩの良品選別を効率
よく行なえるようになって生産性が著しく向上されると
いう効果がある。
て、テスト用のＤ／Ａ変換回路またはＡ／Ｄ変換回路を
チップ上に設けて、テスト時にはアナログ回路の前後に
上記テスト用Ｄ／Ａ変換回路またはＡ／Ｄ変換回路を挿
入してディジタル・インタフェースを構成するようにし
たので、ディジタルＬＳＩ用テスタのみでテストが行な
えるという作用により、ディジタル回路とアナログ回路
の共存のＬＳＩのテスティングが容易となり、テスト時
間が短縮され、これによって、ＬＳＩの良品選別を効率
よく行なえるようになって生産性が著しく向上されると
いう効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例にお
ける各テスト用端子１０，１１，１５は、外部ピンのよ
うな端子のみでなく、パッドのような外部端子であって
もよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例にお
ける各テスト用端子１０，１１，１５は、外部ピンのよ
うな端子のみでなく、パッドのような外部端子であって
もよい。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアナログ回路を一部
に有するディジタル回路主体のＬＳＩに適用したものに
ついて説明したが、この発明はそれに限定されるもので
なく、ディジタル回路を一部に有するアナログ回路主体
のＬＳＩを、アナログ用ＬＳＩテスタのみでテストでき
るようにしたい場合に利用することができる。
をその背景となった利用分野であるアナログ回路を一部
に有するディジタル回路主体のＬＳＩに適用したものに
ついて説明したが、この発明はそれに限定されるもので
なく、ディジタル回路を一部に有するアナログ回路主体
のＬＳＩを、アナログ用ＬＳＩテスタのみでテストでき
るようにしたい場合に利用することができる。
第１図は、本発明に係る半導体集積回路（ＬＳＩ）の第
１の実施例を示すブロック図、 第２図は、本発明の第２の実施例を示すブロック図、 第３図は、本発明の第３の実施例を示すブロック図であ
る。 １……ＬＳＩ（大規模集積回路）、２……ディジタル回
路、３，１３……アナログ回路、４……Ｄ／Ａ変換回
路、５……アナログ入力端子、６，７……ディジタル入
力端子、８，９……ディジタル出力端子、１０……テス
ト用ディジタル入力端子、１１……テスト用アナログ出
力端子、１２……アナログ出力端子、１４……Ａ／Ｄ変
換回路、１５……テスト用ディジタル出力端子。
１の実施例を示すブロック図、 第２図は、本発明の第２の実施例を示すブロック図、 第３図は、本発明の第３の実施例を示すブロック図であ
る。 １……ＬＳＩ（大規模集積回路）、２……ディジタル回
路、３，１３……アナログ回路、４……Ｄ／Ａ変換回
路、５……アナログ入力端子、６，７……ディジタル入
力端子、８，９……ディジタル出力端子、１０……テス
ト用ディジタル入力端子、１１……テスト用アナログ出
力端子、１２……アナログ出力端子、１４……Ａ／Ｄ変
換回路、１５……テスト用ディジタル出力端子。
Claims (3)
- 【請求項１】アナログ入力端子と、 該アナログ入力端子を介して外部から供給されるアナロ
グ信号を受けるアナログ回路と、 該アナログ回路の出力に入力が結合されたディジタル回
路と、 該ディジタル回路に外部からディジタル信号を供給する
ためのディジタル入力端子と、 テスト用ディジタル信号が直接外部から供給されるテス
ト用ディジタル入力端子と、 このテスト用ディジタル入力端子から供給されるテスト
用ディジタル信号を受けて、これを上記アナログ回路の
テスト用アナログ信号に変換するＤ／Ａ変換回路と、 該Ｄ／Ａ変換回路から出力されるテスト用アナログ信号
を外部に出力するためのテスト用アナログ出力端子と
を、一つの半導体基板に備えて成るものであることを特
徴とする半導体集積回路。 - 【請求項２】アナログ入力端子と、 該アナログ入力端子を介して外部から供給されるアナロ
グ信号を受けるアナログ回路と、 該アナログ回路の出力に入力が結合されたディジタル回
路と、 該ディジタル回路に外部からディジタル信号を供給する
ためのディジタル入力端子と、 上記ディジタル入力端子から供給されるディジタル信号
に基づいて上記ディジタル回路が生成するテスト用ディ
ジタル信号を受けて、これを上記アナログ回路のテスト
用アナログ信号に変換するＤ／Ａ変換回路と、 該Ｄ／Ａ変換回路から出力されるテスト用アナログ信号
を外部に出力するためのテスト用アナログ出力端子と
を、一つの半導体基板に備えて成るものであることを特
徴とする半導体集積回路。 - 【請求項３】アナログ入力端子と、 該アナログ入力端子を介して外部から供給されるアナロ
グ信号を受ける第１のアナログ回路と、 該第１のアナログ回路の出力に入力が結合されたディジ
タル回路と、 該ディジタル回路に外部からディジタル信号を供給する
ためのディジタル入力端子と、 上記ディジタル回路から出力されるディジタル信号を受
ける第２のアナログ回路と、 該第２のアナログ回路の出力を外部に出力するためのア
ナログ出力端子と、 上記ディジタル入力端子から供給されるディジタル信号
に基づいて上記ディジタル回路が生成する第１のテスト
用ディジタル信号を受けて、これを上記第１のアナログ
回路のテスト用アナログ信号に変換するＤ／Ａ変換回路
と、 該Ｄ／Ａ変換回路から出力されるテスト用アナログ信号
を外部に出力するためのテスト用アナログ出力端子と、 上記第２のアナログ回路の出力を受けて、これを第２の
テスト用ディジタル信号に変換するＡ／Ｄ変換回路と、 該Ａ／Ｄ変換回路から出力される第２のテスト用ディジ
タル信号を外部に出力するためのテスト用ディジタル出
力端子とを、一つの半導体基板に備えて成るものである
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009011A JPH0640122B2 (ja) | 1985-01-23 | 1985-01-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009011A JPH0640122B2 (ja) | 1985-01-23 | 1985-01-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61169025A JPS61169025A (ja) | 1986-07-30 |
| JPH0640122B2 true JPH0640122B2 (ja) | 1994-05-25 |
Family
ID=11708707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009011A Expired - Lifetime JPH0640122B2 (ja) | 1985-01-23 | 1985-01-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640122B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635978B2 (ja) * | 1987-10-29 | 1997-07-30 | 日本電気株式会社 | 符号復号用集積回路 |
| JP5617768B2 (ja) * | 2011-06-10 | 2014-11-05 | 株式会社デンソー | 半導体装置および半導体装置の測定方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170574U (ja) * | 1982-05-12 | 1983-11-14 | 株式会社日立製作所 | 高集積回路の試験装置 |
-
1985
- 1985-01-23 JP JP60009011A patent/JPH0640122B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61169025A (ja) | 1986-07-30 |
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