JPH0433170B2 - - Google Patents
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- Publication number
- JPH0433170B2 JPH0433170B2 JP59185844A JP18584484A JPH0433170B2 JP H0433170 B2 JPH0433170 B2 JP H0433170B2 JP 59185844 A JP59185844 A JP 59185844A JP 18584484 A JP18584484 A JP 18584484A JP H0433170 B2 JPH0433170 B2 JP H0433170B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- signal
- input
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速の通信を行う際用いるパラレル
信号をシリアルな信号に変換を行つたり、または
その逆を行うシフトレジスタ回路を構成する半導
体装置に関する。
信号をシリアルな信号に変換を行つたり、または
その逆を行うシフトレジスタ回路を構成する半導
体装置に関する。
従来例の構成とその問題点
近年画像の伝送などにより通信量が著しく増加
して来ている。そのため通信に用いる装置はます
ます高速の必要性が大きくなつて来ている。特に
デジタル信号の伝送には、高速でパラレルの信号
はシリアルの信号に変換したり、シリアルな信号
をパラレルの信号に変換したりすることが必要で
ある。このため高速で動作可能なシフトレジスタ
必要であるが、従来のシフトレジスタでは、製造
の際、動作テストはデジタルテスタを用いて行つ
ている。しかしながらタイミング信号の高速化に
伴い、タイミング信号に同期したテスト用の信号
を発生させることが難しくなり、特にタイミング
信号が1GHz以上になると高速動作テストが著し
く困難になる。
して来ている。そのため通信に用いる装置はます
ます高速の必要性が大きくなつて来ている。特に
デジタル信号の伝送には、高速でパラレルの信号
はシリアルの信号に変換したり、シリアルな信号
をパラレルの信号に変換したりすることが必要で
ある。このため高速で動作可能なシフトレジスタ
必要であるが、従来のシフトレジスタでは、製造
の際、動作テストはデジタルテスタを用いて行つ
ている。しかしながらタイミング信号の高速化に
伴い、タイミング信号に同期したテスト用の信号
を発生させることが難しくなり、特にタイミング
信号が1GHz以上になると高速動作テストが著し
く困難になる。
発明の目的
本発明の目的は、従来の問題点を解決するもの
で、動作テストが容易なシフトレジスタを構成す
る半導体装置を提供することを目的としている。
で、動作テストが容易なシフトレジスタを構成す
る半導体装置を提供することを目的としている。
発明の構成
本発明の半導体装置は、タイミング信号と同期
して入力信号を取り込むフリツプフロツプと入力
端子からの前記入力信号を制御して前記フリツプ
フロツプに印加する論理回路とを含む１ビツト単
位を複数段備えたシフトレジスタ回路を有し、所
定の段の前記所定のフリツプフロツプの出力信号
を反転した信号出力端子と前記所定の段の入力端
子と接続線にて接続し、前記所定のフリツプフロ
ツプの動作テスト後前記接続線が断線可能とした
ものである。すなわち、本発明は、シフトレジス
タ回路を構成する各フリツプフロツプの出力信号
の反転信号を、フリツプフロツプの入力端子に入
力することにより、２分周の分周器が構成できる
ことを利用して、シフトレジスタの各ビツトのフ
リツプフロツプの入力信号を制御する論理回路通
して各ビツトのフリツプフロツプの入力信号と
し、出力の反転信号が入力出来るように構成して
おくことにより、各ビツトで1/2の分周器が構成
でき、フリツプフロツプの高速動作が確認でき、
シフトレジスタの高速動作が予測できる。
して入力信号を取り込むフリツプフロツプと入力
端子からの前記入力信号を制御して前記フリツプ
フロツプに印加する論理回路とを含む１ビツト単
位を複数段備えたシフトレジスタ回路を有し、所
定の段の前記所定のフリツプフロツプの出力信号
を反転した信号出力端子と前記所定の段の入力端
子と接続線にて接続し、前記所定のフリツプフロ
ツプの動作テスト後前記接続線が断線可能とした
ものである。すなわち、本発明は、シフトレジス
タ回路を構成する各フリツプフロツプの出力信号
の反転信号を、フリツプフロツプの入力端子に入
力することにより、２分周の分周器が構成できる
ことを利用して、シフトレジスタの各ビツトのフ
リツプフロツプの入力信号を制御する論理回路通
して各ビツトのフリツプフロツプの入力信号と
し、出力の反転信号が入力出来るように構成して
おくことにより、各ビツトで1/2の分周器が構成
でき、フリツプフロツプの高速動作が確認でき、
シフトレジスタの高速動作が予測できる。
実施例の説明
第１図は本発明の一実施例におけるシフトレジ
スタのブロツク図を示すものである。１はフリツ
プフロツプ、２は入力信号制御用の論理回路であ
る。フリツプフロツプ１と入力信号制御用の論理
回路２は、必要なビツト数ｎ個→接続されてい
る。ここで、コントロール１とコントロール２の
信号を選ぶことにより、各ビツトの入力P1，P2，
…，Pnがフリツプフロツプの入力D1，D2，…，
Dnにそのまま入力されるようにしておく、ここ
でそれぞれのフリツプフロツプの出力Q1，Q2，
…Qnの反転信号1，2，……，ｎを各ビツ
トの入力P1，P2，……Pnにそれぞれ後に溶断等
により断線可能な配線３で接続する。他の方法と
して、反転信号の出力にパツドを設けておき、プ
ローブにより外部回路を通して信号入力用のパツ
ドと接続してもよい。こうすることにより、フリ
ツプフロツプを用いた1/2分周器が各ビツトにつ
いて構成できタイミング信号CLKの周波数の1/2
の周波数が出力Q1，Q2，…Qnにそれぞれ出力さ
れる。これにより各ビツトについてフリツプフロ
ツプの動作テストを行うことができ、シフトレジ
スタの動作の予測を行うことができる。
スタのブロツク図を示すものである。１はフリツ
プフロツプ、２は入力信号制御用の論理回路であ
る。フリツプフロツプ１と入力信号制御用の論理
回路２は、必要なビツト数ｎ個→接続されてい
る。ここで、コントロール１とコントロール２の
信号を選ぶことにより、各ビツトの入力P1，P2，
…，Pnがフリツプフロツプの入力D1，D2，…，
Dnにそのまま入力されるようにしておく、ここ
でそれぞれのフリツプフロツプの出力Q1，Q2，
…Qnの反転信号1，2，……，ｎを各ビツ
トの入力P1，P2，……Pnにそれぞれ後に溶断等
により断線可能な配線３で接続する。他の方法と
して、反転信号の出力にパツドを設けておき、プ
ローブにより外部回路を通して信号入力用のパツ
ドと接続してもよい。こうすることにより、フリ
ツプフロツプを用いた1/2分周器が各ビツトにつ
いて構成できタイミング信号CLKの周波数の1/2
の周波数が出力Q1，Q2，…Qnにそれぞれ出力さ
れる。これにより各ビツトについてフリツプフロ
ツプの動作テストを行うことができ、シフトレジ
スタの動作の予測を行うことができる。
次に第２図に実際の回路の一例を用いて説明す
る。第２図に示す回路は４ビツトのシフトレジス
タであり、１１，２１，３１，４１はフリツプフ
ロツプ、１２，２２，３２，４２は入力信号制御
用の論理回路である。１４はタイミング信号
（CLK）の入力端子、１３はコントロール信号入
力端子である。ここでシフトレジスタの第４ビツ
ト動作テストを行う。第４ビツト目の出力の反転
出力端子１５と、第４ビツト目の入力端子１６を
後にレーザ等によるトリミング可能な配線４３を
用いて接続する。コントロール信号１３を論理
“０”とすると、入力信号制御用の論理回路４２
は入力された信号をそのままフリツプフロツプ４
１の入力として出力を出す。このように接続する
とフリツプフロツプ４１は1/2分周器として動作
する。従つてシフトレジスタの高速動作テストの
一部を複雑なタイミング発生装置を用いずに行う
ことができる。なお配線４３は、テスト終了後断
線させる。
る。第２図に示す回路は４ビツトのシフトレジス
タであり、１１，２１，３１，４１はフリツプフ
ロツプ、１２，２２，３２，４２は入力信号制御
用の論理回路である。１４はタイミング信号
（CLK）の入力端子、１３はコントロール信号入
力端子である。ここでシフトレジスタの第４ビツ
ト動作テストを行う。第４ビツト目の出力の反転
出力端子１５と、第４ビツト目の入力端子１６を
後にレーザ等によるトリミング可能な配線４３を
用いて接続する。コントロール信号１３を論理
“０”とすると、入力信号制御用の論理回路４２
は入力された信号をそのままフリツプフロツプ４
１の入力として出力を出す。このように接続する
とフリツプフロツプ４１は1/2分周器として動作
する。従つてシフトレジスタの高速動作テストの
一部を複雑なタイミング発生装置を用いずに行う
ことができる。なお配線４３は、テスト終了後断
線させる。
第３図に本発明の他の実施例を示す。フリツプ
フロツプ５１と、入力信号制御用の論理回路５２
とで通常のシフトレジスタの１ビツト分を構成し
ている。入力信号制御用の論理回路５２の入力Ｐ
端子に例えばNOR回路５３，５４をそれぞれ第
３図に示すように、フリツプフロツプ５１の出力
の反転信号と評価用コントロール信号端子Ｅと
をNOR回路５４に入力し、NOR回路５４の出力
とシフトレジスタの入力とをNOR回路５３に
入力し、NOR回路５３の出力を入力信号制御用
論理回路５２の入力Ｐに接続する。入力信号制御
用の論理回路５２のコントロール信号を選ぶこと
により、入力信号制御用の論理回路５２は入力さ
れた信号をそのままフリツプフロツプ５１の入力
として出力を出すことができる。この状態で、評
価用のコントロール信号端子Ｅに論理“０”を、
Ｐ端子に論理“０”を入力することにより、第３
図に示すシフトレジスタの１ビツト分は1/2の分
周器を構成することができ、高速動作テストが複
雑なタイミング発生装置を用いずに行うことがで
きる。
フロツプ５１と、入力信号制御用の論理回路５２
とで通常のシフトレジスタの１ビツト分を構成し
ている。入力信号制御用の論理回路５２の入力Ｐ
端子に例えばNOR回路５３，５４をそれぞれ第
３図に示すように、フリツプフロツプ５１の出力
の反転信号と評価用コントロール信号端子Ｅと
をNOR回路５４に入力し、NOR回路５４の出力
とシフトレジスタの入力とをNOR回路５３に
入力し、NOR回路５３の出力を入力信号制御用
論理回路５２の入力Ｐに接続する。入力信号制御
用の論理回路５２のコントロール信号を選ぶこと
により、入力信号制御用の論理回路５２は入力さ
れた信号をそのままフリツプフロツプ５１の入力
として出力を出すことができる。この状態で、評
価用のコントロール信号端子Ｅに論理“０”を、
Ｐ端子に論理“０”を入力することにより、第３
図に示すシフトレジスタの１ビツト分は1/2の分
周器を構成することができ、高速動作テストが複
雑なタイミング発生装置を用いずに行うことがで
きる。
以上の集積回路を作成する場合は、実際には評
価用のコントロール信号端子ＥのパツドとNOR
回路５３，５４とを同一チツプ内に含有するだけ
でよい。シフトレジスタを使用中はコントロール
信号端子Ｅは論理“１”の状態にしておく。
価用のコントロール信号端子ＥのパツドとNOR
回路５３，５４とを同一チツプ内に含有するだけ
でよい。シフトレジスタを使用中はコントロール
信号端子Ｅは論理“１”の状態にしておく。
本発明の動作テストを用いることにより、シフ
トレジスタの動作の確認が各ビツトにおいておの
おの独立に行うことができるため、歩留りが比較
的低い非常に高速の集積回路たとえばGaAsを用
いたような半導体装置を始め、シリコンを用いた
ECL等の高速動作を行う論理回路の評価におい
て有効である。
トレジスタの動作の確認が各ビツトにおいておの
おの独立に行うことができるため、歩留りが比較
的低い非常に高速の集積回路たとえばGaAsを用
いたような半導体装置を始め、シリコンを用いた
ECL等の高速動作を行う論理回路の評価におい
て有効である。
発明の効果
シフトレジスタの各ビツトのフリツプフロツプ
の出力信号を反転した信号を、それぞれのフリツ
プフロツプの入力端子に入力出来るように構成す
ることにより、各ビツトを1/2分周器として評価
し、高速動作テストを容易に行うことができるよ
うになり、その実用的効果は大きい。
の出力信号を反転した信号を、それぞれのフリツ
プフロツプの入力端子に入力出来るように構成す
ることにより、各ビツトを1/2分周器として評価
し、高速動作テストを容易に行うことができるよ
うになり、その実用的効果は大きい。
第１図は本発明の一実施例におけるシフトレジ
スタのブロツク図、第２図は本発明の他の実施例
におけるシフトレジスタの回路図、第３図は本発
明の他の実施例のシフトレジスタの１ビツト分の
ブロツク図である。 １，１１，２１，３１，４１，５１……フリツ
プフロツプ、２，１２，２２，３２，４２，５２
……入力信号制御用の論理回路、５３，５４……
NOR回路。
スタのブロツク図、第２図は本発明の他の実施例
におけるシフトレジスタの回路図、第３図は本発
明の他の実施例のシフトレジスタの１ビツト分の
ブロツク図である。 １，１１，２１，３１，４１，５１……フリツ
プフロツプ、２，１２，２２，３２，４２，５２
……入力信号制御用の論理回路、５３，５４……
NOR回路。
Claims (1)
- 【特許請求の範囲】 １ タイミング信号と同期して入力信号を取り込
むフリツプフロツプと入力端子からの前記入力信
号を制御して前記フリツプフロツプに印加する論
理回路とを含む１ビツト単位を複数段備えたシフ
トレジスタ回路を有し、所定の段の前記所定のフ
リツプフロツプの出力信号を反転した信号出力端
子と前記所定の段の入力端子とを接続線にて接続
し、前記所定のフリツプフロツプの動作テスト後
前記接続線が断線可能なことを特徴とした半導体
装置。 ２ 断線を外部からの制御信号による接続線の分
離で行うことを特徴とする特許請求の範囲第１項
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185844A JPS6163114A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185844A JPS6163114A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6163114A JPS6163114A (ja) | 1986-04-01 |
| JPH0433170B2 true JPH0433170B2 (ja) | 1992-06-02 |
Family
ID=16177864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185844A Granted JPS6163114A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163114A (ja) |
-
1984
- 1984-09-05 JP JP59185844A patent/JPS6163114A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6163114A (ja) | 1986-04-01 |
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