JPH0640317B2 - デジタルデータ処理システム - Google Patents

デジタルデータ処理システム

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JPH0640317B2
JPH0640317B2 JP62234715A JP23471587A JPH0640317B2 JP H0640317 B2 JPH0640317 B2 JP H0640317B2 JP 62234715 A JP62234715 A JP 62234715A JP 23471587 A JP23471587 A JP 23471587A JP H0640317 B2 JPH0640317 B2 JP H0640317B2
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)

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  • General Physics & Mathematics (AREA)
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  • Communication Control (AREA)
  • Computer And Data Communications (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、デジタルデータ処理システムの分野
に係り、より詳細には、主メモリに記憶されたデータが
システム内の他のユニットによってオーバーライトされ
ているようなデータを含んでいるプロセッサキャッシュ
メモリ回路に無効(stale)入力とマーク付けするための
システムに係る。
従来の技術 典型的なデジタルデータ処理システムは、３つの基本的
な要素、即ち、プロセッサ要素、メモリ要素及び入力／
出力要素を備えている。メモリ要素は、アドレス可能な
記憶位置に情報を記憶する。この情報は、データと、デ
ータを処理するための命令とを含んでいる。プロセッサ
要素は、１つ以上のデジタルデータ処理ユニット、即ち
「プロセッサ」を備えており、各プロセッサは、メモリ
要素から情報を転送もしくはフェッチしてきて、入って
くる情報を命令又はデータとして解釈しそして命令に基
づいてデータを処理する。次いで、その結果がメモリ要
素内のアドレスされた位置に記憶される。
又、入力／出力要素は、システムに情報を転送したり処
理済みデータをシステムから得たりするためにメモリ要
素と通信する。入力／出力要素を構成するユニットは、
通常、プロセッサ要素によってそこに供給される制御情
報に基づいて作動する。制御情報は、入力／出力ユニッ
トによって実行されるべき動作を定める。入力／出力ユ
ニットによって実行される動作の少なくとも１つの種類
は、ユーザ情報、即ち、ユーザプログラムによって使用
される情報を、入力／出力ユニットとメモリ要素との間
で転送することである。入力／出力要素を構成する典型
的なユニットは、例えば、プリンタ、テレタイプライタ
及びビデオディスプレイターミナルであり、又、ディス
クやテープ記憶ユニットのような二次情報記憶装置も含
む。
ディスク記憶ユニット、及び或る条件のもとでは、テー
プ記憶ユニットは、入力／出力装置として働くのに加え
て、メモリ要素の一部分としても機能する。特に、メモ
リ要素は、典型的に、比較的迅速にプロセッサに内容を
アクセスすることのできる主メモリを備えているが、こ
れは一般にコストの高い記憶装置である。近代的な主メ
モリは、典型的にＭＯＳ又はバイポーラ半導体技術を用
いて実施され、１メガバイト未満から数十メガバイトの
記憶容量を与えることができる。
一方、ディスク記憶ユニットに記憶された情報をアクセ
スするのに要する時間は主メモリよりも相当に長いが、
ディスクユニットは、数百メガバイト以上の非常に大き
な記憶容量を比較的安いコストで実現することができ
る。更に、主メモリとは異なり、ディスク記憶装置は不
揮発性であり、即ち、電力が取り去られても情報が失わ
れることはない。それ故、ディスクユニットは、主メモ
リのバックアップ記憶装置として使用され、即ち、プロ
グラムがそれを必要とするまで主メモリに送り込まれな
い情報のための記憶装置として使用される。主メモリに
はないがディスクには記憶されている情報がプログラム
により要求された場合には、その情報が主メモリに転送
される。もし必要であれば、ディスクユニットからの情
報が転送された主メモリ内の位置の内容は、ディスクか
らのデータでオーバーライトされる前にディスクユニッ
トに転送して記憶することができる。
多くのデジタルデータ処理システムでは、プロセッサ
（１つのプロセッサのみであると仮定する）と、大量記
憶装置と、他の入力／出力装置の全てが単一の主メモリ
又は少数の主メモリモジュールのみと通信する。従っ
て、主メモリに対する競合状態を招き、主メモリから迅
速に情報を得るというプロセッサの能力を妨げる。これ
は、次いで、プロセッサがプログラムを実行する速度を
低下させる。この競合の問題は、全てのユニットが単一
の入力／出力バスに接続されている場合には転送しよう
とする全ての情報をこの単一のバスを通して転送しなけ
ればならないので、益々顕著なものとなる。
従って、多くの近代的なコンピュータシステムでは、プ
ロセッサがキャッシュメモリを備えており、これは、プ
ロセッサのみがアクセスできる小さな専用メモリであ
り、主メモリ内の最も新しく要求された位置及びその付
近の位置からの情報を記憶する。典型的なデータ処理シ
ステムにおいて、プロセッサが主メモリ内の位置から或
る情報項目を要求した場合には、その短時間後に隣接位
置の内容も要求されることが多い。従って、プロセッサ
が主メモリからの情報を要求できる場合には、その時に
必要である以上に要求を発することになり、その短時間
後に残りの情報の少なくとも若干が必要となることが予
想される。プロセッサがその時必要な項目情報を得る
と、直ちにそれを使用し始めることができ、そしてプロ
セッサがその時受け取った他の情報を使用できると分か
った場合には、その情報がキャッシュに記憶され、主メ
モリから得るまで待機する必要がなくなる。
典型的に、キャッシュメモリは、所定量の情報を各々記
憶することのできるブロックに編成される。主メモリか
ら情報が検索されてキャッシュのブロックへロードされ
た時には、そのブロックに「タグ」と称するアドレスが
指定される。このタグは、情報が検索された主メモリ内
の対応位置のアドレスに対応するもので、従って、キャ
ッシュのブロックは、主メモリ内の位置で識別される。
プロセッサが情報を要求する時には、キャッシュ内のタ
グを調べて、ブロックが要求された情報を含んでいるか
どうかを判断することができる。もしそうであれば、キ
ャッシュから情報が得られ、さもなくば、プロセッサは
主メモリから情報を検索する。
前記したように、ディスクユニットが主メモリへ情報を
転送する時には、予め主メモリにあった情報にオーバー
ライトすることがある。然し乍ら、このようなことが生
じた時に、主メモリ内の位置からキャッシュ内の１つ以
上のブロックに情報が記憶されていた場合には、これら
ブロック内の情報が無効となり、即ち、これらブロック
は、メモリ内の情報のコピーを含まないことになる。
発明の構成 本発明は、キャッシュメモリ内の無効ブロックにマーク
を付けて、これらブロックに関連した主メモリの内容が
キャッシュに情報が記憶されて以来変更されているとい
うことを指示する新規で且つ改良された機構を提供する
ことである。
要約すると、デジタルデータ処理システムは、バスイン
ターフェイス回路によって制御されるキャッシュメモリ
を含むプロセッサを備えている。このプロセッサは、共
通のバスを通して、主メモリ及び１つ以上の二次情報記
憶ユニットと通信する。共通のバスは、アドレス及び情
報を転送するラインと、アドレスが転送されている時を
識別するアドレスストローブ信号を送るラインと、キャ
ッシュ制御信号を転送するラインとを含んでいる。アド
レスラインを経てアドレスが転送される直前であって且
つアドレスストローブ信号が肯定される直前にキャッシ
ュ制御信号が肯定された場合には、バス制御回路が、そ
のアドレスを、キャッシュメモリの内容に関連したアド
レスと比較する。キャッシュメモリ内のブロックが、転
送されているアドレスに関連している場合には、バス制
御回路がキャッシュブロックの内容を無効であるとマー
ク付けする。この無効であるとマーク付けされたブロッ
クの付近の主メモリ位置に関連した第２のブロックも、
アドレスストローブ信号が肯定される間に再びキャッシ
ュ制御信号が発生する場合は、無効であるとマーク付け
される。
本発明は、特許請求の範囲に特に指摘する。本発明の上
記及び更に別の効果は、添付図面を参照した以下の詳細
な説明から良く理解されよう。
実施例 第１図を説明すれば、本発明によるデータ処理システム
は、基本的な要素として、プロセッサ１０と、メモリ１
１と、１つ以上の入力／出力ユニット１２とを備えてい
る。バス１３は、プロセッサ１０と、メモリ１１と、入
力／出力ユニット１２とを並列に相互接続する。プロセ
ッサ１０は、メモリユニット１１内のアドレス可能な記
憶位置に記憶された命令を実行する。命令は、オペラン
ドについて実行すべきオペレーションを識別し、オペラ
ンドもメモリユニット内のアドレス可能な位置に記憶さ
れる。命令及びオペランドは、必要とされる時にプロセ
ッサ１０によってフェッチされ、処理されたデータは、
メモリ１１に記憶するように返送される。又、プロセッ
サ１０は、制御情報を入力／出力ユニット１２に送信し
て、これらユニットが選択されたオペレーションを行な
えるようにし、例えば、メモリ１１にデータを送信した
りメモリ１１からデータを検索したりできるようにす
る。このようなデータは、メモリ１１に送られる命令又
はオペランドを含んでもよいし、或いは記憶又は表示の
ためにメモリ１１から検索された処理済みデータを含ん
でもよい。
オペレータコンソール１４は、オペレータのインターフ
ェイスとして働く。これは、オペレータがデータを調べ
たり蓄積したり、プロセッサ１０の動作を停止するか又
は一連の命令を通してプロセッサ１０を歩進させたり、
それに応じたプロセッサ１０の応答を判断したりできる
ようにする。又、このコンソールによりオペレータはブ
ートストラップ手順を通してシステムを初期化すること
ができると共に、全データ処理システムについて種々の
診断テストを実行することができる。
メモリ１１は、メモリ制御器１５を備えており、この制
御器は、バス１３に直結されると共に複数のアレイ１７
に接続される。このアレイ１７は、情報が記憶される複
数のアドレス可能な記憶位置を含んでいる。メモリ制御
器１５は、プロセッサ１０又は入力／出力ユニット１２
からバス１３を経て転送要求を受け取る。メモリ制御器
１５は、バス１３を経て多数の形式の転送要求を受け取
るが、これらの要求は２つの一般的な分類に含まれる。
その１つの分類においては、情報が記憶位置に書き込ま
れ即ち記憶され、そしてもう一方の分類においては、情
報が記憶位置から検索即ち読み出される。
データ処理システムは、ディスク及びテープ二次記憶ユ
ニット、テレタイプライタ、ビデオ表示ターミナル、ラ
インプリンタ、電話及びコンピュータネットワークユニ
ット、等を含む多数の形式の入力／出力ユニット１２を
含むことができる。これらの全てのユニットは、装置バ
スを経、１つ以上のバスアダプタを通してバス１３と通
信する。第１図に示すように、ディスク駆動装置２０
は、装置バス２２を経て二次記憶バスアダプタ２１に接
続されている。二次記憶バスアダプタ２１は、次いで、
バス１３に接続されている。入力／出力ユニット１２の
他のものは、装置バス２４を経て入力／出力バスアダプ
タ２５に接続されている。
プロセッサ１０によるバス１３を経ての転送は、バスイ
ンターフェイス回路３０によって制御される。バスイン
ターフェイス回路３０は、第２図について以下で述べる
ように信号を送信及び受信し、プロセッサの処理回路
（図示せず）の要求がある時に、バス１３を経て、それ
に接続された他のユニットと情報の転送を行なう。又、
バスインターフェイス回路３０は、キャッシュメモリ３
１を制御し、メモリユニット１１からバス１３を経て受
け取った情報をそこに記憶する。更に、処理回路がキャ
ッシュメモリ３１に記憶された情報を要求した場合に
は、バスインターフェイス回路３０が情報を検索し、処
理回路へ転送する。
キャッシュメモリ３１は、プロセッサ１０における一般
の情報記憶回路である。キャッシュメモリについては、
ケイ・ワング(K.Hwang)及びエフ・ブリッグ(F.Briggs)
氏のコンピュータアーキテクチャ及び並列処理(Compute
r Architecture And Parallel Processing)（１９８４
年、マグローヒル）セクション２．４、第９８頁及びそ
れ以降と、ブイ・ハマチャー(V.Hamacher)氏のコンピュ
ータオーガナイゼーション(Computer Organization)
（１９８４年、マグローヒル）セクション２．４、第９
８頁及びそれ以降とに説明されている。キャッシュメモ
リ３１は、ブロックに編成された複数の記憶位置を備え
ており、各ブロックは２つの記憶位置を含んでいる。各
記憶位置は、１つの情報ワード、即ち、バス１３を経て
一度に転送することのできる情報の量を記憶する。１つ
の特定の実施例では、１つの情報ワードが４バイトの情
報、即ち３２個の２進数の情報に対応する。従って、１
つのブロックは、８バイトの情報に対する記憶位置を含
んでいる。
当業者に明らかなように、キャッシュメモリ３１にブロ
ックとして記憶される情報は、これがメモリユニット１
１から受け取られた時に、メモリユニット１１に記憶さ
れた情報のコピーとなる。キャッシュメモリ３１の各ブ
ロックは、それに関連したタグ３２を有しており、その
内容は、情報がコピーされたメモリユニット１１内の位
置を識別するようにバスインターフェイス回路３０によ
って確立される。更に、各ブロックは、無効フラグ３３
も含んでおり、このフラグは、そのブロックの内容が実
際にそのタグによって識別された位置のコピーであるか
どうか、即ち、ブロックの内容が無効であるかどうかを
指示するためにバスインターフェイス回路によってリセ
ット即ちクリアされる。
ブロックの内容が無効であるとマーク付けされる環境
は、良く知られている。少なくとも１つのこのような環
境は、バス１３に接続された別のユニットが、メモリ１
１の或る位置に記憶するために情報を転送するが、その
位置の内容がキャッシュメモリ３１のブロックに既にコ
ピーされている時である。このようなことが生じると、
キャッシュメモリ３１内のブロックの内容が「無効」と
なり、即ち、メモリユニット１１内の位置の内容ともは
や一致しなくなり、従って、プロセッサ１０は、キャッ
シュメモリ３１のそのブロック内の情報を使用できなく
なる。１つのキャッシュブロックが２つの記憶位置を有
するような上記実施例において、いずれかの位置の内容
がメモリ内の対応位置の内容に一致しない場合には、そ
のブロックが無効であるとマークされる。
バス１３は、これに接続された種々のユニット間に信号
を搬送するための複数のラインを備えている。各々のユ
ニットは、信号の幾つか又はその全部を受信して使用す
るか或いは送信するための回路（図示せず）を備えてい
る。第２図は、バス１３の１つの実施例を構成する多数
のラインを示している。
第２図を説明すれば、バス１３は、１組のデータ／アド
レスライン（ＤＡＬ）３５を備えており、これを通して
指令側ユニットが情報を表わす信号を送信すると共に、
転送コマンド／アドレスが転送される。バス１３におい
て、転送コマンド信号、即ち、コマンドに応じて転送さ
れるべきワードの数を識別する信号は、アドレスと共に
転送される。２つ以上の情報ワードを転送すべき場合で
も１つのアドレスしか転送されず、コマンドに応答して
２つ以上のワードを転送すべき場合には、最初のワード
がアドレスにより識別された位置に関連されそしてもう
１つのワードがそれに続くアドレスにより識別された位
置から取り出される。
コマンドを発するユニットがデータ／アドレスライン３
５にアドレス信号を出して、これらラインを安定した状
態に保つと共にデスキューできるようにした後、ライン
３６を経て肯定したアドレスストローブＡＳ信号を送信
する。他のユニットは、この肯定されたアドレスストロ
ーブＡＳ信号を用いて、アドレス信号をストローブし、
使用する。アドレスを送信しているユニットがライン３
７を経てＷＲ書き込み信号も送信し、書き込み動作をで
きるようにする場合には、その送信されたアドレスによ
って識別された位置へ情報が転送されることになる。Ａ
Ｓアドレスストローブ信号を肯定した所定時間の後に、
上記のコマンドを発するユニットはコマンド及びアドレ
ス信号をデータ／アドレスライン３５から取り去り、情
報信号を出す。選択された時間の後に、情報信号が安定
化され且つデスキューされると、ユニットは、肯定した
ＤＳデータストローブ信号をライン４０に送信し、アド
レスされた位置を含むユニット、即ち、応答するユニッ
トがデータを受け取ってそのアドレスされた位置に情報
を記憶できるようにする。応答側ユニットは、次いで、
肯定したＲＤＹレディ信号をライン４１に送信し、これ
は送信側ユニットによって受信される。ＤＳデータスト
ローブ及びＡＳアドレスストローブ信号は、次いで、否
定される。その後、応答側ユニットは、ＲＤＹレディ信
号を否定する。
一方、コマンドを発生するユニット、即ち、データ／ア
ドレスラインにアドレス信号を送信したユニットがＷＲ
書き込み信号を肯定しない場合には、読み取り動作が行
なえるようにされ、応答側ユニットは、その位置に記憶
された情報をデータ／アドレスライン３５に送信する。
特に、コマンドを発するユニットは、ＡＳアドレススト
ローブ信号が肯定された或る時間後にアドレス信号を取
り去り、ＤＳデータストローブ信号を肯定する。応答側
ユニットは、データ／アドレスライン３５のアドレスに
よって識別された位置から情報信号を供給し、ＲＤＹレ
ディ信号を肯定する。これに応答して、コマンドを発す
るユニットは、データ／アドレスライン３５の信号をス
トローブし、ＤＳデータストローブ及びＡＳアドレスス
トローブ信号を否定し、そして応答側ユニットがＲＤＹ
レディ信号を否定する。
前記したように、多数の情報ワードは、単一のアドレス
に応答してバス１３を経て転送される。これは、ＡＳア
ドレスストローブ信号を肯定状態に維持すると共に、転
送すべき各ワードに対してＤＳデータストローブ信号を
肯定するコマンド発生ユニットによって行なわれる。書
き込み動作である場合には、コマンド発生ユニットは、
各々の肯定されたＤＳデータストローブ信号に対して新
たな情報を送信し、受信側ユニットは、それに応答して
ＲＤＹレディ信号を肯定する。受信側ユニットがこのレ
ディ信号を否定した後、コマンド発生ユニットは新たな
情報ワードを送信すると共に、ＤＳデータストローブ信
号を肯定する。
読み取り動作の場合に、コマンドを発するユニットがＤ
Ｓデータストローブ信号を送信した後、受信側ユニット
は新たな情報ワードをデータ／アドレスライン３５に送
り、ＲＤＹ信号を肯定する。受信側ユニットがＲＤＹ信
号を否定した後、コマンドを発するユニットは、再び、
ＤＳデータストローブ信号を肯定する。
コマンドを発するユニットは、メモリユニットへの又は
メモリユニットからの転送を開始するいかなるユニット
であってもよい。第１図に示すデジタルデータ処理シス
テムにおいては、プロセッサ１０及び二次記憶バスアダ
プタ２１がメモリユニット１１との転送を開始する。更
に、或る状態のもとでは、入力／出力バスアダプタ２５
もメモリユニット１１との転送を開始する。従って、ア
ダプタ２１及び２５は、メモリユニット１１に直接アク
セスし、即ち、「直接メモリアクセス」即ち「ＤＭＡ」
転送に関与する。アダプタ２１又は２５のいずれかがメ
モリとＤＭＡ転送を行ないたい場合には、これらが仲裁
動作に加わり、プロセッサ１０は、ＤＭＡ転送を行なう
べきかどうかを決定する。ＤＭＡ転送を行ないたいユニ
ットは、肯定したＤＭＲ直接メモリ要求信号をライン４
２に送信し、これに応答して、プロセッサ１０は、ライ
ン４３上のＤＭＧ直接メモリ許可信号を肯定する。ＤＭ
Ｇ直接メモリ許可信号を受信するユニットが次いでバス
１３上のコマンド発生ユニットとなる。
上記の信号に加えて、バス１３は、システム内の他のユ
ニットが割込みサービスを要求できるようにする信号
や、その他異常な事態を示す信号を搬送するための多数
のライン４４と、種々の制御及びタイミング信号を搬送
する他のライン４５とを備えている。
更に、本発明によれば、バス１３は、ＤＭＡ転送中のコ
マンド発生ユニット、即ち、バス１３を経て直接メモリ
ユニット１１に情報信号を転送するアダプタ２１又は２
５のようなユニットによって肯定されるＣＣＴＬキャッ
シュ制御信号を搬送するためのライン４６も備えてい
る。このコマンド発生ユニットは、ＣＣＴＬキャッシュ
制御信号を、バス１３の他のラインを経て送られる信号
と共に使用して、バスインターフェイス回路３０を作動
可能にし、（ａ）データ／アドレスライン３５上のアド
レス信号によって識別されたアドレス位置の内容がキャ
ッシュメモリ３１内のブロックにコピーされたかどうか
を、タグ３２の内容とアドレス信号を比較することによ
って判断し、そして（ｂ）アドレス信号とキャッシュタ
グ３２とが一致する場合、即ち、ブロックにコピーがな
されている場合には、そのブロックの無効フラグ３３を
セットし、メモリユニット１１内の対応する位置がオー
バーライトされていることを指示する。バスインターフ
ェイス回路３０がこれらの動作を実行する間に、コマン
ド発生ユニット及びアドレスされたユニットは、データ
／アドレスライン３５と上記のＤＳデータストローブ信
号とを用いてバス１３を経て情報の転送を続ける。従っ
て、転送されている情報がバス１３上の他の信号に関連
して通常キャッシュへロードすることのできた情報であ
る場合にＣＣＴＬキャッシュ制御信号を肯定することに
より、コマンド発生ユニットは、バス１３を経て情報転
送を開始できると共に、バスインターフェイス回路３０
が上記した動作を実行できるようにする。
第３Ａ図及び第３Ｂ図は、ライン４６（第２図）のＣＣ
ＴＬキャッシュ制御信号を含む種々の信号に対するタイ
ミングを示している。第３Ａ図は、キャッシュの１つの
ブロックを無効であるとマーク付けする転送に関連した
タイミングを示しており、そして第３Ｂ図は、多数のブ
ロックを無効であるとマーク付けする転送に関連したタ
イミングを示している。前記したように、コマンドを発
するユニットは、ＡＳアドレスストローブ信号を肯定状
態に維持することにより単一のアドレス転送に応答して
多数の記憶位置との情報転送を行なうことができる。こ
れが生じた場合には、バスインターフェイス回路３０
は、キャッシュメモリ３１（第１図）の多数のブロック
を無効であるとマーク付けしなければならない。
第３Ａ図を説明すれば、ＣＣＴＬキャッシュ制御信号
は、コマンド発生ユニットがデータ／アドレスラインに
アドレス信号を発生する前であって且つＡＳアドレスス
トローブ信号を肯定する前にこのコマンド発生ユニット
によって肯定される。これにより、バスインターフェイ
ス回路が調整されて、この回路がキャッシュタグ３２の
内容と比較すべきアドレスが予想される。第１図に示す
実施例ではアダプタ２１又は２５のいずれかであるコマ
ンド発生ユニットは、データ／アドレスライン３５にア
ドレス信号を発生し、ＡＳアドレスストローブ信号を肯
定する。コマンド発生ユニットがＡＳアドレスストロー
ブ信号を肯定する時間に、このユニットは、ＣＣＴＬキ
ャッシュ制御信号を否定することができる。
肯定されたＣＣＴＬキャッシュ制御信号に応答して、プ
ロセッサ１０、より詳細には、バスインターフェイス回
路３０は、ＡＳアドレスストローブ信号が肯定された時
にデータ／アドレスライン３５からアドレス信号をスト
ローブするように調整される。アドレス信号をストロー
ブした後、バスインターフェイス回路３０は、それらを
タグ３２の内容と比較し、それらが一致する場合には、
一致があったブロックに関連した無効フラグ３３をセッ
トして、そのブロックを無効であるとマーク付けする。
第３Ｂ図に示すように、ＣＣＴＬキャッシュ制御信号が
再び肯定にされる一方、ＡＳアドレスストローブ信号が
肯定にされた場合には、バスインターフェイス回路３０
は、キャッシュ３１内のブロックと、データ／アドレス
ライン３５を経て最初に送信されたアドレス信号に関連
した第２のアドレスとの間に一致が存在するかどうかを
決定する。特に、或るブロックがメモリユニット１１内
の２つの位置に対する記憶位置を含んでいるような実施
例においては、第２のアドレスがメモリ内の隣接ブロッ
クのアドレスとみなされる。ＣＣＴＬキャッシュ制御信
号が再び肯定された時には、バスインターフェイス回路
３５は、タグ３２と、データ／アドレスライン３５を経
て受け取って２だけ増加したアドレスを構成するアドレ
スとの間に一致があるかどうかを決定する。
以上、本発明の特定の実施例に限定して説明したが、本
発明の幾つか又は全ての効果を達成しながらも多数の修
正及び変更をなし得ることが当業者に明らかであろう。
それ故、本発明の範囲内に包含される全ての修正や変更
は特許請求の範囲内に含まれるものとする。
【図面の簡単な説明】
第１図は、本発明により構成されたデジタルデータ処理
システムのブロック図、 第２図は、第１図に示されたシステムの種々のユニット
を接続するのに使用するバスの種々のラインを示す図、
そして 第３図は、第３Ａ図及び第３Ｂ図より成るもので、第１
図に示されたシステムの動作を理解するのに有用なタイ
ミング図である。 １０……プロセッサ、１１……メモリ １２……入力／出力ユニット １３……バス １４……オペレータコンソール １５……メモリ制御器、１７……アレイ ２０……ディスク駆動装置 ２１、２５……バスアダプタ ２２、２４……装置バス ３０……バスインターフェイス回路 ３１……キャッシュメモリ ３２……タグ、３３……無効フラグ ３５……データ／アドレスライン

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】デジタルデータ処理システムのバス（１
    ３）に接続されるユニット（１０）であって、上記バス
    には少なくとも１つの他のユニット（１５、２５）も接
    続されており、上記ユニットは、各々ブロック（ブロッ
    ク０−ブロックＮ）、タグ記憶器（３２）及び有効状態
    と無効状態を有する無効フラグ（３３）からなる複数の
    エントリを有するキャッシュメモリ（３１）を含み、上
    記ユニットは、更にアドレス信号、アドレス制御信号及
    びキャッシュ制御信号を、上記バスの各ライン（３５、
    ３６、４６）を介して受信するために上記バスに接続さ
    れるバスインターフェース回路（３０）を含み、上記バ
    スインターフェース回路が、上記キャッシュメモリに接
    続されており、このバスインターフェース回路が、 Ａ．上記バスに接続され、上記アドレス制御信号に応答
    して、上記アドレス信号を受信するためのアドレス受信
    回路、 Ｂ．上記アドレス受信回路及び上記タグ記憶器（３２）
    の全てに接続され、キャッシュ制御信号の第１回目の受
    信に応答して、上記アドレス信号の第１のものが、上記
    タグ記憶器（３２）の内容に一致するか否かを決め、且
    つ前記キャッシュ制御信号の次回の受信に応答して、上
    記アドレス信号の第１のものから所定値増加された上記
    アドレス信号の第２のものが上記タグ記憶器（３２）の
    内容に一致するか否かを決めるためのタグ比較器、及び Ｃ．上記タグ比較器及び上記バスに接続され、上記アド
    レス信号の上記第１のものに一致する内容を有するダク
    記憶器（３２）を有する各エントリの無効フラグ（３
    ３）を上記無効状態に条件付け、且つ上記アドレス信号
    の上記第２のものに一致する内容を有するタグ記憶器
    （３２）を有する各エントリの無効フラグ（３３）を無
    効状態に条件付けするための無効フラグ条件付け回路を
    含むことを特徴とするユニット。
  2. 【請求項２】上記タグ比較器が、上記キャッシュ制御信
    号の上記次回の受信に応答して、上記アドレス信号の第
    １のものを上記所定値増加された上記アドレス信号の上
    記第２のものを発生するアドレス増加器を含み、上記タ
    グ比較器が、上記アドレス信号のの上記第２のものがタ
    グ記憶器（３２）の内容に一致するか否かを決め、上記
    無効フラグ条件付け回路が、上記アドレス信号の上記第
    ２のものに一致する内容を有するタグ記憶器（３２）を
    有する各エントリの無効フラグ（３３）を上記無効状態
    に条件付けることを特徴とする特許請求の範囲第１項記
    載のユニット。
  3. 【請求項３】バス（１３）によって接続された一つのユ
    ニット（１０）と少なくとも一つの他の装置（１５、２
    ５）とを含むデジタルデータ処理シスムテであり、上記
    ユニットが、各々タグ記憶器（３２）及び有効状態及び
    無効状態を有する無効フラグ（３３）を有するブロック
    （ブッロク０−ブロックＮ）からなる複数のエントリを
    有するキャッシュメモリ手段（３１）を含み、上記ユニ
    ットは更に、アドレス信号、アドレス制御信号及びキャ
    ッシュ制御信号を上記バスの対応するライン（３５、３
    ６、４６）を介して受信するために上記バスに接続する
    ためのバスインターフェース回路手段（３０）を含み、
    上記バスインターフェース回路手段が更に上記キャッシ
    ュメモリ手段に接続されており、このバスインターフェ
    ース回路手段が、 Ａ．上記バスに接続され、上記アドレス制御信号に応答
    して上記アドレス信号を受信するアドレス受信回路、 Ｂ．上記アドレス受信回路及び全ての上記タグ記憶器
    （３２）に接続され、上記キャッシュ制御信号の第１回
    目の受信に応答して、上記アドレス信号の第１のものが
    上記タグ記憶器の内容と一致するか否かを決定し、且つ
    上記キャッシュ制御信号の次回の受信に応答して、上記
    アドレス信号の第１のものから所定値増加された上記ア
    ドレス信号の第２のものが上記タグ記憶器（３２）の内
    容に一致するか否かをを決めるタグ比較器、及び Ｃ．上記タグ比較器及び上記バスに接続され、上記アド
    レス信号の上記第１のものに一致する内容を有するダグ
    記憶器（３２）を有する各エントリの無効フラグ（３
    ３）を上記無効状態に条件付け、且つ上記アドレス信号
    の上記第２のものに一致する内容を有するタグ記憶器
    （３２）を有する各エントリの無効フラグ（３３）を上
    記無効状態に条件付けするための無効フラグ条件付け回
    路からなるシステム。
  4. 【請求項４】上記タグ比較器が、上記キャッシュ制御信
    号の次回の受信に応答して、上記アドレス信号の第１の
    ものを上記所定値増加することにより上記アドレス信号
    の第２のものを発生するためのアドレス増加器を含み、
    上記タグ比較器が上記アドレス信号の上記第２のものが
    タグ記憶器（３２）の内容に一致するか否かを決め、上
    記無効フラグ条件付け回路が、上記アドレス信号の上記
    第２のものに一致する内容を有するタグ記憶器（３２）
    を有する各エントリの無効フラグ（３３）を上記無効状
    態に条件付けることを特徴とする特許請求の範囲第３項
    記載のシステム。
  5. 【請求項５】バス（１３）に接続されるユニット（１
    ０）であり、上記ユニットは、各々ブロック（ブロック
    ０−ブロックＮ）、タグ記憶器（３２）及び有効状態及
    び無効状態を有する無効フラグ（３３）から成る複数の
    エントリを有するキャッシュメモリ（３１）を含み、上
    記ユニットは更にアドレス信号、アドレス制御信号、及
    びキャッシュ制御信号を上記バスの対応するライン（３
    ５、３６、４６）を介して受信するために上記バスに接
    続するバスインターフェース回路を含み、上記バスイン
    ターフェース回路は更に上記キャッシュメモリに接続さ
    れており、このバスインターフェイス回路は、 Ａ．上記バスに接続されており、上記アドレス制御信号
    に応答して、上記アドレス信号を受信するためのアドレ
    ス記憶器、 Ｂ．上記アドレス制御信号の受信及びキャッシュ制御信
    号の第１回目の受信に応答して、上記アドレス信号の第
    １ものを上記アドレス記憶器が発生することを可能に
    し、上記アドレス制御信号の上記受信及び上記キャッシ
    ュ制御信号の次回の受信に応答して、上記アドレス信号
    の上記第１のものから所定値増加された上記アドレス信
    号の第２のものを上記アドレス記憶器が発生することを
    可能にするアドレス増加回路、 Ｃ．上記アドレス制御信号及び上記キャッシュ制御信号
    の受信に応答して、上記第１及び第２のアドレス信号が
    上記タグ記憶器（３２）の内容に一致するか否かを決め
    るための、上記アドレス記憶器及び上記タグ記憶器（３
    ２）に接続されたタグ比較器、及び Ｄ．上記タグ比較器及び上記バスに接続され、上記アド
    レス信号の上記第１のものに一致する内容を有するタグ
    記憶器（３２）を有する各エントリの無効フラグ（３
    ３）を上記無効状態に条件付け、且つ上記アドレス信号
    の第２のものに一致する内容を有するタグ記憶器（３
    ２）を有する各エントリの無効フラグ（３３）を上記無
    効状態に条件付けするための無効フラグ条件付け回路を
    備えるユニット。
  6. 【請求項６】バス（１３）によって相互に接続されたユ
    ニット（１０）及び少なくとも一つの他の装置（１５、
    ２５）を有し、上記ユニットが、各々ブロック（ブロッ
    ク０−ブロックＮ）、タグ記憶器（３２）及び有効状態
    及び無効状態を有する無効フラグ（３３）からなる複数
    のエントリを有するキャッシュメモリ（３１）を含み、
    上記ユニットが更にアドレス信号、アドレス制御信号、
    及びキャッシュ制御信号を上記バスの対応するライン
    （３５、３６、４６）を介して受信するために上記バス
    への接続のためのバスインターフェース回路（３０）を
    含み、上記バスインターフェース回路は更に上記キャッ
    シュメモリに接続されており、このバスインターフェー
    ス回路が、 Ａ．上記バスに接続され、上記アドレス制御信号に応答
    して上記アドレス信号を受信するためのアドレス記憶
    器、 Ｂ．上記アドレス制御信号の受信及び上記キャッシュ制
    御信号の第１回目の受信に応答して、上記アドレス信号
    の第１のものを上記アドレス記憶器が発生することを可
    能にし、且つ上記アドレス制御信号の上記受信及び上記
    キャッシュ制御信号の次回の受信に応答して、上記アド
    レス信号の上記第１のものから所定値増加された上記ア
    ドレス信号の第２のものを上記アドレス記憶器が発生す
    ることを可能にするためのアドレス増加回路、 Ｃ．上記アドレス制御信号及び上記キャッシュ制御信号
    の同時受信に応答して、上記第１及び第２のアドレス信
    号が上記タグ記憶器（３２）の内容と一致するかを決め
    る、上記アドレス記憶器及び上記全てのタグ記憶器（３
    ２）に接続されたタグ比較器、及び Ｄ．上記タグ比較器及び上記バスに接続され、上記アド
    レス信号の第１のものに一致する内容を有するタグ記憶
    器（３２）を有する各エントリの無効フラグ（３３）を
    上記無効状態に条件付け、且つ上記アドレス信号の上記
    第２のものに一致する内容を有するタグ記憶器（３２）
    を有する各エントリの無効フラグ（３３）を上記無効状
    態に条件付けするための無効フラグ条件付け回路を備え
    るシステム。
  7. 【請求項７】バス（１３）に接続された少なくとも一つ
    の他のユニット（１０）を含むデジタルデータ処理シス
    テム内の上記バスに接続されたキャッシュメモリ（３
    １）内のエントリの状態を設定する方法であり、上記キ
    ャッシュメモリが、各々ブロック（ブロック０−ブロッ
    クＮ）、タグ記憶器（３２）及び有効状態及び無効状態
    を有する無効フラグ（３３）から成る複数のエントリを
    有し、上記キャッシュメモリが、アドレスを表すアドレ
    ス信号、アドレス制御信号、及びキャッシュ制御信号を
    上記バスの対応するライン（３５、３６、４６）を介し
    て受信し、上記方法が、 Ａ．上記アドレス制御信号の受信に応答して上記アドレ
    ス信号の第１のものを受信し、 Ｂ．上記キャッシュ制御信号の第１回目の受信及び上記
    アドレス制御信号の上記受信に応答して、上記受信され
    たアドレス信号の第１のものが、上記タグ記憶器（３
    ２）の内容に一致するか否かを決め、 Ｃ．上記アドレス信号の上記第１のものに一致する内容
    を有するタグ記憶器（３２）を有する各エントリの無効
    フラグ（３３）を上記無効状態に条件付け、 Ｄ．上記キャッシュ制御信号の次回の受信及び上記アド
    レス制御信号の受信に応答して、上記アドレス信号の上
    記第１のものを所定値増加して上記アドレス信号の第２
    のものを発生し、 Ｅ．上記キャッシュ制御信号の上記次回の受信及び上記
    アドレス制御信号の上記受信に応答して、上記アドレス
    信号の上記第２のものが上記タグ記憶器（３２）の内容
    に一致するか否かを決め、 Ｆ．上記アドレス信号の上記第２のものに一致する内容
    を含むタグ記憶器（３２）を有する各エントリの無効フ
    ラグ（３３）を上記無効状態に条件付ける各工程からな
    る方法。
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