JPH0640543B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0640543B2 JPH0640543B2 JP58222034A JP22203483A JPH0640543B2 JP H0640543 B2 JPH0640543 B2 JP H0640543B2 JP 58222034 A JP58222034 A JP 58222034A JP 22203483 A JP22203483 A JP 22203483A JP H0640543 B2 JPH0640543 B2 JP H0640543B2
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- JP
- Japan
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- oxide film
- gate
- film
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置の製造方法に係り、特にドレイン
耐圧およびホツトキヤリア耐圧の高いＬＤＤ（Ligh tly
Doped Drain）構造をもつMOSFETの製造に好適な半導体
装置の製造方法に関する。
耐圧およびホツトキヤリア耐圧の高いＬＤＤ（Ligh tly
Doped Drain）構造をもつMOSFETの製造に好適な半導体
装置の製造方法に関する。
従来ＬＤＤ構造のMOSFETの製造には、ゲート電極の加工
後、ＳｉＯ２膜もしくはＰＳＧ（リン硅酸ガラス）膜を
全表面に被着し、それを異方性ドライエツチしてゲート
側壁にＳｉＯ２もしくはＰＳＧを残存させる方法を用い
ていた。しかし、この場合ソース・ドレイン領域上にあ
つたゲート絶縁膜と同じ膜厚のＳｉＯ２がエツチングさ
れＳｉ基板が直接イオン衝撃を受ける。このためＳｉ表
面が損傷を受け、ソース・ドレインの接合のリーク電流
が増加するという問題があつた。さらに、素子分離領域
のＳｉＯ２もエツチングされ、寄生容量が増大する欠点
があつた。
後、ＳｉＯ２膜もしくはＰＳＧ（リン硅酸ガラス）膜を
全表面に被着し、それを異方性ドライエツチしてゲート
側壁にＳｉＯ２もしくはＰＳＧを残存させる方法を用い
ていた。しかし、この場合ソース・ドレイン領域上にあ
つたゲート絶縁膜と同じ膜厚のＳｉＯ２がエツチングさ
れＳｉ基板が直接イオン衝撃を受ける。このためＳｉ表
面が損傷を受け、ソース・ドレインの接合のリーク電流
が増加するという問題があつた。さらに、素子分離領域
のＳｉＯ２もエツチングされ、寄生容量が増大する欠点
があつた。
本発明の目的は、上記従来の問題を解決し、Ｓｉ基板が
直接イオン衝撃を受けることなく、ＬＤＤ構造を実現
し、ソース・ドレイン接合のリーク電流が十分小さい半
導体装置の製造方法を提供することである。
直接イオン衝撃を受けることなく、ＬＤＤ構造を実現
し、ソース・ドレイン接合のリーク電流が十分小さい半
導体装置の製造方法を提供することである。
本発明は、従来不可能であつたシリコン窒化膜のＳｉＯ
２に対する高選択な異方性エツチングが、Ｃ，Ｈ，Ｆを
含み、Ｆ対Ｈの比がほぼ２以下であるガスを反応ガスに
するドライエツチングで可能であるという新規な知見に
基づいてなされたものであり、ＣＨ３ＦもしくはＣＨ２
Ｆ２を用いれば極めて好ましい結果が得られる（これら
のガスを単独もしくは混合して使用できることはいうま
でもない）。この高選択、異方性エツチングを用いるこ
とにより、ドライエツチングにおいてＳｉ基板を直接イ
オン衝撃することなく、ＬＤＤ構造を実現でき、したが
ってソース・ドレイン接合のリーク電流を低減できる。
２に対する高選択な異方性エツチングが、Ｃ，Ｈ，Ｆを
含み、Ｆ対Ｈの比がほぼ２以下であるガスを反応ガスに
するドライエツチングで可能であるという新規な知見に
基づいてなされたものであり、ＣＨ３ＦもしくはＣＨ２
Ｆ２を用いれば極めて好ましい結果が得られる（これら
のガスを単独もしくは混合して使用できることはいうま
でもない）。この高選択、異方性エツチングを用いるこ
とにより、ドライエツチングにおいてＳｉ基板を直接イ
オン衝撃することなく、ＬＤＤ構造を実現でき、したが
ってソース・ドレイン接合のリーク電流を低減できる。
本発明の一実施例を第１図により説明する。第１図(a)
に示すように、ｐ型１０Ω・cmのＳｉ基板(1)上に通常
の半導体製造工程により、素子分離領域には0.6μｍの
厚い熱酸化膜(2)を選択的に形成し、能動領域には20nm
の薄い熱酸化膜(3)を形成した。その後、全表面に、Ｗ
(4)を0.3μｍスパツタ蒸着し、さらにその上にＰＳＧ
（リン硅酸ガラス(5)をＣＶＤ（化学気相蒸着）した。
その後、第１図(a)に示すように、通常の写真蝕刻法に
より、ゲート電極パターンを形成した、ＰＳＧおよびＷ
はそれぞれ、ＣＨＦ３ガス、ＳＦ６ガスを用いてドライ
エツチングした。またＷ上にＰＳＧを設けたのは、ソー
ス・ドレインのイオン打ち込みの際チヤネリングにより
ゲート下にｎ型不純物が導入されるのを防止するためで
ある。つぎにリンを加速電圧１００kV、打ち込み量３×
1013cm-2の条件でイオン打ち込みし、ソース・ドレイン
領域に低濃度のｎ型不純物層(6)を形成する。その後、
第１図(b)に示すように全面にＳｉ３Ｎ４(7)をＣＶＤ法
で0.3μｍの厚さに形成した。しかる後ＣＨ２Ｆ２ガス
を用いてＳｉ３Ｎ４を異方性エツチし、ゲート側壁にＳ
ｉ３Ｎ４(8)を残存させた。エツチングは、0.3μｍのＳ
ｉ３Ｎ４をエツチングする時間の10％オーバーに行なつ
たが、このときのソース・ドレインの上の薄いＳｉＯ２
(3)の膜厚減少量は約１nmにすぎなかつた。したがつ
て、ソース・ドレインのＳｉが直接イオン衝撃されるこ
とがなく、Ｓｉ基板が損傷を受けることがなかつた。ま
たイオン打ち込みのチヤネリング防止のＰＳＧ膜(5)も
３nmしか膜厚減少しなかつた。次に、ヒ素を加速電圧８
０kV、打ち込み量５×1015cm-2の条件でイオン打ち込み
し、ソース・ドレイン領域の高濃度ｎ型不純物層(9)を
形成した。その後通常の半導体製造工程に従い、パツシ
ベーション膜としてＰＳＧ(10)を被着し、コンタクト穴
加工、およびＡ電極配線(11)を行なつて、ＬＤＤ構造
を持つＭＯＳ−ＦＥＴを製作した。
に示すように、ｐ型１０Ω・cmのＳｉ基板(1)上に通常
の半導体製造工程により、素子分離領域には0.6μｍの
厚い熱酸化膜(2)を選択的に形成し、能動領域には20nm
の薄い熱酸化膜(3)を形成した。その後、全表面に、Ｗ
(4)を0.3μｍスパツタ蒸着し、さらにその上にＰＳＧ
（リン硅酸ガラス(5)をＣＶＤ（化学気相蒸着）した。
その後、第１図(a)に示すように、通常の写真蝕刻法に
より、ゲート電極パターンを形成した、ＰＳＧおよびＷ
はそれぞれ、ＣＨＦ３ガス、ＳＦ６ガスを用いてドライ
エツチングした。またＷ上にＰＳＧを設けたのは、ソー
ス・ドレインのイオン打ち込みの際チヤネリングにより
ゲート下にｎ型不純物が導入されるのを防止するためで
ある。つぎにリンを加速電圧１００kV、打ち込み量３×
1013cm-2の条件でイオン打ち込みし、ソース・ドレイン
領域に低濃度のｎ型不純物層(6)を形成する。その後、
第１図(b)に示すように全面にＳｉ３Ｎ４(7)をＣＶＤ法
で0.3μｍの厚さに形成した。しかる後ＣＨ２Ｆ２ガス
を用いてＳｉ３Ｎ４を異方性エツチし、ゲート側壁にＳ
ｉ３Ｎ４(8)を残存させた。エツチングは、0.3μｍのＳ
ｉ３Ｎ４をエツチングする時間の10％オーバーに行なつ
たが、このときのソース・ドレインの上の薄いＳｉＯ２
(3)の膜厚減少量は約１nmにすぎなかつた。したがつ
て、ソース・ドレインのＳｉが直接イオン衝撃されるこ
とがなく、Ｓｉ基板が損傷を受けることがなかつた。ま
たイオン打ち込みのチヤネリング防止のＰＳＧ膜(5)も
３nmしか膜厚減少しなかつた。次に、ヒ素を加速電圧８
０kV、打ち込み量５×1015cm-2の条件でイオン打ち込み
し、ソース・ドレイン領域の高濃度ｎ型不純物層(9)を
形成した。その後通常の半導体製造工程に従い、パツシ
ベーション膜としてＰＳＧ(10)を被着し、コンタクト穴
加工、およびＡ電極配線(11)を行なつて、ＬＤＤ構造
を持つＭＯＳ−ＦＥＴを製作した。
本発明の製造方法で製作したＭＯＳ−ＦＥＴは、従来の
ソース・ドレインを１回のイオン打ち込みで形成した構
造のＭＯＳＦＥＴに対し、ゲートのチヤネル長1.5μｍ
の素子で約２Ｖのドレインでレークダウン電圧の向上が
図られた。ドレインとＳｉ基板の接合のリーク電流は、
従来のゲート側壁にＳｉＯ２またはＰＳＧを残存させた
場合ソース・ドレインのＳｉ基板が直接イオン衝撃され
ることにより、ドレイン電圧５Ｖで８×10-11Ａであつ
たのに対し、本実施例に示した素子では、５×10-12Ａ
以下となつた。したがつて、リーク電流は１桁以上低減
できた。
ソース・ドレインを１回のイオン打ち込みで形成した構
造のＭＯＳＦＥＴに対し、ゲートのチヤネル長1.5μｍ
の素子で約２Ｖのドレインでレークダウン電圧の向上が
図られた。ドレインとＳｉ基板の接合のリーク電流は、
従来のゲート側壁にＳｉＯ２またはＰＳＧを残存させた
場合ソース・ドレインのＳｉ基板が直接イオン衝撃され
ることにより、ドレイン電圧５Ｖで８×10-11Ａであつ
たのに対し、本実施例に示した素子では、５×10-12Ａ
以下となつた。したがつて、リーク電流は１桁以上低減
できた。
実施例２ 第２図(a)に示すように、ｐ型10Ω・cmのＳｉ基板(51)
上に通常の半導体製造工程により、素子分離領域には0.
6μｍの厚い熱酸化膜(52)を選択的に形成し、能動領域
には20nmの薄い熱酸化膜(53)を形成した。その後、前表
面にＷ(54)を0.3μｍスパツタ蒸着し、更にその上にＰ
ＳＧ（リン硅酸ガラス）(55)をＣＶＤ法により0.1μｍ
蒸着した。その後第２図(a)に示すように通常の写真蝕
刻法により、ゲート電極パターンを形成した。この時、
ＰＳＧはＣＨＦ３ガスを用いてドライエツチした。ま
た、ＷはＳＦ６ガスを用いてドライエツチしたが、この
エツチングは0.3μｍのＷをエツチングする時間の10％
オーバに行なつた結果ＰＳＧに対しＷが片側で0.1μｍ
細くなつた。オーバエツチ時間の調整により、このＷの
細りは加減できる。次に第２図(b)に示すように全面に
Ｓｉ３Ｎ４(57)をＣＶＤ法で0.3μｍの厚さに形成し
た。しかる後ＣＨ２Ｆ２ガスを用いてこのＳｉ３Ｎ４を
異方性エツチし、ＰＳＧの庇の下のゲート側壁のＳｉ３
Ｎ４(58)を残存させた〔第２図(c)〕。エツチングは、
0.3μｍのＳｉ３Ｎ４をエツチングする時間の50％オー
バに行ない、ＰＳＧの庇の下部のＳｉ３Ｎ４(58′）の
みを残すようにした。この時、ソース・ドレイン上の薄
いＳｉＯ２(3)は５nm程しか減少せず、Ｓｉが直接イオ
ン衝撃されることもなかつた。次にヒ素を加速電圧80k
V、打ち込み量５×1015cm-3の条件でイオン打ち込み
し、ソース・ドレイン領域の高濃度不純物層(59)を形成
した〔第２図(d)〕。次に、第２図(e)に示すように、ソ
ース・ドレイン上の薄いＳｉＯ２(53)をドライエツチで
除去し、熱処理をして、そのダメージを回復させた。こ
の時の条件は９５０℃１０分のＮ２アニールであつた。
この後、全面に１００nmのＰｔをスパツタ蒸着し、４５
０℃の熱処理で、ソース・ドレイン上に白金シリサイド
（ＰｔＳｉ）(62)を形成した。その後、王水を用いて、
酸化膜、及び未反応のＰｔのみ除去した。その後、通常
の半導体製造工程に従い、パツシベーシヨン膜としてＰ
ＳＧ(60)を被着し、コンタクト穴加工、及びＡ電極配
線(61)を行なつて、第２図(f)の如きＭＯＳ−ＦＥＴを
製作した。
上に通常の半導体製造工程により、素子分離領域には0.
6μｍの厚い熱酸化膜(52)を選択的に形成し、能動領域
には20nmの薄い熱酸化膜(53)を形成した。その後、前表
面にＷ(54)を0.3μｍスパツタ蒸着し、更にその上にＰ
ＳＧ（リン硅酸ガラス）(55)をＣＶＤ法により0.1μｍ
蒸着した。その後第２図(a)に示すように通常の写真蝕
刻法により、ゲート電極パターンを形成した。この時、
ＰＳＧはＣＨＦ３ガスを用いてドライエツチした。ま
た、ＷはＳＦ６ガスを用いてドライエツチしたが、この
エツチングは0.3μｍのＷをエツチングする時間の10％
オーバに行なつた結果ＰＳＧに対しＷが片側で0.1μｍ
細くなつた。オーバエツチ時間の調整により、このＷの
細りは加減できる。次に第２図(b)に示すように全面に
Ｓｉ３Ｎ４(57)をＣＶＤ法で0.3μｍの厚さに形成し
た。しかる後ＣＨ２Ｆ２ガスを用いてこのＳｉ３Ｎ４を
異方性エツチし、ＰＳＧの庇の下のゲート側壁のＳｉ３
Ｎ４(58)を残存させた〔第２図(c)〕。エツチングは、
0.3μｍのＳｉ３Ｎ４をエツチングする時間の50％オー
バに行ない、ＰＳＧの庇の下部のＳｉ３Ｎ４(58′）の
みを残すようにした。この時、ソース・ドレイン上の薄
いＳｉＯ２(3)は５nm程しか減少せず、Ｓｉが直接イオ
ン衝撃されることもなかつた。次にヒ素を加速電圧80k
V、打ち込み量５×1015cm-3の条件でイオン打ち込み
し、ソース・ドレイン領域の高濃度不純物層(59)を形成
した〔第２図(d)〕。次に、第２図(e)に示すように、ソ
ース・ドレイン上の薄いＳｉＯ２(53)をドライエツチで
除去し、熱処理をして、そのダメージを回復させた。こ
の時の条件は９５０℃１０分のＮ２アニールであつた。
この後、全面に１００nmのＰｔをスパツタ蒸着し、４５
０℃の熱処理で、ソース・ドレイン上に白金シリサイド
（ＰｔＳｉ）(62)を形成した。その後、王水を用いて、
酸化膜、及び未反応のＰｔのみ除去した。その後、通常
の半導体製造工程に従い、パツシベーシヨン膜としてＰ
ＳＧ(60)を被着し、コンタクト穴加工、及びＡ電極配
線(61)を行なつて、第２図(f)の如きＭＯＳ−ＦＥＴを
製作した。
本実施例によれば、ゲート上のＰＳＧの庇が、エツチン
グのストツパとなつてその下部のＳｉ３Ｎ４を残すた
め、0.1μｍ程度の薄いサイドウオールを確実に形成で
きた。また、オーバエツチも十分に行なえるので、ウエ
ハ面内ばらつきも小さく抑える事ができた。
グのストツパとなつてその下部のＳｉ３Ｎ４を残すた
め、0.1μｍ程度の薄いサイドウオールを確実に形成で
きた。また、オーバエツチも十分に行なえるので、ウエ
ハ面内ばらつきも小さく抑える事ができた。
こうして作つたＭＯＳ−ＦＥＴは、シート抵抗が３Ω／
ロ以下に抑えられ、また0.1μｍのオフセツトがあるた
め、実効ゲート長が1.0μｍと短い所で動作可能であ
り、高速化がはかれた。
ロ以下に抑えられ、また0.1μｍのオフセツトがあるた
め、実効ゲート長が1.0μｍと短い所で動作可能であ
り、高速化がはかれた。
実施例３ 第３図(a)に示すようにｐ型１０ΩcmのＳｉ基板１０１
上に通常の半導体製造工程により、素子分離領域には0.
6μｍの厚い熱酸化膜１０２を選択的に形成し、能動領
域には、非常に薄いＳｉＯ２（約２nm）１０３および５
０nmのＳｉ３Ｎ４１０４の２層絶縁膜を形成した。その
後、全面に多結晶Ｓｉを約0.3μｍの厚さに堆積させ、
通常の写真蝕刻法により所定の形状に加工した１０５。
この後多結晶Ｓｉのまわりに約１０nmのＳｉＯ２１０６
を形成し、この状態で、リンを加速電圧１００kV、打ち
込み量３×1013cm-2の条件でイオン打ち込みし、ソース
・ドレイン領域に低濃度のｎ型不純物層１０７を形成す
る。その後、第３図(b)に示すように、全面にＳｉ３Ｎ
４１０８をＣＶＤ法で0.3μｍの厚さに形成した。しか
るのち、ＣＨ２Ｆ２ガスを用いて、Ｓｉ３Ｎ４を異方性
エツチし、第３図(c)に示すように、ゲート側壁にＳｉ
３Ｎ４１０８を残存させた。エツチングは、基板上のＳ
ｉ３Ｎ４を完全に除去するため0.35μｍのＳｉ３Ｎ４を
エツチングする時間の１０％オーバーに行なつたが、こ
の時の多結晶ＳｉのまわりのＳｉＯ２１０６の膜厚減少
は約２nm、Ｓｉ基板上のＳｉＯ２１０３の膜厚減少は約
１nmにすぎず、多結晶ＳｉおよびＳｉ基板が直接イオン
衝撃されることがなく、損傷を受けることがなかつた。
第３図(d)に示すように、次にヒ素を加速電圧80kV、打
ち込み量５×1015cm-2の条件でイオン打ち込みし、ソー
ス・ドレイン領域の高濃度ｎ型不純物層１０９を形成し
た。その後、通常の半導体製造工程に従い、パツシベー
シヨン膜として、ＰＳＧ１１０を被着し、コンタクト穴
加工、およびＡ電極配線１１１を行なつて、ＬＤＤ構
造をもつＭＮＯＳ ＦＥＴを製作した。このようにして
製作されたＭＮＯＳ ＦＥＴは、前の実施例と同様な高
耐圧化が実現でき、高性能のメモリを実現できた。
上に通常の半導体製造工程により、素子分離領域には0.
6μｍの厚い熱酸化膜１０２を選択的に形成し、能動領
域には、非常に薄いＳｉＯ２（約２nm）１０３および５
０nmのＳｉ３Ｎ４１０４の２層絶縁膜を形成した。その
後、全面に多結晶Ｓｉを約0.3μｍの厚さに堆積させ、
通常の写真蝕刻法により所定の形状に加工した１０５。
この後多結晶Ｓｉのまわりに約１０nmのＳｉＯ２１０６
を形成し、この状態で、リンを加速電圧１００kV、打ち
込み量３×1013cm-2の条件でイオン打ち込みし、ソース
・ドレイン領域に低濃度のｎ型不純物層１０７を形成す
る。その後、第３図(b)に示すように、全面にＳｉ３Ｎ
４１０８をＣＶＤ法で0.3μｍの厚さに形成した。しか
るのち、ＣＨ２Ｆ２ガスを用いて、Ｓｉ３Ｎ４を異方性
エツチし、第３図(c)に示すように、ゲート側壁にＳｉ
３Ｎ４１０８を残存させた。エツチングは、基板上のＳ
ｉ３Ｎ４を完全に除去するため0.35μｍのＳｉ３Ｎ４を
エツチングする時間の１０％オーバーに行なつたが、こ
の時の多結晶ＳｉのまわりのＳｉＯ２１０６の膜厚減少
は約２nm、Ｓｉ基板上のＳｉＯ２１０３の膜厚減少は約
１nmにすぎず、多結晶ＳｉおよびＳｉ基板が直接イオン
衝撃されることがなく、損傷を受けることがなかつた。
第３図(d)に示すように、次にヒ素を加速電圧80kV、打
ち込み量５×1015cm-2の条件でイオン打ち込みし、ソー
ス・ドレイン領域の高濃度ｎ型不純物層１０９を形成し
た。その後、通常の半導体製造工程に従い、パツシベー
シヨン膜として、ＰＳＧ１１０を被着し、コンタクト穴
加工、およびＡ電極配線１１１を行なつて、ＬＤＤ構
造をもつＭＮＯＳ ＦＥＴを製作した。このようにして
製作されたＭＮＯＳ ＦＥＴは、前の実施例と同様な高
耐圧化が実現でき、高性能のメモリを実現できた。
上記説明から明らかなように、本発明によれば、Ｓｉ３
Ｎ４をＳｉＯ２に対し高選択で異方性ドライエツチし
て、ゲートなどの導電体パターンの側部にＳｉ３Ｎ４を
残すことができるので、Ｓｉ基板を直接イオン衝撃する
ことがない。したがつて、ソース・ドレイン領域のＳｉ
基板が損傷を受けないので、それらの接合のリーク電流
を低減できる効果がある。また、特にＷなどの高融点金
属のチヤネリング防止膜としてＳｉＯ２やＰＳＧを用い
る場合には、それらの膜厚が減少することがないため、
チヤネリング防止に必要な最小限の膜厚にすることがで
き、ゲートの加工寸法の精度を向上できるという効果も
ある。
Ｎ４をＳｉＯ２に対し高選択で異方性ドライエツチし
て、ゲートなどの導電体パターンの側部にＳｉ３Ｎ４を
残すことができるので、Ｓｉ基板を直接イオン衝撃する
ことがない。したがつて、ソース・ドレイン領域のＳｉ
基板が損傷を受けないので、それらの接合のリーク電流
を低減できる効果がある。また、特にＷなどの高融点金
属のチヤネリング防止膜としてＳｉＯ２やＰＳＧを用い
る場合には、それらの膜厚が減少することがないため、
チヤネリング防止に必要な最小限の膜厚にすることがで
き、ゲートの加工寸法の精度を向上できるという効果も
ある。
このような効果は、Ｓｉ３Ｎ４のドライエツチングを、
Ｃ，ＨおよびＦなる組成を有し、Ｆ対Ｈの比がほぼ２以
下のガスを反応ガスとして用いたために得られたもので
あり、ＣＨ３ＦおよびまたはＣＨ２Ｆ２を用いれば、と
くに好ましい結果が得られる。
Ｃ，ＨおよびＦなる組成を有し、Ｆ対Ｈの比がほぼ２以
下のガスを反応ガスとして用いたために得られたもので
あり、ＣＨ３ＦおよびまたはＣＨ２Ｆ２を用いれば、と
くに好ましい結果が得られる。
第１図乃至第３図は、それぞれ本発明の異なる実施例を
説明するための工程図である。 １……Ｓｉ基板、２……ＳｉＯ２、３……ＳｉＯ２、４
……タングステン、５……ＰＳＧ膜、６……低濃度ｎ型
不純物層、７……Ｓｉ３Ｎ４、８……Ｓｉ３Ｎ４、９…
…高濃度ｎ型不純物層、１０……ＰＳＧ膜、１１……ア
ルミニウム。
説明するための工程図である。 １……Ｓｉ基板、２……ＳｉＯ２、３……ＳｉＯ２、４
……タングステン、５……ＰＳＧ膜、６……低濃度ｎ型
不純物層、７……Ｓｉ３Ｎ４、８……Ｓｉ３Ｎ４、９…
…高濃度ｎ型不純物層、１０……ＰＳＧ膜、１１……ア
ルミニウム。
Claims (2)
- 【請求項１】半導体基板上にゲート酸化膜を形成する工
程と、該ゲート酸化膜上に所望の形状を有し、上面にシ
リコンを含む酸化膜を有するゲート電極を形成する工程
と、該ゲート電極をマスクとしてソース及びドレイン用
の第１の不純物領域を該半導体基板表面に形成する工程
と、その後該半導体基板上に該ゲート酸化膜よりも厚い
シリコン窒化膜を形成する工程と、該シリコン窒化膜を
有する該半導体基板を、ＣＨ２Ｆ２ガスを反応ガスとし
て該ゲート電極の側壁に形成された該シリコン窒化膜、
該ゲート電極の上部に形成された該シリコンを含む酸化
膜及び該ゲート酸化膜を残し、他の領域に形成されたシ
リコン窒化膜をドライエッチングする工程と、該ゲート
電極と該ゲート電極の側壁に形成された該シリコン窒化
膜とをマスクとして該第１の不純物領域よりも高濃度の
第２の不純物領域を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】上記シリコンを含む酸化膜は、上記ゲート
電極の側面にも形成されていることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222034A JPH0640543B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222034A JPH0640543B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115229A JPS60115229A (ja) | 1985-06-21 |
| JPH0640543B2 true JPH0640543B2 (ja) | 1994-05-25 |
Family
ID=16776044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222034A Expired - Lifetime JPH0640543B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2753368B2 (ja) * | 1990-03-16 | 1998-05-20 | 株式会社日立製作所 | エッチング方法 |
| KR100403992B1 (ko) * | 2001-04-18 | 2003-11-03 | 주성엔지니어링(주) | 반도체 소자의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846645A (ja) * | 1981-09-14 | 1983-03-18 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-28 JP JP58222034A patent/JPH0640543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60115229A (ja) | 1985-06-21 |
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