JPH0640571B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） この発明はダイナミックRAM のメモリセルに適用して好
適な構造を有する半導体装置に関する。

（技術的背景） 半導体メモリとしてスタティックRAM やダイナミックRA
M があるが、現在のところ、価格及び集積度の観点から
ダイナミックRAM が有利である。

先ず、この従来のダイナミックRAM に用いられて半導体
装置ついて簡単に説明する。

第１図は従来のダイナミックRAM のメモリセル用の半導
体装置の構造を示す部分的断面図及び第２図はその単位
メモリセルのチップ上での占有面積の説明に供する、主
要構成成分の平面的レイアウトを部分的に示す線図であ
る。尚、この第１図は第２図のＩ−Ｉ線で示す位置に対
応する部分での断面図であるが、第２図よりも拡張した
部分まで示してある。第１図に示す構造において、１は
シリコン基板、２はメモリセルを構成する素子間の分離
領域（LOCOS 酸化膜）、３はこの分離領域２によって囲
まれたアクティブ領域、４はゲート絶縁膜（酸化膜）、
５は第一ポリシリコン層で形成されたセルプレート（以
下、「電荷蓄積ゲート電極」とも称する）、６は第二ポ
リシリコン層で形成されたトランスファーゲート電極、
７はＮ₊拡散領域からなるビット線、８は電荷を蓄積す
る蓄積ゲート領域、９は蓄積電荷を取り出すためのトラ
ンスファーゲート領域である。この従来例では、第一ポ
リシリコン層５と、ゲート絶縁膜４と、基板１の領域と
で電荷蓄積ゲート部10を形成し、また、第二ポリシリコ
ン層６と、ゲート絶縁膜４と、基板１の領域とでトラン
スファーゲート部11を形成している。

第２図において、アクティブ領域３は実線で囲んだ領域
で、電荷蓄積ゲート電極は破線で囲んだ領域で、トラン
スファーゲート領域６は二点鎖線で囲んだ領域で、ビッ
ト線７は斜線を付けた線で囲んだ領域でそれぞれ示し、
単位メモリセルは四個の＊で四角に結ばれる線で囲まれ
る領域に対応している。

この構造において、情報、すなわち、電荷蓄積ゲート部
10のゲート領域８に蓄えられた電荷をトランスファーゲ
ート部11のゲート領域９を通じてビット線７に取り出し
て、情報の読み出しを行うことが出来る。

また、この構造では基板の表面領域で見て、蓄積ゲート
領域８、トランスファーゲート領域９、ビット線７及び
分離領域２が順次に並んでいるため、素子の集積化を図
るためには、分離領域を狭くしたり、或いは、ゲート長
を短くしたりするという対策が必要である。しかしなが
ら、分離領域の幅やゲート長を無制限に短くすることは
出来無いし、また、ゲート長を短くしすぎると、パンチ
スルーが生じてしまうので、これらの短縮化もおのずと
限界があり、充分な集積化が図れ無いという欠点があっ
た。

（発明の目的） この発明の目的はメモリセルの面積を小さくしてメモリ
セルを構成する素子の集積度を一層向上させることが出
来るようにした構造を有する半導体装置を提供すること
にある。

（発明の構成） この目的の達成を図るため、この発明の半導体装置によ
れば、トランスファーゲート電極の一端部及びトランス
ファーゲート領域の一端部が分離領域上に設けてあり、
ビット線は、分離領域上で、トランスファーゲート領域
とＰ−Ｎ接合を形成して設けてあることを特徴とする。

（実施例の説明） 以下、図面を参照してこの発明の実施例につき説明す
る。

尚、各図において、各構成成分の寸法、形状、配置関係
はこの発明の構成が理解出来る範囲内で概略的に示して
ある。又、断面図においては、図の複雑化を回避するた
めに、断面を表わすハッチングの一部分を省略して示し
てある。また、各図において、同一の構成成分について
は同一の符号を付して示す。

第３図及び第４図はそれぞれこの発明の半導体装置の実
施例を示す部分的断面図であり、第５図は第２図と同様
な単位メモリセルのチップ上での占有面積の説明に供す
る、主要構成成分の平面的レイアウトを部分的に示す線
図である。また、第３図及び第４図は第５図のII−II線
で示す位置に対応する部分での断面図であるが、第５図
よりも拡張した部分まで示してある。

この発明の半導体装置は、メモリセルのトランスファー
ゲート領域９の一部分の領域9a及びビット線７を、基板
１に設けられメモリセルを構成する素子間の分離領域２
上に位置させた構造となっている。

第３図の断面図に示す実施例では、蓄積ゲート領域８と
分離領域２との間のＰ型基板１のアクティブ領域３か
ら、この分離領域２の上側の一部分のところまで、この
領域２に沿って横方向に成長させたエピタキシャル成長
領域12を具え、この領域12の、分離領域２上の端部領域
をＮ₊拡散領域としてビット線７とし、かつ、アクティ
ブ領域３からビット線７までの間の領域9aをトランスフ
ァーゲート領域９の一部分とする。これがため、このビ
ット線７と、隣接するメモリセルの蓄積ゲート領域との
間には分離領域は介在していないし、このような分離領
域を両者間に設けることは特に必要としない。

さらに、この構造では、セルプレートである電荷蓄積ゲ
ート電極５はゲート絶縁膜４と連続した誘電体膜４を介
して基板１の表面上に位置し、その端部はゲート酸化膜
４を介してエピタキシャル成長領域12と隣接し、これら
電荷蓄積ゲート電極５及びエピタキシャル成長領域12上
に酸化膜を介してトランスファーゲート電極６が位置し
ている。

従って、この実施例によれば、電荷蓄積ゲート部10はセ
ルプレートとしての第一ポリシリコン層５と、ゲート絶
縁膜４と連続した誘電体膜４と、基板１中の蓄積ゲート
領域とで形成されると考えられ、また、トランスファー
ゲート部11は第二ポリシリコン層６と、ゲート絶縁膜４
と、エピタキシャル成長領域12とで形成され、場合によ
っては基板１の領域も含まれると思われる。

さらに、第４図の断面図に示す実施例の構造は、このエ
ピタキシャル成長領域12を両側の分離領域２間のアクテ
ィブ領域３の全幅にわたり成長させて、電荷蓄積ゲート
電極５をこのエピタキシャル成長領域12の上側にゲート
酸化物４を介して位置させている点が第３図の実施例の
構造と相違するが、その他の構造は第３図の場合と変ら
ない。この場合には、電荷蓄積ゲート部10は第一ポリシ
リコン層５と、ゲート絶縁膜４と、エピタキシャル成長
領域12と、基板１の領域とで形成されると考えられ、ま
た、トランスファーゲート部11は第二ポリシリコン層６
と、ゲート絶縁膜４と、エピタキシャル成長領域12とで
形成され、場合によっては基板１も含まれると思われ
る。

尚、この分離領域２上の上述したエピタキシャル成長領
域12は基板結晶のアクティブ領域３を種結晶とした横方
向エピタキシャル成長によって得ることが出来る。

また、上述したビット線７のＮ⁺領域は必ずしも全てが
単結晶である必要はなく、トランスファーゲート側に適
切にＰ−Ｎ接合が形成されていれさえするば良く、従っ
て、多結晶であっても、金属ケイ化物であっても或いは
金属であっても良い。

上述した両実施例に示したような構成によれば、トラン
スファーゲート部11の一部分に対応する幅とビット線７
の幅とを合算した幅分だけ分離領域２を互いに接近させ
ることが可能となり、それだけメモリセルの、チップ上
での占有面積を小さくすることが出来ることとなる。

この構造の半導体装置の構造によれば、第５図と従来の
半導体装置に対する第２図の場合と比較すると明らかな
ように、メモリセルの面積が従来の場合よりもかなり縮
小することが分かり、現実には個々の素子の寸法及び配
線に要する幅を縮小することなしに、縮小率を15％程度
までにすることが出来る。

さらに、この発明による構造では、両ゲート電極５及び
６を形成している二層のポリシリコン層の部分の段差が
従来構造の場合と比較して小さくなっており、従って、
上層の配線の段切れその他の弊害が生ずる恐れが無いと
いう利点がある。

次に、第６図(A) 〜(F) を参照してこの半導体装置の製
造方法につき説明する。

これら図は主要工程段階における半導体装置の状態を断
面図として略図的に示している。

先ず、第６図(A) に示すように、Ｐ型シリコン基板１を
用意し、素子分離のための分離領域となる部分にホウ素
を表面濃度が10¹⁷/cm³程度となるように拡散を行った
後、その領域を選択的に酸化してＰ⁺チャンネルストッ
パ領域13と分離領域２とを形成する。次にこのようにし
て得られたシリコンウエハを、塩酸、過酸化水素、水が
３：１：３の割合で混合してなる約80℃に加熱した混合
液中に、約５分間浸潤させた後、水洗し、さらに乾燥さ
せ、続いて、このウエハを10^-8Torr 以下の真空中で約9
00 ℃の温度で約５分間の加熱を行う。この処理によっ
て、清浄なシリコン表面を得ることが出来る。

次に、上述と同程度の真空中にこのウエハを保持したま
まウエハ上に、100 ℃以下の温度で、シリコンを約5000
Åの厚さに蒸着し、アモルファスシリコン層12a を形成
する。この工程段階でのウエハの状態を第６図(B) に示
す。続いて、このウエハを500 〜600 ℃の温度で数時間
加熱すると、シリコン基板（シリコン結晶）１上のアモ
ルファスシリコン層12a の部分はエピタキシャル成長し
て結晶化し、さらに、シリコン酸化膜２上のアモルファ
スシリコン層12a の部分も横方向のエピタキシャル成長
により結晶化してシリコン層となるする。

次に、第６図(C) に示すように、このエピシャキシャル
成長したシリコン層に対して選択エッチングを行って、
トランスファーゲート領域及びビット線とすべき部分の
みをエピタキシャル成長領域12として残す。

これ以後の工程は通常のMOS ダイナミックメモリの製造
工程と同様な工程を行えば良いが、以下、簡単に説明す
る。

第６図(C) に示すような構造のウエハを酸化して誘電体
膜４とゲート絶縁膜４とを同時に形成した後、第一ポリ
シリコン層を堆積させた後所定のパターン形成を行い電
荷蓄積ゲート電極５を形成し、第６図(D) に示すような
構造のウエハを得る。

次に、さらに酸化を行って、第一ポリシリコン層５の表
面に絶縁膜（酸化膜）14を形成した後、第二ポリシリコ
ン層を堆積させて同様にパターン形成を行ってトランス
ファーゲート電極６を形成し、第６図(E) に示すような
構造のウエハを得る。

次に、エピタキシャル成長領域12であるシリコン層のビ
ット線７を形成すべき部分に対して、第二ポリシリコン
層６をマスクとして用いてイオン注入を行い、ドナー濃
度が約10²¹/cm³のＮ⁺拡散領域からなるビット線７を自
己整合的に形成し、第６図(F) に示すような構造のウエ
ハを得る。尚、この拡散領域はマスクの内側に多少拡散
するが、図ではこれを強調して示してある。

このようにして得られたウエハに絶縁膜、アルミニウム
配線、その他の所要の部分を形成して半導体装置が完成
する。

このような工程では、ビット線用Ｎ⁺拡散領域と隣接す
るメモリセルの第一ポリシリコン層との間の絶縁は、上
述した第一ポリシリコン層のゲート酸化工程で達成出来
るから、マスクパターン上に絶縁のための特別な領域を
あえて設ける必要が無く、従って、この発明の半導体装
置の構造は素子の高密度化に有効である。

尚、上述した実施例では、基板の導電型をＰ型とした
が、これをＮ型とし、ビット線の領域をＰ型としても良
い。

また、各構成成分の材料、形状、寸法及び配置関係は所
要に応じ適切に変えることが出来る。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
装置の構造では、トランスファーゲート領域、すなわ
ち、トランスファーゲート部の一部分と、ビット線とを
分離領域の酸化膜上に設けているので、メモリセルとし
て供する個々の素子の寸法を縮小することなくメモリセ
ルを従来よりも著しく、例えば、15％程度も縮小出来、
従って、チップ上でのメモリセルの占有面積を従来より
も一層小さくすることが出来るという利点がある。

さらに、この発明の構造によれば、両ゲート電極を形成
している二層のポリシリコン層の部分の段差が従来構造
の場合と比較して小さいので、その上側に形成される配
線その他の層の段切れその他の弊害が生ずる恐れが無い
という利点がある。

【図面の簡単な説明】

第１図は従来の半導体装置を説明するための断面図、 第２図は従来における単位メモリセルのチップ上での占
有面積の説明に供する線図、 第３図及び第４図はこの発明の半導体装置の実施例をそ
れぞれ示す略図的断面図、 第５図はこの発明における単位メモリセルのチップ上で
の占有面積の説明に供する線図、 第６図(A) 〜(F) はこの発明の半導体装置の製造方法を
説明するための製造工程図である。 １……基板、２……分離領域、 ３……アクティブ領域 ４……ゲート絶縁膜、誘電体膜 ５……セルプレート（電荷蓄積ゲート電極）（第一ポリ
シリコン層） ６……トランスファーゲート電極（第二ポリシリコン
層） ７……ビット線、８……蓄積ゲート領域 ９……トランスファーゲート領域 9a……（トランスファーゲート領域の分離領域上に位置
する）領域部分 10……電荷蓄積ゲート部 11……トランスファーゲート部 12……エピタキシャル成長領域（シリコン層） 12a ……アモルファスシリコン層 13……チャンネルストッパ領域 14……酸化膜。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板に設けた分離領域と、電荷蓄積ゲート
   部と、トランスファーゲート部と、ビット線とを有する
   メモリセル用の半導体装置であって、 前記電荷蓄積ゲート部は、セルプレート、誘電体膜及び
   該誘電体膜を介して該セルプレートに対向して設けられ
   た蓄積ゲート領域とを以って構成されており、 前記トランスファーゲート部は、トランスファーゲート
   電極、ゲート絶縁膜及び該ゲート絶縁膜を介して該トラ
   ンスファーゲート電極の直下に設けられたトランスファ
   ーゲート領域とを以って構成されている半導体装置にお
   いて、 前記トランスファーゲート電極の一端部、前記ゲート絶
   縁膜の一端部及び前記トランスファーゲート領域の一端
   部が、前記分離領域上に設けてあり、 前記ビット線は、前記分離領域上で、前記トランスファ
   ーゲート領域とＰ−Ｎ接合を形成して設けてある ことを特徴とする半導体装置。