JPH01248558A

JPH01248558A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH01248558A
Application number: JP63075610A
Authority: JP
Inventors: Katsuhiko Hieda; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-29
Filing date: 1988-03-29
Publication date: 1989-10-04
Anticipated expiration: 2012-09-30
Also published as: JP2659991B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的］（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳキャパシタとＭＯＳＦＥＴによりメモリセル
を構成するダイナミック型ＲＡＭ（ＤＲＡＭ）およびそ
の製造方法に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、ＭＯ８型ＤＲＡＭの高集積化、大容量化が急速に進
められている。

そして、高集積化、大容量化を目毒しているいろなりＲ
ＡＭ構造が提案されている。このようなりＲＡＭＩ造の
１つに、半導体基板に縦横に溝を形成し、この溝によっ
て分離される半導体柱状突起を配列形成し、その各柱状
突起の側面にＭＯＳキャパシタとＭＯＳＦＥＴとを縦積
みするものが提案されている（例えば特開昭６Ｃ）−１
５２０５６号公報）。

このような［）ＲＡＭ構造の１例を第６図（ａ）および
第６図（ｂ）に示す。

このＤＲＡＭは、異方性エツチングにより８１基板１の
表面を縦横に走るように形成した溝によって分離される
柱状突起５からなる複数のメモリセルが配列されてなる
ものである。そして、この溝の底には素子分離用絶縁膜
６１が狸込み形成されている。

また、各柱状突起５の下部側面にはキャパシタ絶縁膜８
が形成され、溝内にはプレート電極となるキャパシタ＝
　’ｆｌ　９が埋込み形成される。

さらに、柱状突起５の上部側面にはゲート絶縁膜１１を
介してゲート電極１２が形成される。このゲート電極１
２とキャパシタ電極９との間は絶１ｒｔＡ１０により分
離されている。そして柱状突起５の上端面にはＭＯＳＦ
ＥＴのソースまたはドレ、インとなるｎ型層１６が形成
され、全面が絶縁膜１４により平坦化され、ｎ型層１６
に対してコンタクト孔を介してＡ１膜からなるビット線
１７が配設される。ゲート電極１２は第６図（ａ）から
明らかなように、柱状突起５の周囲を取囲みかつ、一方
向に連続するように配設されて、これがワード線となる
。

このようなりＲＡＭ構造では、溝の底部を素子分離領域
としてこの溝内にＭＯＳキャパシタおよびＭＯＳＦＥＴ
が縦積みされて集積形成されるため、メモリセルの占有
面積が小さくて済み、高集積化が可能である。

（発明が解決しようとする課題）ところで、ＤＲＡＭにおいて最近特に問題となっている
現象の１つに放射線の入射によりセル内の記憶状態が変
化し、エラーを生じるという、いわゆるソフトエラー現
象がある。

各メモリセルが柱状突起の側面に形成されるために、斜
めから入射した放射線が柱状突起の配列によって寸断さ
れる結果、セル・モードでのソフトエラーは低減される
ものの、柱状突起の真下には絶縁膜はなく、真上から入
射する放射線への対応はなく、さらなるソフトエラーの
低減対策を考えねばならなかった。

しかしながら第６図に示したＤＲＡＭ構造では、絶縁層
を埋め込むには各柱状突起の底部に埋め込まねばならず
、製造上困難である。すなわち、隣接するＭＯＳキャパ
シタの分離用に溝の底の素子分離用絶縁膜８３を形成し
ているが高いアスペクト比をもった細い溝の底にこのよ
うな絶縁膜を埋込み形成するのは非常に困難であった。

また、ＭＯＳキャパシタの半導体柱状突起側には、キャ
パシタの一方の電極であり記憶ノードとしてｕ＜ｎ型層
を形成することが望ましいが、このような（第６図の＞
ＤＲＡＭ構造ではこのｎ型層の形成が困難であった。す
なわち、この構造では柱状突起の下部側面にゲート電極
形成前にキャパシタを形成しなければならず、そのキャ
パシタ領域の側面にのみ選択的に不純物をドープするに
は、ＭＯＳＦＥＴ形成領域を何らかのマスクで覆ってお
く必要があるが、これは溝形成後は困難であるためであ
る。

さらに、第６図に示したＤＲＡＭ構造では、柱状突起５
の上端面に形成されたｎ型層１６に対し、コンタク（・
孔を介してビットＰＡ１７を接続している。このため、
ビン１−線コンタクト孔の大きさと、ビット線コンタク
トと柱状突起５の上端面との合わせ余裕によって柱状突
起上端面の大きさが決まる。従って最小のデザイン・ル
ールを用いて、柱状突起５の上端面積を加工上最小限の
大きさとすることは不可能であった。

本発明は前記実情に鑑みてなされたもので、ソフトエラ
ーが低く、高集積化、大容量化を可能としたＤＲＡＭと
その製造方法を提供することを目的とする。

〔発明の構成］（課題を解決するための手段）そこで本発明では、基板上を縦横に走る溝を配設し、こ
の溝により分離される複数の半導体柱状突起をマトリッ
クス状に配列し、各柱状突起の下部にＭＯＳキャパシタ
、上部にＭＯＳＦＥＴを形成すると共に、このＭＯＳＦ
ＥＴのソースまたはドレインにビット線を接続した半導
体記憶装置において、各柱状突起を前記基板中に埋込み
形成された絶縁層の上に形成している。

また、本発明の半導体記憶装置は、基板中にＭＯＳキャ
パシタを分離する絶縁膜層と、記憶ノードとなる不純物
層と、ＭＯＳＦＥＴのチャネル領域となる不純物層をも
った基板に複数の半導体柱状突起がマトリックス配列さ
れ、その各柱状突起の側面の下部にＭＯＳキャパシタ、
上部にＭＯＳＦＥＴが形成されてメモリセルが構成され
、柱状突起の上端面にＭＯＳＦＥＴのソースまたはドレ
イン拡散層が形成されてここにビット線がコンタクトす
る構造であって、ビット線を柱状突起の上端面にコンタ
クト孔を設けることなく自己整合的にコンタクトさせた
ことを特徴とする。

さらに本発明の半導体記憶装置は、上記の基本構造にお
いて、柱状突起の側面の途中に段差を有−し、その段差
あるいはそのやや上から下部全面に記憶ノードとなる半
導体層が形成され、ここにキャパシタ絶縁膜を介してキ
ャパシタ電極が埋め込み形成されていることを特徴とす
る。

本発明はまた、夫々表面に酸化膜を形成すると共に所望
により不純物層を形成した第１の基板と第２の基板とを
ウェハ張り合わせ技術を用いて酸化膜を内側に挾むよう
にして接合している。

（作用）上記構成によれば、各柱状突起を前記基板中に埋込み形
成された絶縁層の上に形成しているため、各メモリセル
の真上から入射した放射線はこの絶縁層で寸断され、ま
た斜めから入射した放射線も柱状突起の配列によって寸
断される結果、ソフトエラー率は大幅に低減される。

また、本光明の方法によれば、接合ウェハを出発材料と
し、この酸化膜をエツチングストッパとして第１の基板
側から置方性エツチングにより縦横に溝を形成して、こ
の溝により分離される複数の半導体柱状突起を形成し、
この柱状突起の下部にＭＯＳキャパシタ、上部にＭＯＳ
　Ｆ　Ｅ　Ｔを形成するようにしているため、容易に高
密度でかつ均一な深さの溝を形成することができる上、
各柱状突起の底面は全て絶縁膜上にあるように形成され
る。

また、本発明によれば、溝掘りのための第１のマスクを
５ＡＢ化性マスクとして、これを素子形成の最終段階ま
で残すことによって、ビット線コンタクト領域が柱状突
起の上端面に自己整合的に形成され、ビット線コンタク
トの合わせ余裕が不要になる。この結果、メモリセルの
微細化が図られ、ＤＲＡＭの高集積化、大容量化が可能
になる。またソフトエラーに関しても、微細化によって
ソフトエラーに関与する基板面積が小さくなるので、ビ
ット線モードでのソフトエラーが抑制される。

セル・モードでのソフトエラーについても、各メモリセ
ルが柱状突起の側面に形成されるために、斜めから入射
したα線が柱状突起の配列によって寸断される結果、同
様に抑制される。

また、第１および第２のマスクを用いた２段階の溝掘り
によって、特に基板中の絶縁Ｈに達する第２の溝によっ
てＭＯＳキャパシタは完全に分離され、分離のための溝
の底での絶ＲＩ！ｌの形成が不純物層の形成などの工程
を省略できるため非常に製造し易いＤＲＡＭを得ること
ができる。

〈実施例）以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図（ａ）は一実施例のＤＲＡＭの４ビット分を示す
平面図であり、第１図（ｂ）は、第１図（ａ”）のＡ−
Ａ’断面図である。

ｐ型シリコン基板１の表面に形成された酸化シリコン膜
２上に、記憶ノードとなるｎ−型層３、ＭＯＳＦＥＴの
チャネル領域となるｐ−型層４が積層され、この基板の
縦横に走るｙＩ６により分離された複数の微小な柱状突
起５　（５１，５２、・・・）がマトリックス状に配列
形成されている。

各柱状突起５の側面には段差７が形成されており、ここ
ではこの段差７のやや上部より下は記・欧ノードとなる
ｎ−型＠３であり、この下部側面全体にキャパシタ絶縁
膜８が形成され、さらに溝６内にはキャパシタ電極９が
埋込み形成され、ＭＯＳキャパシタを構成している。ｎ
−型＠３は、そのチャネル層４との境界が段差７の位置
とほぼ一致するように、または段差より上になるように
設定されている。キャパシタ電極９は全メモリセルに共
通のプレート電極として連続的に形成されていて周辺部
で電極として取り出されている。

また、溝の底部および柱状突起の底部には、酸化シリコ
ン＠２が存在し素子分離用の絶縁層としておよびα線に
よるソフトエラー防止用の絶縁層としての役割を果たし
ている。

各柱状突起５の上部の側面には、ゲート絶縁膜１１を介
してゲート電極１２（１２１，１２２゜・・・）が形成
されている。ゲート電極１２とキャパシタ電極９は、溝
６内に絶縁膜１０により分離されて縦積みされて埋め込
まれた状態になる。ゲート電極１２は、柱状突起５の周
囲を取囲み、かつマトリックスの一方向に連続的に配設
されて、これがワード線となる。前記溝６中、ゲート電
極１−２が埋め込まれた残りの凹部は、絶縁膜１３が埋
め込まれて平坦化されている。

こうしてキャパシタ電極およびゲート電極が埋込み形成
された基板表面は絶縁膜１３で覆われ、その上にＡＪ、
膜等によるビット１１７（１７１゜１７２、・・・）が
配設されている。各柱状突起５の上端面にはＭＯＳＦＥ
Ｔのソースまたはドレインとなるｎ＋型層１６が拡散形
成され、ビット線１７はこのｎ＋型層１６に対して、コ
ンタクト孔形成のＰＥＰ工程を経ることなく、自己整合
的にダイレフ上・コンタクトさせている。

次に、このＤＲＡＭの製造工程について説明する。ここ
で、第２図（ａ）〜（ｈ）は、このＤＲＡＭの製造工程
を示す図であり、第１図（ｂ）に対応する断面を示す図
である。

まず、ｐ型シリコン基板１上に絶縁膜として例えば膜厚
約８０００八程度のＳｉＯ２膜２、その上に記憶ノード
となる例えばアンチモン（Ｓｂ）の熱拡散による約３μ
ｍ程度のｎ−型層３、ＭＯＳＦＥＴのチャネル領域とな
るｐ−型層４を順次積層してなる基板を形成する。

これらの層をもった基板は、例えば第３図に示すような
方法で形成される。ここではこの−例として、ウェハ・
張り合せ法を第３図を用いて説明する。

まず、２枚のウェハ（シリコン基板１．１ｓ）を用意し
、そのうちの１枚のｐ−型シリコン基板１Ｓに例えばポ
ロン（８＞を５×１０１２ｃ！ｎ−２のドーズΦ、１０
０ｋｅＶの加速電圧でイオン注入して熱処理することに
より基板１Ｓより高濃度のｐ−型層４を形成する。この
ｐ−層はＭＯＳＦＥＴのチャネル領域を形成するだめの
もので、厚みは６μｍ以上均一な濃度領域があることが
要求される。イオン注入法の代わりにエピタキシャル成
長によるこのｐ−型層を形成しても良い。この方法でも
容易に均一な濃度の膜を厚く形成できる。

次に第３図（ｂ）に示すように、さらにこのシリコン基
板１Ｓの任意の領域に例えば１×１０１９ｃＩｎ−３の
濃度をもったｎ型不純物層（ｎ型層）３を約３μｍ程度
形成する。これには通常のアンチモ゛　ン＜ｓｂ＞等の
熱拡散法やヒ素（Ａｓ）のイオン注入法を用いることが
可能である。

次に通常のＮ２　＋０２雰囲気の熱酸化により各シリコ
ン基板１．１Ｓの表面に厚さ５０ｎ１から１μｍ（ここ
では例えば４００ｒ＋ｎ程度）の酸化膜２（２ａ、２ｂ
）を形成する。

この後、このようにして表面に酸化膜２を形成した２枚
のシリコン基板１．１ｓを第３図（Ｃ）に示すように支
持用のシリコン基板１と重ね合わせるが、その際、酸化
膜２どうじを重ね合わせ、ｎ型不純物層が内側になるよ
うにする。このように２枚の基板の表面を重ね合わせる
際、例えばこれらシリコン基板１．１Ｓの間にパルス状
の電圧（±１００〜±５００Ｖ）を加え、例えば１Ｏ−
１ｐａ程度に減圧して接着する。このとき基板は最大８
００℃程度まで加熱する。また、この後さらに通常の熱
処理（例えば１１００℃、Ｎ２中で３０分）を行なって
も良い。

このようにして２枚のシリコン基板１．１ｓを接着した
後、第３図（ｄ）に示すように、シリコン基板１Ｓの側
から通常の研磨を行ない薄膜化する。研磨には、通常の
物理的研磨と、エツチング液としてフッ酸、６Ｆ＋酸、
酢酸液の混合液を用いたエツチング法等による化学的研
磨とを組み合わせて行なっても良い。

そして、通常のシリコン基板と同じようにして表面の鏡
面研磨を行ない、第３図（ｅ）に示すように、シリコン
基板１上に酸化膜２、ｎ型不純物層３、ｐ−型層４が順
次積層された積層構造のシリコン基板を得ることができ
る。

本実施例のウェハ張り合せ法を用いる場合、下地の基板
（支持基板）１はｐ−型シリコン基板でもｎ−型シリコ
ン基板でもどちらでも良く、特に指定されるものではな
い。

次に、このようにして形成された積層基板上に、まず第
２図（ａ）に示すごとく、各メモリセル領域を覆う第１
のマスク２１を通常の写真食刻法により形成する。具体
的には第１のマスク２１は、熱酸化によるＷＡ厚約１Ｑ
ｎｎのＳ　１ｏ２ｒｔＡ２１　ａ。

耐酸化性膜である膜厚的２００　ｎｌの５ｉ３Ｎ４ＷＡ
２１ｂ、ＣＶＤ法により堆積したＷＡ厚約６００　ｎｎ
のＳｉＯ２膜２１ｃの３層から構成する。

そして第２図（ｂ）に示すように、この第１のマスクを
エツチングマスクとして用いて反応性イオンエツチング
（ＲＩＥ＞法により、ｐ−型層４を突抜ける深さに第１
の溝６ａを形成し、この溝６ａにより複数の柱状突起５
が配列形成された状態を得る。その後、各柱状突起５の
側面に耐酸化性の第２のマスクとなる５ｉ３Ｎ４１１Ｑ
２３を形成する。より具体的には、まずＣＶＤ法により
膜厚的２０ｒ＋ｎのＳｉＯ２膜２２を堆積してこの上に
更にＣＶＤ法により約２００　ｎｎ＋のＳ！３Ｎ４膜２
３を堆積し、ＲＩＥ法により全面に対し異方性エツチン
グを行なってこれらの積層膜を柱状突起５の側面にのみ
自己整合して残す。

そして第１および第２のマスクを耐エツチングマスクと
して用いて、塩素ガスを含むＲＩＥにより、第１の溝６
ａ内に更に絶縁層２に達するように深さ約３μｍの第２
の溝６ｂを形成する。これにより、各柱状突起３の側面
に段差７が形成されることになる。この後エツチング面
に所定の後処理をする（第２図（Ｃ））。このとき、ｎ
−型層３は表面不純物ｍ度が例えば１Ｘ１０１９ｃ＃ｌ
−３程度になる。

その後、熱酸化を行なって柱状突起５の下部側面に約１
０ｎｌのキャパシタ絶縁膜８を形成する。

このキャパシタ絶縁膜としては、Ｓｉ３Ｎ４ＭをＣＶＤ
法により堆積した後に表面を酸化し形成したＳｉＯ２膜
とＳｉ３Ｎ４膜の積層膜を用いてもよいし、Ｔａ２０５
等の金属酸化物膜や熱窒化膜、或いはこれらの適当な組
合わせを用いるようにしてもよい。そして満６内に第１
の多結晶シリコン膜からなるキャパシタ電極９を埋込み
形成する（第２図（ｄ））。具体的には、リン・ドープ
の第１の多結晶シリコン膜を約６００　ｎｆｆ１堆積し
、これを例えばＣＦ４ガスを含むＣＤＥ法によりエツチ
ングして、表面がほぼ段差７の位置になるように埋込む
。この実施例の場合、溝６ｂの最大幅は約０．６μｍ程
度であるから、約０．３μｍ以上の厚みの多結晶シリコ
ン膜を堆積すればその表面はほぼ平坦になり、これをＣ
ＤＥ法により全面エツチングすることによって、図示の
ようにキャパシタ電極９を埋込み形成することができる
。ここでＣＤＥ法を用いるとＲＩＥ法の場合に発生する
ようなイオンスパッタによる柱状突起コーナ一部のエツ
チングが発生しないという特徴をもっている。多結晶シ
リコン膜の堆積により表面が平坦にならない場合には、
フォトレジスト等の流動性膜により平坦化して、この流
動性膜と多結晶シリコン膜のエツチング速度がほぼ等し
くなる条件で全面エツチングすることにより、この構造
を得ることができる。こうして、各柱状突起５の第１の
マスク２１および第２のマスク２３で覆われていない下
部側面を利用したＭＯＳキャパシタが形成される。

次に第２図（ｅ）に示すごとく、例えば０２＋Ｈ２雰囲
気中で５１３Ｎ４膜２１．２３をマスクとして８５０℃
で熱酸化を約１５分行ない、キャパシタ電極９の表面を
約８０ｒ＋ｎの厚いＳｉＯ２膜１０で覆う。ここでは熱
酸化膜１０を用いてキャパシタ電極９とＭＯＳＦＥＴの
ゲート電極１２どの分離を行なったが、ＣＶＤＭ化膜を
堆積した後、エッチバック法によってＣＶＤ酸化膜をキ
ャパシタ電極９の上部に残置し分離することもできる。

この場合熱工程に起因するストレスによる結晶欠陥を抑
制し、メモリセルのデータの保持特性を優れたものとす
る上で効果がある。

次に、柱状突起５のＭＯ８ＦＥ王を形成すべき上部側面
を覆っていた第２のマスクであるＳｉ３Ｎ４晩２３およ
びその下の５ｉ０２膜２２を除去し、０２＋ｌ−１ｃｊ
！雰囲気中で温度９００℃の熱酸化を約６０分行ない、
柱状突起５の上部側面にグー１〜絶縁膜１１を例えばｒ
ＰＡ厚２０ｎ１程度形成する。

そしてこの後、第２図（ｆ）に示すように、リン・ドー
プの第２の多結晶シリコン膜を約２５０ｎｌ堆積し、Ｒ
ＩＥ法によりエツチングして、各柱状突起５の上部側面
にゲート電極１２を形成する。

ゲート電極１２は、マスクなしで各柱状突起５の周囲全
体に自己整合的に残されるが、これをマトリックスの一
方向に連続的に配設してワード線を構成する必要がある
。そのため実際には、そのワード線方向に沿う溝の領域
にフォトレジスト・マスクを形成しておく。こうして柱
状突起５の上部側面を利用してＭＯＳＦＥＴが形成され
る。柱状突起をワード線方向にこれを直交する方向より
も詰めて配列すれば自己整合で接続部が形成可能であり
、マスク層は必要ない。

その後、ゲート電極１２の表面を熱酸化によるＳｉＯ２
膜１３で覆い、凹部に例えばＢＰＳＧ膜１４を埋め込ん
で基板全体を熱処理により平坦化する。ＳｉＯ２膜１３
は、熱酸化でなくＣＶＤによるものであってもよい。こ
の後表面をフォトレジス１−で平坦化した後、これらを
エツチング速度が等しくなるようなエツチング条件でド
ライエツチングにより全面エツチングを行ない、柱状突
起５の上端面の耐酸化性マスクであるＳｉ３Ｎ４膜２１
ｂを露出させる（第２図（９））。

次に、Ｓｉ３Ｎ４膜２１ｂを例えばＣＦ４ガスを含むガ
スを用いてＣＤＥ法により選択的にエツチング除去し、
続いて、Ｓ　ｉ　Ｄ２膜２１ａを除去し、５ｉ基板を露
出させる。その後例えば、温度８５０℃、水蒸気雰囲気
中で熱酸化を行ない、基板表面にＳｉＯ２膜を形成する
。この５ｉＯ２１１ｕは、柱状突起３の上表面では約１
０ｎｎのＳｉＯ２Ｉ！！厚となる。この熱酸化はゲート
電極上端が柱状突起の上表面より上に位置している場合
、エツチング後の多結晶シリコンを良好に配線する。

次にこの均一なＳ　ｉ　Ｄ２膜１５を通してＡＳをドー
ズ量５　Ｘ　１０１２ａｎ−２加３Ｉ　ｆ３圧４０ｋｅ
Ｖでイオン注入して、各柱状突起５の上端面にＭＯＳ　
ＦＥＴのソースまたはドレインとなるｎ＋型層１６を形
成する。このとき必要なら、リンをドーズ量３×１０１
３ｃＪｎ−２、加速電圧１００ｋｅＶの条件でイオン注
入して、ｎ＋型層１６の下にｎ−型Ｎを形成して、ＭＯ
ＳＦＥＴをＬＤＤ構造としてもよい。

次にフッ化アンモニウム液を用いて柱状突起５の上端面
の約１０ｎｍの膜厚のＳｉＯ２膜エツチングを行ない、
柱状突起５の上表面のみを選択的に露出させる。

そしてタングステン膜Ｗの蒸着、パターニングにより、
ｎ型層１６に接続される、ワード線と交差するビット４
！１７を形成する（第２図（ｈ））。

このようにしてこの実施例では、ビット線コンタクトの
ためのＰＥＰ工稈を要せず、柱状突起５の上表面のみを
自己整合的に露出させることができる。

この実施例によるＤＲＡＭは次のような特徴を有する。

まずソフトエラーに関与する基板面積の減少によりビッ
ト線モードでのソフトエラーを小さくすることができ、
メモリセルの微細化と各メモリセルが絶縁層により完全
に分離されていることによりセルモードでのソフトエラ
ーも著しく小さくなる。

また直接張り合わせによる接合ウェハを出発材料とし、
この酸化膜をエツチングストッパとして第１の基板側か
ら異方性エツチングにより縦横に溝を形成しているため
、極めて容易に高密度でかつ均一な深さの溝を形成する
ことができる上、従来極めて困難であった分離のための
絶縁層の埋め込みが容易にでき、各柱状突起の底面は全
て絶縁膜上にあるように形成される。さらに、この柱状
突起の底面と絶縁膜との界面は極めて接合性が良好で半
導体柱状突起の結晶性も良く素子特性の優れたＤＲＡＭ
を得ることができる。すなわち、ＭＯＳキャパシタとこ
の絶縁膜の界面では、通常の熱酸化膜とシリコンとの界
面と同じ程度の界面準位しか発生していない。このため
、十分隣接するＭＯＳキャパシタ間のリークを抑えるこ
とができ、ＤＲＡＭの堆積電荷保持特性も良好である。

更に、ビット線とＭＯＳＦＥＴのソースまたはドレイン
との接続は、写真食刻法を含むコンタクト孔形成工程を
用いることなく、自己整合的に行なわれる。このため、
写真食刻工程を用いる場合の合わせ余裕を必要とせず、
従来のように合わせ余裕によって柱状突起の上端面の大
きさが制限されることがない。この結果、柱状突起を加
工限界まで微小なものとすることにより、微細なメモリ
セルが実現でき、ＤＲＡＭの高集積化、大容量化が図ら
れる。

ＭＯＳキャパシタは、柱状突起の下部側面全周を利用し
ているので、比較的大きい蓄積容伍を確保することがで
きる。

ＭＯＳＦＥＴも、柱状突起の上部側面全周を利用してい
るので、チャネル幅を大きくとることができ、大きいチ
ャネル・コンダクタンスを得るためにチャネル長を短く
したり、ゲート絶縁膜を必要以上に薄くすることがなく
なり、ホットエレクトロンによるしきい値変動等の少な
い優れた特性が得られる。

また、柱状突起は途中に段差が形成されて、記憶ノード
となるｎ−型層はその段差の高さと同程度或いはこれよ
りチャネル側になるよう形成される。即ち、ｎ−型層３
とチャネル層４との接合面位置は、段差７あるいはそれ
より上部に形成される。これは、上部側面に形成される
ＭＯＳＦＥＴの特性を良好なものとする上で意味がある
。即ち、記憶ノードとしてのｎ−型層３は同時にＭＯＳ
　ＦＥＴのソースまたはドレインでもあり、これがもし
、段差の高さより低く形成されると、ＭＯＳＦＥＴのチ
ャネル領域がこの段差の部分で曲がることになる。これ
は、チャネル長が柱状突起側面の直線距離で決まらず、
コーナの存在によりＭＯＳＦＥＴのしきい値電圧が高く
なり、ソース、ドレインを入れ替えたときに、電流特性
に非対称性が生じる。実施例のようにｎ−型層を少なく
とも段差の高さあるいは上まで形成し、チャネル領域を
段差よりも上に形成することにより、この様な問題を回
避することができる。

また、これによりソース・ドレインの形状を柱状突起の
上と下で対称にすることができ、ＭＯＳＦＥＴ特性を対
称にすることができる。

またこの実施例の方法は、第１のマスクを用いて基板に
第１の溝を翻り、更にその第１の溝の側面に第２のマス
クを形成して第１の溝の底部に絶縁層２に達するまで底
部に第２の溝を掘る、という工程を採用する。これによ
りチップ内で均一な深さの第２の溝を形成でき、ｎ−型
層の表面積が隣接するメモリとほぼ均一となる。

また、エツチングが絶縁＠２とシリコン層との間に選択
性がある条件を選択すれば第２の溝のエツチングは絶縁
層２でストップし、第２の溝のエツチングの余裕度が著
しく向上し製品の歩留りが向上する。

また、溝形成に用いる第１のマスクを最終工程近くまで
残すことによって、ビット線コンタクトの自己整合を可
能とし、これによりメモリセルの微細化を図ることがで
きる。

上記実施例では、オーブン・ビット線方式の場合を説明
したが、本発明はフォールデッド・ビット線方式のＤＲ
ＡＭにも同様に適用することができる。フォールデッド
・ビット線方式の場合、柱状突起列は例えばビット線配
設方向の一列おきに半ピツチワード線方向にずらして形
成する。

第４図（ａ）、（ｂ）は、先の実施例に対してビット線
コンタクトを通常のフォトリソグラフィ法とＲＩＥ法を
用いて行なった場合の平面図と、そのＡ−Ａ’断面図で
ある。

第２図の実施例と同様にゲート電極１２の表面に絶縁膜
１３を形成した後、全面に例えばボロン・リンガラス（
ＢＰＳＧ）膜１４をｍ槓し、温度９５０″Ｃ程度でこれ
を流動化させて平坦化した後、通常のフォトリソグラフ
ィとＲＩＥ法を用いて柱状突起５の上部にコンタクトホ
ールを開口し、例えばイオン注入法により柱状突起５の
上表面にｎ形不純物を形成導入してｎ＋型層１６を形成
する。

柱状特記５を形勢する前にもＰ型不純物４表面全面にイ
オン注入等によりｎ＋型層を形成しておくことが好まし
い。

その後、例えば多結晶シリコン膜をＣＶＤ法で約１００
ｎｎ程度堆積し、これに例えばイオン注入法により、ヒ
素（Ａｓ）をドーピングして柱状突起上端のソースある
いはドレイン囮１６と電気的に接続し、これをパターニ
ングしてビット線１７とする。このときビット線の抵抗
を下げるためにモリブデンシリサイドなどの高融点金属
のシリサイドや、タングステン（Ｗ＞などの高融点金属
を多結晶シリコン膜に堆積するいわゆるポリサイド構造
を用いても良い。

この実施例によっても、ソフトエラーに強い構造やホッ
トエレクトロンに強い構造や隣接するＭＯＳキャパシタ
の分離を確実に行なえる等の先の実施例と同様の効果が
得られる。

第５図（ａ＞、（ｂ）は、本発明のメモリセルを周辺回
路部と一緒に構成した一実施例である。

第５図（ａ）はその平面図、第５図（ｂ）はそのＡ−Ａ
’断面図である。

本実施例では基板の全領域に絶縁層５２を形成している
。このためにα線等のソフトエラーに対して強い構造と
なっている。また、記憶ノードとなるｎ−型層５３はメ
モリセルの領域の下にのみ形成されているが、もし必要
とあれば他の領域例えばｎウェルの下部やあるいは、バ
イポーラと０ＭＯ８を組み合せて用いるいわゆるパイ・
０ＭＯ８素子としてＤＲＡＭを構成する場合のバイポー
ラ素子形成領域の埋込みｎ層（例えばコレクタとして使
用する）としても使用できることは言うまでもな（く。

このように全面ではなく任意の領域に形成して良い。

また、チャネル領域として形成したｐ型層５４１は、メ
モリセルのＭＯＳ、ＦＥＴのチャネル領域として選択形
成しているが、他の周辺回路のチャネル領域として使用
できるのは言うまでもなく、さらに周辺回路として別の
濃度のチャネル領域が欲しい場合には、通常のフォトリ
ングラフィ法を用いてイオン注入を行い、熱拡散の技術
を用いて、所望のｔ１度のｐ−ウェル層５４２やｎ−ウ
ェル層５４３を選択形成できる。またそのとき周辺回路
の基板電位は各ウェルから与えれば良い。

但し、メモリセル部については、チャネル領域は柱状突
起形状により他から孤立した領域となっているため、メ
モリセルのＭＯＳＦＥＴについては基板電位を与えるこ
とはできない。しかし、周囲をゲート電極でかこまれた
特別形状のＭＯＳ　ＦＥＴのためゲート電極のチャネル
領域に対する支配力は非常に強く、このような基板電位
がフローティングになっていても十分なカットオフ特性
を示すことができる。

また、本実施例では、メモリセル部のワード線６２と周
辺回路のゲート電極６８を別々に形成する様に示したが
、同時に形成しても良い。こうすることによって工程を
簡略化することも可能である。

以上の実施例では、ＭＯＳＦＥＴのしきい値調整のため
に、溝加工の前に基板のＭＯＳＦＥＴ形成領域となる深
さまで全面にイオン注入等によりｐ型層を形成している
が、このｐ型層は柱状突起のＭＯＳＦＥＴ領域となる側
面部にのみあればよい。従って例えば、柱状突起を形成
し、キャパシタを埋込み形成した後、イオン注入を行な
ってチャネル領域のみ不純物濃度を調整するようにして
もよい。この場合イオン注入はほぼ垂直の側面に行なう
ことになるので、ウェハの回転操作を含む斜めイオン注
入を行なうことにより、側面に均一に不純物をドープす
る。ウェハの回転は、連続的でもよいし、９０°ずつ不
連続的に回転させてもよい。

ビット線材料は、実施例で説明したＷ膜やＡｌ−８１−
ＣｕＷｉ８の他、モリブデンなど他の高融点金属、或い
は高融点金属のシリサイド、またはこれらと多結晶シリ
コン膜との組合わせ等を用いることができる。

また、実施例では、絶縁層を基板中に有する基板層の形
成に基板の直接張り合わせの例を示したが、この他の方
法、例えばレーザアニール法を用いたＳｏｌ技術を用い
て形成しても良い。また必要とあれば柱状突起下面全面
が絶縁層上に位置するようにウェハに格子状に絶縁層を
形成しても良い。

また本実施例では、ＭＯＳキャパシタの一端が基板中の
絶縁層に接触するが、このＭＯＳキャパシタとこの絶縁
層の界面では、通常の熱酸化膜とシリコン界面と同じ程
度の界面単位しか死生していない。このため、十分隣接
するＭＯＳキャパシタ間のリークを抑えることができ、
ＤＲＡＭの堆ｆＩ電荷保持特性を良好にできる。

また上記実施例では貼り合せの際両方のシリコン基板に
酸化膜を形成したが一方のみ、例えば基板１．側のみ酸
化膜を形成してもよい。また、実施例ではＭＯＳ　Ｆ　
Ｅ　Ｔは柱状突起の上部側壁に形成されたが、ＭＯＳキ
ャパシタを溝の上部まで埋込み、ＭＯＳＦＥＴの枠状の
ゲート電極を柱状突起の上表面に形成し、ゲート電極の
開口を通して上表面にソース又はドレイン領域形成のた
めのイオン注入を行ないピット線をコンタクトさせ、柱
状突起上表面にＭＯＳＦＥＴを形成するようにしてもよ
い。

その他本発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。

（発明の効果）以上述べたように本発明によれば、各柱状突起を前記基
板中に埋込み形成された絶縁層の上に形成しているため
、ソフトエラー率は大幅に低減される。

また、本発明の方法によれば、接合ウェハを出発材料と
し、この酸化膜をエツチングストッパとして第１の基板
側から異方性エツチングにより縦横に溝を形成して、こ
の溝により分離される複数の半導体柱状突起を形成し、
この柱状突起の下部にＭＯＳキャパシタ、上部にＭＯＳ
ＦＥＴを形成するようにしているため、容易に高密度で
かつ均一な深さの溝を形成することができる上、各柱状
突起の底面は全て絶縁膜上にあるように形成される。

さらに、半導体柱状突起の配列を利用し、各柱状突起の
側面にＭＯＳキャパシタとＭＯＳＦＥＴを樅積みする構
造のＤＲＡＭにおいて、コンタクト孔形成の写真食刻工
程を用いることなく、柱状突起の上端に対するビット線
コンタクトをとることによって、メモリセル領域を加工
限界まで微細化することができ、高集積、大要領のＤＲ
ＡＭを実現することができる。

また本発明によれば、ＭＯＳキャパシタは柱状突起の下
部側面全周を利用しているので比較的大きな蓄積容量を
確保することができる。これによりＤＲＡＭの特性が向
上する。

また、ＭＯＳキャパシタの蓄積電荷吊を決定する大きな
要因である満の深さもｎ型岱積ノード岡の深さで決まり
、溝のエツチングのバラツキなどの影響も受けにくい構
造であるため、製品の歩留りを著しく向上することがで
きる。

また本発明によれば、ＭＯＳＦＥＴも柱状突起の上部側
面全周を利用しているのでチャネル幅を大きくとること
ができ、大きなチャネルコンダクタンスを得ることがで
きる。

また本発明によれば、柱状突起上部のＭＯＳ　ＦＥＴの
ソースおよびドレイン領域は柱状突起上端の拡散層と記
憶ノードのｎ型層とで構成され対称的な形状をもったソ
ース・トレインを形成している。また第１の溝を記憶ノ
ードのｎ型層に達する俤に形成するため、第１の溝と第
２の溝の間に生じる段差のＭＯＳＦＥＴ特性に対する影
響を避けることが可能となる。これによりＭＯＳＦＥＴ
の安定した特性を得ることができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の一実施例のＤＲＡＭを示す平
面図、第１図（ｂ）は第１図のＡ−Ａ′断面図、第２図
（ａ＞乃至第２図（ｈ）はそのＤＲＡＭの製造工程を示
す断面図、第３図（ａ）乃至第３図（ｅ）はこの製造工
程で用いられる多層ＩＩを形成するためのウェハ張り合
わせ工程を示す図、第４図（ａ）および第４図（ｂ）は
、本発明の他の実施例のＤＲＡＭを示す平面図とそのＡ
−Ａ’断面図、第５図＜ａ）および第５図（ｂ）は、本
発明を周辺回路と同時に形成したときの応用例を示す平
面図とそのＡ−Ａ’断面図、第６図（ａ）および第６図
（ｂ）は、従来のＤＲＡＭの一例を示す平面図とそのＡ
−Ａ’断面図である。５１．１・・・ｐ型シリコン基板、２・・・絶縁膜、４
・・・ｐ−型層、５　（５１，５２、・・・）・・・柱
状突起、６・・・溝、７・・・段差、３，３５・・・ｎ
−型層（記憶ノード）、８・・・キャパシタ絶縁膜、９
・・・キャパシタ電極（第１層多結晶シリコン膜）、１
０・・・絶縁膜、１１・・・ゲート絶縁膜、１２　（１
２１，１２２、・・・）・・・ゲート電極（第２層多結
晶シリコン膜）、１３・・・絶縁膜、１４・・・絶縁膜
、１６・・・ｎ−型層、１７・・・ビット線、２１・・
・第１のマスク、２１１−・・５１０２膜、２１２・・
・Ｓｉ３Ｎ４膜、２１３・・・ＳｉＯ２膜、２２・・−
３ｉ０２膜、２３・・・Ｓｉ３Ｎ４膜（第２のマスク）
、１Ｓ・・・ｐ型シリコン基板、２・・・酸化膜、５４
１．５４２・・・ρ−型層あるいはｐ−ウェル層、５４
３・・・ｎ−ウェル層、６８・・・ゲート電極、２，５
２・・・絶縁層（酸化膜）、６１・・・満底部の絶縁膜
。第２図第２図２＋ａ　　２１ｂ　　Ｄ第４図第６図

Claims

【特許請求の範囲】

（１）基板上を縦横に走る溝を配設し、この溝により分
離される複数の半導体柱状突起をマトリックス状に配列
し、各柱状突起の側壁にＭＯＳキャパシタ、上部にＭＯ
ＳＦＥＴを形成すると共に、このＭＯＳＦＥＴのソース
またはドレインにビット線を接続した半導体記憶装置に
おいて、前記各柱状突起は前記基板中に埋込み形成された絶縁層
の上に形成されていることを特徴とする半導体記憶装置
。
（２）基板上を縦横に走る溝により分離された複数の半
導体柱状突起がマトリックス状に配列され、各柱状突起
の下部側面にＭＯＳキャパシタ、上部側面にＭＯＳＦＥ
Ｔが形成されると共に、前記各柱状突起の上端面に各Ｍ
ＯＳＦＥＴのソースまたはドレインの拡散層が形成され
、これにビット線を接続した半導体記憶装置において、前記各柱状突起は前記基板中に埋込み形成された絶縁層
の上に形成されると共に、前記各柱状突起は、前記ＭＯＳＦＥＴが形成された上部
とＭＯＳキャパシタが形成された下部の間に段差を有し
、その下部全面に記憶ノードとなる半導体層が形成され
、この記憶ノードとなる半導体層は、少なくとも前記柱
状突起の上部側面位置まで形成されていることを特徴と
する　請求項（１）記載の半導体記憶装置。
（３）各柱状突起毎に１つのメモリセルが形成され、Ｍ
ＯＳＦＥＴが柱状突起の上部側壁に設けられてなること
を特徴とする請求項（１）記載の半導体記憶装置。
（４）前記埋込み形成された絶縁層は表面に絶縁膜を有
する半導体基板の貼り合わせによって設けられてなるこ
とを特徴とする請求項（１）記載の半導体記憶装置。
（５）ビット線が柱状突起に自己整合してコンタクトし
ていることを特徴とする請求項（１）記載の半導体記憶
装置。
（６）基板上を縦横に走る溝を配設し、この溝により分
離される複数の半導体柱状突起をマトリックス状に配列
し、各柱状突起の側壁にＭＯＳキャパシタ、上部にＭＯ
ＳＦＥＴを形成すると共に、このＭＯＳＦＥＴのソース
またはドレインにビット線を接続した半導体記憶装置の
製造方法であって、夫々表面に絶縁膜を形成した第１の基板と第２の基板と
をウェハ張り合わせ技術を用い酸化膜を内側に挾むよう
にして接合し、接合ウェハを形成する工程と、この接合ウェハを出発材料とし、この酸化膜をエッチン
グストッパとして第１の基板側から異方性エッチングに
より縦横に溝を形成し、この溝により分離される複数の
半導体柱状突起を形成する工程と、各半導体柱状突起の下部にＭＯＳキャパシタ、上部にＭ
ＯＳＦＥＴを形成する工程と、このＭＯＳＦＥＴのソースまたはドレインにビット線を
接続する工程とを含むようにしたことを特徴とする半導
体記憶装置の製造方法。