JPH0640623B2 - オ−トゼロ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＡＤ変換器のオフセット電圧を補償するため
のオート・ゼロ装置に関し、特にアナログ信号をディジ
タル信号に変換し、そのディジタル信号の極性ビットの
カウント数を用いてオート・ゼロ装置の動作高速モード
と低速モードの２種類持たせたオート・ゼロ装置に関す
る。

〔従来の技術〕

アナログ信号をディジタル信号に変換するＡＤ変換器に
おいて、局部ＤＡ変換器および比較器と逐次近似レジス
タを用いた逐次比較形ＡＤ変換器を構成する際に、ＤＡ
変換器の直流オフセット電圧や比較器のオフセット電圧
が発生する。またＡＤ変換器のサンプリング周波数の約
半分に帯域を制限するためのバンドパスフィルタ（ＢＰ
Ｆ）やローパスフィルタ（ＬＰＦ）が折り返し雑音を防
止するために用いられる。このフィルタが発生するオフ
セット電圧もＡＤ変換器のオフセット電圧に加わるた
め、オフセット電圧の増加に伴なう信号対雑音比の劣化
を防止することが必要となる。

この方法として従来用いられていた技術として、第２図
に示したオート・ゼロ装置により系のオフセット電圧を
補償することが考えられていた。第２図はアナログ入力
２１から折り返し雑音を防止するための帯域制限フィル
タ２２を介してアナログ信号がＡＤ変換器２３に入力さ
れる。ＡＤ変換器は逐次比較を行なって、アナログ信号
をディジタル信号に変換する。

このＡＤ変換を行う時に、ＡＤ変換器の極性ビット信号
をオート・ゼロ装置７に接続し、極性ビットを積分する
ことにより、アナログ入力２１に付加されるオフセット
電圧と局部ＤＡ変換器や比較器のオフセット電圧をこの
オートゼロ装置により補償することが可能となる。

〔発明が解決しようとする問題点〕

上述した従来のオート・ゼロ装置は、極性ビットを積分
して局部ＤＡ変換器や比較器や帯域制限用フィルタのオ
フセット電圧を補償するものである。

しかしながら極性ビットを積分することによりオート・
ゼロ回路を動作させてオフセット電圧を補償するため、
正極性ビット積分と負極性ビット積分との相対積分量の
比が異なると問題が生じる。

極性ビットが正の時の積分する電流値をＩ_Ｐとし、極性
ビットが負の時の積分する電流値をＩ_Ｎとする。このと
き、オートゼロ回路の動作により安定する動作点Ａは入
力アナログ信号の振幅をＶ_Ｉとすると、下記のように求
められる。

第２図のアナログ入力２１に（系のオフセット電圧より
十分大きい）正弦波が入力される場合その波形は、第５
図のように ｙ＝Ｖ_Ｉｓｉｎｘ ……（１） （ｘ＝ωｔで単位はラジアン） であり、Ｘ軸に対して対象に正と負の半波が２πの周期
で交互に現れる。本来このような波形をアナログディジ
タル変換すれば、正の半波の時、このディジタル値の極
性ビットが正になるので、第４図のオートゼロ回路で正
の積分電流値Ｉ_Ｐがπの間容量４５に流入し、逆に負の
半波のディジタル値の時、極性ビットが負になり、負の
積分電流値Ｉ_Ｎがπの間容量４５から流出する。このた
めＩ_Ｐ＝Ｉ_Ｎならば正負の積分量はＩ_Ｐ×π−Ｉ_Ｎ×π
＝０となり、容量４５の電荷は、各周期の終わりで零に
なって、オートゼロ出力２７による補正は行われない。

しかし実際のＩＣでは製造工程のバラツキによりＩ_Ｐと
Ｉ_Ｎとが若干違っている。この違いを、正の積分電流値
Ｉ_Ｐと負の積分電流値Ｉ_Ｎとの比αで表すと α＝｜Ｉ_Ｐ｜／｜Ｉ_Ｎ｜ ……（２） となる。このαの影響を説明する。

仮にＩ_Ｐ＞Ｉ_Ｎとすると、（１）式の正弦波が入力され
た場合Ｉ_Ｐ×π−Ｉ_Ｎ×π＞０となるので、オートゼロ
出力２７による補正が行われ、Ｉ_Ｐが流入する期間πを
短くし、Ｉ_Ｎが流出する期間πを長くする方向に補正が
かかる。この補正の結果、Ｉ_Ｐ×（短くなった期間）−
Ｉ_Ｎ×（長くなった期間）＝０の状態を表すのが、第５
図の動作点Ａ（つまりｙ＝Ａ）であり、このｘはｘ_１で
ある。

このため（１）式より Ａ＝Ｖ_Ｉｓｉｎｘ_１ ……（３） になる。Ｉ_Ｐの積分区間は、（π−２ｘ_１）、Ｉ_Ｎの積
分区間は、（π＋２ｘ_１）となるので、積分電荷のバラ
ンス条件は、 ｜Ｉ_Ｐ｜×（π−２ｘ_１）＝｜Ｉ_Ｎ｜×（π＋２ｘ_１）……（４） となる。（４）式を（２）式の右辺の形に整理すると となり、（２）式と（５）式とから となる。この（６）式をｘ_１＝の形な整理すると （７）式を（３）式に代入すると となる。（８）式は入力アナログ信号の振幅により動作
点Ａが変化することを示している。言い換えると、入力
アナログ信号の振幅Ｖ_Ｉにより安定する動作点が変化す
ることとなり、低レベルの入力信号に対しては系のオフ
セット電圧を補償するオート・ゼロ回路として動作する
が、入力アナログ信号の振幅Ｖ_Ｉが大きくなると正の積
分電流値｜I_P｜と負の積分電流値｜I_N｜の比αに応じた
オフセット電圧が生じることになる。

正と負の積分電流値の比αにより生ずるオート・ゼロ回
路から発生するオフセット電圧は、アナログ信号が大信
号から小信号に変化した際のオート・ゼロ装置の補償残
となり、入力信号に対応した大きなオフセット電圧とな
る。このため大きなオフセット電圧による信号対量子化
雑音比の劣化が生じ、問題となった。

例えば、第６図の大信号の区間ＡではＶ_Ｉに対して動作
点Ａが十分に小さいので、Ａより波形が大きいか小さい
かに応じて（若干−の頻度が多いが）＋と−の頻度がほ
ぼ同じディジタル出力が得られ、動作点Ａのディジタル
出力への影響は無視できる。しかし急に信号が小さくな
った小信号の区間Ｂでは振幅Ｖ_Ｓが動作点Ａより小さい
のでディジタル出力が全て−になってしまい信号対量子
化雑音が大きくなる。

このときα＝１．１０でＶ_Ｉ＝１ＶのときＡを式(1)か
ら求めると７４．７ｍＶにもなり何らかの対策が必要で
ある。

〔問題点を解決するための手段〕

本発明によれば、ＡＤ変換器のオフセット電圧を補償す
るためＡＤ変換器の出力のディジタル信号の極性ビット
の正負に応じて積分を行うオートゼロ装置において、Ａ
Ｄ変換器の同期信号をカウントし所定のカウンタ数を越
えた時にカウンタ出力信号が変化するカウンタ回路と、
極性ビットが変化した時に出力信号によりカウンタ回路
をリセットする変化検出回路と、カウンタ出力信号が変
化すると極性ビットの正負に応じた１回当たりの積分量
が一定量増加し、カウンタ回路がリセットされカウンタ
出力信号がもどると極性ビットの正負に応じた１回当た
りの積分量が一定量減少して初期値にもどるオートゼロ
回路とを有するオートゼロ装置を得る。

〔実施例〕

次に、本発明について図面を用いて実施例を詳細に説明
する。

第１図は本発明の第１の実施例のブロック回路説明図で
ある。ＡＤ変換器の同期信号が端子１よりカウンタ回路
４に印加される。カウンタは同期信号をカウントする。
一方、ディジタル信号の極性ビットは端子２より変化検
出回路５に印加される。変化検出回路５はＡＤ変換器の
極性ビットが正から負，負から正へと変化する毎にカウ
ンタ回路４にリセット信号８を出力する。

このため変化検出回路５へ入力される極性ビットが例え
ば正に固定されていると、カウンタ回路４は同期信号に
よりカウントを進め、例えば６４カウント実施するとオ
ートゼロ回路６へ制御信号７を出力する。

オートゼロ回路６は制御信号７により高速モードにな
る。高速モードにおいてオートゼロ回路６はその１回当
りの積分量を初期値から一定量、例えば５〜５００倍程
度低速モードの積分量（＝初期値の１回当りの積分量）
より大きくする。このためオートゼロ回路の出力電圧は
１回の変化量が５〜５００倍となる。例えば低速モード
の積分電圧を２０μＶ／回とすると、正負の積分量のア
ンバランスにより発生したオフセット電圧（例えば７
４．７ｍＶ）を補償する時間は、同期信号周波数を８ｋ
Ｈｚ（１２５μｓｅｃ）とすると、 の時間がかかる。

第７図は、第６図のＸ軸を縮めＹ軸を拡大して動作点Ａ
の変化を示した図である。この図のように低速モードの
場合、小信号になったＸ＝Ｌからディジタル出力は−だ
けが続くので、第４図の負の積分電流値Ｉ_Ｎだけが連続
して容量に供給され、動作点Ａは小さくなっていく。そ
してＸ＝Ｍで前述の（４）式の関係を満たすと一定にな
る（注、動作点Ａが小さいので前述の０．４７μsec の
時間の計算ではＡの存在を無視している。）。このＸ＝
Ｌ〜Ｍの間、信号対量子化雑音が大きい。

高速モードの積分電圧を例えば２０倍の0.4mV／回とす
ると正負の積分量のアンバランスにより発生したオフセ
ット電圧の補償は で可能となり、残留オフセット電圧による信号対雑音比
の劣化が早急に回復できる。

なおオートゼロ回路の１回当りの積分電圧は信号対雑音
比の劣化を防ぐため、ＡＤ変換器の最小ステップ電圧の
１／１０以下が好ましい。このためオフセット電圧の補
償が完了し、極性ビットが正および負が出始めると、変
化検出回路５によりカウンタ回路４をリセット信号８に
よりセットし低速モードになるのが好ましい。

カウンタ回路４のカウント数はＡＤ変換器の周波数特性
から決めるのが一般的である。ＡＤ変換器の下限周波数
が100Hz とすると、同期信号周波数８kHzに対し、正ま
たは負の極性が続くのはそれぞれ４０回である。このた
めカウンタ回路４のカウント数を６４とすれば100Hz の
アナログ信号では高速モードは動作しないためオートゼ
ロ回路による信号対雑音比の劣化が防げる。

第３図は本発明の第２の実施例のブロック回路説明図で
ある。第３図において第１図と同じ機能には同じ番号を
用いている。カウンタ回路４はインバータ３３と２入力
NAND３１および６４カウンタから構成される。

リセット信号８が“Ｈ”レベルとなるとカウンタ３２は
リセットされカウンタの出力Ｑは“Ｌ”レベルになる。
同期信号が２入力NAND３１に入る毎にカウンタ３２はカ
ウントする。６４個の同期信号が入力されるとカウンタ
３２の出力Ｑは“Ｈ”レベルとなり、インバータ３３を
介して２入力NAND３１の入力を“Ｌ”レベルとする。こ
の状態はリセット信号８が“Ｈ”レベルとなりカウンタ
３２がリセットされるまで保持する。

変化検出回路はフリップフロップ３４とＥｘＯＲ３５に
より構成し、極性ビットが変化した時にリセット信号を
“Ｈ”レベルとする回路である。

オートゼロ回路６は同期信号毎に電流積分（スイッチは
図示せず）を行う電流源Ｉ_ＰとＩ_Ｎ，高速モード時ＳＷ
_１，ＳＷ_２が制御信号７により導通状態となり、同期信
号毎に電流積分（スイッチは図示せず）を行う電流源Ｉ
_P′とＩ_N′を持ち、この積分電流を保持するための容量
４５を有している。

積分された電圧はバッファアンプ４４と減衰器４６によ
り最適なオートゼロ積分電圧を得てオートゼロ出力３よ
り出力される。

第８図は、この高速モードの説明図であり、分かり易い
ように第７図と同じ波形が入力された場合を示してあ
る。まず小信号になったＸ＝Ｌの時点からディジタル出
力は−だけが続くのでカウンタ３２でこの数がカウント
され、第４図の負の積分電流値Ｉ_Ｎが連続して容量に供
給されて、動作点Ａは徐々に小さくなっていく。そして
カウンタ３２の所定カウントになったＸ＝Ｎの時点で電
流源Ｉ_Ｎ′が併用できるようになるので、Ｘ＝Ｎ〜Ｏの
区間で動作点Ａは急速に補正される。Ｘ＝Ｏで＋の極性
ビットのディジタル出力が得られるのでカウンタ３２は
リセットされＳＷ_１とＳＷ_２とがオフになる。この時点
で動作点Ａは十分にゼロに近くなっている（注、この後
も前述の（４）式の関係を満たして一定になるまで若干
変化があるが図示は省略する）。このように第７図の低
速モードではＸ＝Ｌ〜Ｍの長時間にわたり信号対量子化
雑音が大きいが、第８図の高速モードではＸ＝Ｌ〜Ｏの
短時間しか信号対量子化雑音が大きくないという違いが
ある。

いま一例として、積分電圧を２０μＶ／回とし減衰器４
６の減衰比を１／５０とする。容量４５の容量値を集積
可能な値とすると、１回当りの積分電荷Ｑは Ｑ＝ＣＶ＝１００(ｐＦ)×２０(μＶ)＝Ｉｐｔｉ と表わせる。ここでｔ_ｉは積分時間を表わす。Ｉｐ＝１
０ｍＡとすると ｔ_ｉ＝２００ｍｓが得られる。

通常Ｉ_P＝ＩＮ＝１０ｍＡとし高速モードを２０倍とす
ればＩ_P′＝Ｉ_N′＝１９０ｍＡとすれば容易に実現でき
る。

〔発明の効果〕

以上説明したように本発明は、極性ビットの変化検出回
路によりリセットされるカウンタ回路を用いて、極性ビ
ットが同極性である同期信号の回数を検出し、これが設
定した回数を越えると、オートゼロ回路を高速モードに
制御する制御信号を出力し、オートゼロ回路が高速モー
ドでオートゼロ回路の正負積分電圧のアンバランスによ
り生じたオフセット電圧を高速に補償することができ大
振幅入力から小振幅入力にアナログ信号が変化した時で
も信号対雑音比の劣化が防げるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック回路説明図、
第２図は従来のオートゼロ回路の説明図、第３図は本発
明の第２の実施例のブロック回路説明図、第４図は従来
のオートゼロ回路の概略図、第５図は（８）式導出の説
明図、第６図は大信号と小信号と動作点Ａとの関係の説
明図、第７図は低速モードの説明図、第８図は高速モー
ドの説明図である。 １……同期信号、２，２６……極性ビット、３，２７…
…オートゼロ出力、４……カウンタ回路、６……オート
ゼロ回路、７……変化検出回路、８……リセット信号、
２１……アナログ入力、２２……フィルタ、２３……Ａ
Ｄ変換器、２４……レジスタ、２５……オートゼロ回
路、２８……ディジタル出力、３１……２入力NAND、３
２……カウンタ、３３……インバータ、３４……フリッ
プフロップ、３５……ＥxＯＲ、３６，３７，３８，３
９……電源流、４０，４１……スイッチ、４２……正電
源、４３……負電源、４４……バッファアンプ、４５…
…容量、４６……減衰器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＡＤ変換器のオフセット電圧を補償するた
   め前記ＡＤ変換器の出力のディジタル信号の極性ビット
   の正負に応じて積分を行うオートゼロ装置において、前
   記ＡＤ変換器の同期信号をカウントし所定のカウンタ数
   を越えた時にカウンタ出力信号が変化するカウンタ回路
   と、前記極性ビットが変化した時に出力信号により前記
   カウンタ回路をリセットする変化検出回路と、前記カウ
   ンタ出力信号が変化すると前記極性ビットの正負に応じ
   た１回当たりの積分量が一定量増加し、前記カウンタ回
   路がリセットされ前記カウンタ出力信号がもどると前記
   極性ビットの正負に応じた１回当たりの積分量が前記一
   定量減少して初期値にもどるオートゼロ回路とを有する
   ことを特徴とするオートゼロ装置。