JPH0641967B2 - 論理波形生成装置 - Google Patents
論理波形生成装置Info
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- JPH0641967B2 JPH0641967B2 JP59049584A JP4958484A JPH0641967B2 JP H0641967 B2 JPH0641967 B2 JP H0641967B2 JP 59049584 A JP59049584 A JP 59049584A JP 4958484 A JP4958484 A JP 4958484A JP H0641967 B2 JPH0641967 B2 JP H0641967B2
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- JP
- Japan
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- clock
- data
- circuit
- circuits
- logic
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばＩＣ試験装置において論理波形を発生
し、しかもその論理波形の種類を高速度に切り換えて発
生する論理波形生成装置に関する。
し、しかもその論理波形の種類を高速度に切り換えて発
生する論理波形生成装置に関する。
「従来の技術」 従来のこの種の論理波形生成装置においては、例えば特
開昭５７−１１１４７０号公報の第４図あるいは第７図
に示されているように、被試験装置に対し各種の論理波
形を発生する必要があり、そのため選択信号によって各
種の波形を選択して発生することができ、従って選択信
号を実時間で切り換えることによって実時間で各種波形
を発生することができる。
開昭５７−１１１４７０号公報の第４図あるいは第７図
に示されているように、被試験装置に対し各種の論理波
形を発生する必要があり、そのため選択信号によって各
種の波形を選択して発生することができ、従って選択信
号を実時間で切り換えることによって実時間で各種波形
を発生することができる。
例えばスターティックカラム方式のメモリに対する試験
においては、そのアドレスデータとしてＮＲＺ波形とＲ
Ｚ波形との排他的論理和をとった波形（以下ＥＸＯＲ波
形と記す）と、ＮＲＺ波形とを交互に実時間で切り換え
て発生する必要がある。このような異なる種類の波形を
切り換えて発生することは、前記公開公報に記載した論
理波形生成装置においては、端子４２６〜４３１をすべ
て“１”にして、つまり３つのクロック５１３，５１
４，５１５のすべてを使ってＥＸＯＲ波形の発生を発生
し、端子４２６と４２９のみを“１”として、つまり３
つのクロック５１３，５１４，５１５のうち、クロック
５１３のみを用いてＮＲＺ波形を発生することを実時間
で切り換えて実施することができる。しかし論理波形の
生成を高速度に行うためインターリブ方式を用いたもの
があるが、このインターリブ方式を前記公開公報に記載
した論理波形生成回路に適用した場合は、前記ＮＲＺ波
形発生時に、クロック５１４，５１５が除去され、その
除去されたり、されなかったりするクロック５１４，５
１５をそれぞれ空間分割することになり、そのままでは
実時間で目的とする各種の波形を切り換えて発生するこ
とはできない。
においては、そのアドレスデータとしてＮＲＺ波形とＲ
Ｚ波形との排他的論理和をとった波形（以下ＥＸＯＲ波
形と記す）と、ＮＲＺ波形とを交互に実時間で切り換え
て発生する必要がある。このような異なる種類の波形を
切り換えて発生することは、前記公開公報に記載した論
理波形生成装置においては、端子４２６〜４３１をすべ
て“１”にして、つまり３つのクロック５１３，５１
４，５１５のすべてを使ってＥＸＯＲ波形の発生を発生
し、端子４２６と４２９のみを“１”として、つまり３
つのクロック５１３，５１４，５１５のうち、クロック
５１３のみを用いてＮＲＺ波形を発生することを実時間
で切り換えて実施することができる。しかし論理波形の
生成を高速度に行うためインターリブ方式を用いたもの
があるが、このインターリブ方式を前記公開公報に記載
した論理波形生成回路に適用した場合は、前記ＮＲＺ波
形発生時に、クロック５１４，５１５が除去され、その
除去されたり、されなかったりするクロック５１４，５
１５をそれぞれ空間分割することになり、そのままでは
実時間で目的とする各種の波形を切り換えて発生するこ
とはできない。
「発明の構成」 この発明の目的はインターリブ方式を用い、従って高速
度に論理波形を発生することができ、しかもその波形の
種類を実時間で切り換えて発生することができる論理波
形生成装置を提供することにある。
度に論理波形を発生することができ、しかもその波形の
種類を実時間で切り換えて発生することができる論理波
形生成装置を提供することにある。
この発明によれば、論理波形入力端子から入力された入
力論理データは、第１データ分割回路により１タイムス
ロットずつ位相の異なるｎ個の空間に分割され、かつｎ
タイムスロットを有効期間とするデータに変換される。
また禁止用論理データ入力端子より入力された禁止用論
理データは、第２データ分割回路により１タイムスロッ
トずつ位相の異なるｎ個の空間に分割され、かつｎタイ
ムスロットを有効期間とするデータに変換される。また
複数のクロック列がクロック分割回路で、その各クロッ
ク列について、その１つのクロックで立上り、次のクロ
ックで立下り、周期をそのクロック列のクロック周期の
ｎ周期分とした低速クロック列で、順次１クロックずつ
位相がずれたｎ個の低速クロック列に空間分割される。
上記第１データ分割回路により分割された第１論理デー
タと、上記空間分割された低速クロックの対応するもの
との論理積が、上記複数のクロック列についてそれぞれ
第１論理回路によってとられ、また第２データ分割回路
で分割された禁止用論理データと、上記空間分割された
低速クロックの対応するものとの論理積が、上記複数の
クロック列についてそれぞれ複数の第２論理回路によっ
てとられる。これら第１論理回路の出力信号は第１多重
化回路によって、上記複数のクロック列の各クロック列
対応にそれぞれ時間的に多重化され、また第２論理回路
の出力信号は第２多重化回路によって、上記複数のクロ
ック列の各クロック列対応にそれぞれ時間的に多重化さ
れる。この第１多重化回路の出力データと、第２多重化
回路の出力データと、上記複数のクロック列との論理積
が、その各クロック列対応にそれぞれ複数の論理積手段
によってとられ、これら論理積手段の出力中の上記低速
クロック列の対応するものがそれぞれ論理和がとられ
て、その論理和出力によってフリップフロップがセット
リセットされる。
力論理データは、第１データ分割回路により１タイムス
ロットずつ位相の異なるｎ個の空間に分割され、かつｎ
タイムスロットを有効期間とするデータに変換される。
また禁止用論理データ入力端子より入力された禁止用論
理データは、第２データ分割回路により１タイムスロッ
トずつ位相の異なるｎ個の空間に分割され、かつｎタイ
ムスロットを有効期間とするデータに変換される。また
複数のクロック列がクロック分割回路で、その各クロッ
ク列について、その１つのクロックで立上り、次のクロ
ックで立下り、周期をそのクロック列のクロック周期の
ｎ周期分とした低速クロック列で、順次１クロックずつ
位相がずれたｎ個の低速クロック列に空間分割される。
上記第１データ分割回路により分割された第１論理デー
タと、上記空間分割された低速クロックの対応するもの
との論理積が、上記複数のクロック列についてそれぞれ
第１論理回路によってとられ、また第２データ分割回路
で分割された禁止用論理データと、上記空間分割された
低速クロックの対応するものとの論理積が、上記複数の
クロック列についてそれぞれ複数の第２論理回路によっ
てとられる。これら第１論理回路の出力信号は第１多重
化回路によって、上記複数のクロック列の各クロック列
対応にそれぞれ時間的に多重化され、また第２論理回路
の出力信号は第２多重化回路によって、上記複数のクロ
ック列の各クロック列対応にそれぞれ時間的に多重化さ
れる。この第１多重化回路の出力データと、第２多重化
回路の出力データと、上記複数のクロック列との論理積
が、その各クロック列対応にそれぞれ複数の論理積手段
によってとられ、これら論理積手段の出力中の上記低速
クロック列の対応するものがそれぞれ論理和がとられ
て、その論理和出力によってフリップフロップがセット
リセットされる。
「実施例」 第１図はこの発明による論理波形生成装置の一例を示
す。論理データ入力端子１１から入力論理データが入力
され、これは第１データ分割回路１２へ供給される。第
１データ分割回路においてはこの例では１タイムスロッ
トずつずれた２個の空間に分割し、かつ２タイムスロッ
トの有効な期間を持つデータに変換される。例えば入力
端子１１より入力の論理データは第１データ分割回路１
２内のＤ形フリップフロップ１３，１４のデータ端子Ｄ
にそれぞれ供給される。一方、端子１５から上記タイム
スロットを周期とするクロックが供給され、そのクロッ
クは分割回路１６に供給されて１タイムスロット位相が
異なり、２タイムスロットを周期とするクロックに分割
され、これらのクロックによってフリップフロップ１
３，１４のクロック端子Ｃが駆動される。
す。論理データ入力端子１１から入力論理データが入力
され、これは第１データ分割回路１２へ供給される。第
１データ分割回路においてはこの例では１タイムスロッ
トずつずれた２個の空間に分割し、かつ２タイムスロッ
トの有効な期間を持つデータに変換される。例えば入力
端子１１より入力の論理データは第１データ分割回路１
２内のＤ形フリップフロップ１３，１４のデータ端子Ｄ
にそれぞれ供給される。一方、端子１５から上記タイム
スロットを周期とするクロックが供給され、そのクロッ
クは分割回路１６に供給されて１タイムスロット位相が
異なり、２タイムスロットを周期とするクロックに分割
され、これらのクロックによってフリップフロップ１
３，１４のクロック端子Ｃが駆動される。
また禁止用論理データ入力端子１７より禁止用論理デー
タが入力され、これは第２データ分割回路１８において
第１データ分割回路１２と同様に１タイムスロットずつ
位相が異なった２個の空間に分割され、かつ２タイムス
ロットの有効期間を持つデータに変換される。第２デー
タ分割回路１８もＤ形フリップフロップ２１，２２を備
え、そのデータ端子Ｄに端子１７よりの禁止用論理デー
タが供給される。クロック分割回路１６よりの２つのク
ロックがフリップフロップ２１，２２のクロック端子Ｃ
にそれぞれ供給される。
タが入力され、これは第２データ分割回路１８において
第１データ分割回路１２と同様に１タイムスロットずつ
位相が異なった２個の空間に分割され、かつ２タイムス
ロットの有効期間を持つデータに変換される。第２デー
タ分割回路１８もＤ形フリップフロップ２１，２２を備
え、そのデータ端子Ｄに端子１７よりの禁止用論理デー
タが供給される。クロック分割回路１６よりの２つのク
ロックがフリップフロップ２１，２２のクロック端子Ｃ
にそれぞれ供給される。
複数のクロック端子３３，３４，３５からの各クロック
列Ａｃ，Ｂｃ，Ｃｃはクロック分割回路３６，３７，３
８へ供給され、クロック分割回路３６で、クロック列Ａ
ｃについて１つのクロックで立上り、次のクロック立下
り、周期をクロック列Ａｃのクロック周期の２周期分と
した低速クロック列で順次１クロックずつ位相がずれた
２個の第１，第２の低速クロック列Ａ１，Ａ２に空間分
割され、同様にクロック列Ｂｃ，Ｃｃがそれぞれクロッ
ク分割回路３７，３８で２個の第１，第２低速クロック
列Ｂ１，Ｂ２，Ｃ１，Ｃ２に空間分割される。
列Ａｃ，Ｂｃ，Ｃｃはクロック分割回路３６，３７，３
８へ供給され、クロック分割回路３６で、クロック列Ａ
ｃについて１つのクロックで立上り、次のクロック立下
り、周期をクロック列Ａｃのクロック周期の２周期分と
した低速クロック列で順次１クロックずつ位相がずれた
２個の第１，第２の低速クロック列Ａ１，Ａ２に空間分
割され、同様にクロック列Ｂｃ，Ｃｃがそれぞれクロッ
ク分割回路３７，３８で２個の第１，第２低速クロック
列Ｂ１，Ｂ２，Ｃ１，Ｃ２に空間分割される。
この空間分割された低速クロック列はそれぞれ空間分割
された論理データの対応するものとの論理積が、各クロ
ック列Ａｃ，Ｂｃ，Ｃｃについて論理回路においてとら
れる。即ち第１データ分割回路１２の出力であるフリッ
プフロップ１３の出力はアンド回路４１，４２，４３に
それぞれ供給され、またフリップフロップ１４の出力は
アンド回路４４，４５，４６にそれぞれ供給される。分
割回路３６よりの分割された第１，第２低速クロック列
Ａ１，Ａ２はアンド回路４１，４２の他方の入力側に供
給され、クロック分割回路３７よりの２つの分割された
第１，第２低速クロック列Ｂ１，Ｂ２はアンド回路４
２，４５にそれぞれ供給され、クロック分割回路３８の
第１，第２低速クロック列Ｃ１，Ｃ２はアンド回路４
３，４６にそれぞれ供給される。またフリップフロップ
２１の出力はアンド回路４７，４８，４９に供給され、
フリップフロップ２２の出力はアンド回路５１，５２，
５３に供給され、アンド回路４７，５１にクロック分割
回路３６の第１，第２低速クロック列Ａ１，Ａ２がそれ
ぞれ供給され、アンド回路４８，５２にクロック分割回
路３７の第１，第２低速クロック列Ｂ１，Ｂ２がそれぞ
れ供給され、アンド回路４９，５３にクロック分割回路
３８の第１，第２低速クロック列Ｃ１，Ｃ２がぞれぞれ
供給される。
された論理データの対応するものとの論理積が、各クロ
ック列Ａｃ，Ｂｃ，Ｃｃについて論理回路においてとら
れる。即ち第１データ分割回路１２の出力であるフリッ
プフロップ１３の出力はアンド回路４１，４２，４３に
それぞれ供給され、またフリップフロップ１４の出力は
アンド回路４４，４５，４６にそれぞれ供給される。分
割回路３６よりの分割された第１，第２低速クロック列
Ａ１，Ａ２はアンド回路４１，４２の他方の入力側に供
給され、クロック分割回路３７よりの２つの分割された
第１，第２低速クロック列Ｂ１，Ｂ２はアンド回路４
２，４５にそれぞれ供給され、クロック分割回路３８の
第１，第２低速クロック列Ｃ１，Ｃ２はアンド回路４
３，４６にそれぞれ供給される。またフリップフロップ
２１の出力はアンド回路４７，４８，４９に供給され、
フリップフロップ２２の出力はアンド回路５１，５２，
５３に供給され、アンド回路４７，５１にクロック分割
回路３６の第１，第２低速クロック列Ａ１，Ａ２がそれ
ぞれ供給され、アンド回路４８，５２にクロック分割回
路３７の第１，第２低速クロック列Ｂ１，Ｂ２がそれぞ
れ供給され、アンド回路４９，５３にクロック分割回路
３８の第１，第２低速クロック列Ｃ１，Ｃ２がぞれぞれ
供給される。
これらアンド回路の出力信号は入力論理データ、禁止用
論理データ、各クロック列Ａｃ，Ｂｃ，Ｃｃ対応に多重
化回路では時間的に多重化される。即ちアンド回路４
１，４４の各出力信号はオア回路５４において多重化さ
れ、アンド回路４２，４５の出力はオア回路５５で多重
化され、アンド回路４３，４６の出力はオア回路５６で
多重化されて入力論理データ側について各クロック列Ａ
ｃ，Ｂｃ，Ｃｃ対応にそれぞれ多重化される。同様にア
ンド回路４７，５１の出力はオア回路５７で多重化さ
れ、アンド回路４８，５２の出力はオア回路５８で多重
化され、アンド回路４９，５３の出力はオア回路５９で
多重化されて禁止用論理データ側について多重化され
る。オア回路５４，５５，５６の各出力は必要に応じて
極性反転制御回路６１，６２，６３に供給される。極性
反転制御回路６１，６２，６３は排他的論理和回路から
構成されており、その極性反転指示入力端子６４，６
５，６６に論理１が入力されている場合は極性反転が行
われ、論理０が入力されている場合は極性反転が行われ
ない。
論理データ、各クロック列Ａｃ，Ｂｃ，Ｃｃ対応に多重
化回路では時間的に多重化される。即ちアンド回路４
１，４４の各出力信号はオア回路５４において多重化さ
れ、アンド回路４２，４５の出力はオア回路５５で多重
化され、アンド回路４３，４６の出力はオア回路５６で
多重化されて入力論理データ側について各クロック列Ａ
ｃ，Ｂｃ，Ｃｃ対応にそれぞれ多重化される。同様にア
ンド回路４７，５１の出力はオア回路５７で多重化さ
れ、アンド回路４８，５２の出力はオア回路５８で多重
化され、アンド回路４９，５３の出力はオア回路５９で
多重化されて禁止用論理データ側について多重化され
る。オア回路５４，５５，５６の各出力は必要に応じて
極性反転制御回路６１，６２，６３に供給される。極性
反転制御回路６１，６２，６３は排他的論理和回路から
構成されており、その極性反転指示入力端子６４，６
５，６６に論理１が入力されている場合は極性反転が行
われ、論理０が入力されている場合は極性反転が行われ
ない。
極性反転制御回路６１，６２，６３の各正極性出力はア
ンド回路６７，６８，６９に供給され、反対極性出力は
アンド回路７１，７２，７３に供給される。またオア回
路５７，５８，５９の各出力はナンド回路７４，７５，
７６の一方の入力側に供給され、これらナンド回路７
４，７５，７６には制御端子７７，７８，７９より制御
信号が供給される。ナンド回路７４，７５，７６の出力
は対応するアンド回路、つまりナンド回路７４の出力は
アンド回路６７，７１に供給され、ナンド回路７５の出
力はアンド回路６８，７２に供給され、ナンド回路７６
の出力はアンド回路６９，７３に供給される。更に端子
３３，３４，３５のクロックは遅延回路８１，８２，８
３をそれぞれ通じてアンド回路の対応するものに供給さ
れる。つまりクロック３３の出力はアンド回路６７，７
１に供給され、クロック３４はアンド回路６８，７２に
供給され、端子３５のクロックはアンド回路６９，７３
に供給される。つまりクロック列Ａｃと、第１低速クロ
ック列と対応するオア回路５４，５７の各出力との論理
積がアンド回路６７でとられ、クロック列Ａｃと第２低
速クロック列と対応するオア回路５５，５８の各出力と
の論理積がアンド回路７１でとられる。他のアンド回路
６８，７２，６９，７３についてもそれぞれクロック列
Ｂｃ，Ｃｃについて同様のことがなされると言える。
ンド回路６７，６８，６９に供給され、反対極性出力は
アンド回路７１，７２，７３に供給される。またオア回
路５７，５８，５９の各出力はナンド回路７４，７５，
７６の一方の入力側に供給され、これらナンド回路７
４，７５，７６には制御端子７７，７８，７９より制御
信号が供給される。ナンド回路７４，７５，７６の出力
は対応するアンド回路、つまりナンド回路７４の出力は
アンド回路６７，７１に供給され、ナンド回路７５の出
力はアンド回路６８，７２に供給され、ナンド回路７６
の出力はアンド回路６９，７３に供給される。更に端子
３３，３４，３５のクロックは遅延回路８１，８２，８
３をそれぞれ通じてアンド回路の対応するものに供給さ
れる。つまりクロック３３の出力はアンド回路６７，７
１に供給され、クロック３４はアンド回路６８，７２に
供給され、端子３５のクロックはアンド回路６９，７３
に供給される。つまりクロック列Ａｃと、第１低速クロ
ック列と対応するオア回路５４，５７の各出力との論理
積がアンド回路６７でとられ、クロック列Ａｃと第２低
速クロック列と対応するオア回路５５，５８の各出力と
の論理積がアンド回路７１でとられる。他のアンド回路
６８，７２，６９，７３についてもそれぞれクロック列
Ｂｃ，Ｃｃについて同様のことがなされると言える。
アンド回路６７，６８，６９の出力は遅延回路８４，８
５，８６をそれぞれ通じてオア回路８７に供給され、ア
ンド回路７１，７２，７３の各出力は遅延回路８８，８
９，９１をそれぞれ通じてオア回路９２に供給される。
オア回路８７，および９２の各出力はセットリセット形
フリップフロップ９３のセット端子Ｓおよびリセット端
子Ｒにそれぞれ供給され、フリップフロップ９３の出力
は生成波形出力端子９４に供給される。
５，８６をそれぞれ通じてオア回路８７に供給され、ア
ンド回路７１，７２，７３の各出力は遅延回路８８，８
９，９１をそれぞれ通じてオア回路９２に供給される。
オア回路８７，および９２の各出力はセットリセット形
フリップフロップ９３のセット端子Ｓおよびリセット端
子Ｒにそれぞれ供給され、フリップフロップ９３の出力
は生成波形出力端子９４に供給される。
この第１図の構成において例えば端子１１より第２図に
示すように論理データＬＤが入力され、端子１７には論
理データＩＤが入力され、更にクロック端子１５にはク
ロックＭｃが入力され、端子３３，３４，３５にはクロ
ック列Ａｃ，Ｂｃ，Ｃｃが入力される。クロックＭｃに
対し、クロック列Ａｃは僅か位相が遅れており、クロッ
ク列Ｂｃ，Ｃｃは１つおきに１タイムスロット内におい
て位相が異なったものと位相が一致したものとが交互に
生じる。
示すように論理データＬＤが入力され、端子１７には論
理データＩＤが入力され、更にクロック端子１５にはク
ロックＭｃが入力され、端子３３，３４，３５にはクロ
ック列Ａｃ，Ｂｃ，Ｃｃが入力される。クロックＭｃに
対し、クロック列Ａｃは僅か位相が遅れており、クロッ
ク列Ｂｃ，Ｃｃは１つおきに１タイムスロット内におい
て位相が異なったものと位相が一致したものとが交互に
生じる。
このような論理データおよびクロックが入力されたとす
ると、クロック分割回路３６においてはクロック列Ａｃ
が１クロックずれて、２クロック周期を周期とし１クロ
ック周期の幅を持つ第１，第２低速クロック列Ａ１，Ａ
２に分割される。同様にしてクロック列Ｂｃは分割回路
３７により第１，第２低速クロック列Ｂ１，Ｂ２に分割
され、更にクロック列Ｃｃはクロック分割回路３８によ
って第１，第２低速クロック列Ｃ１，Ｃ２に分割され
る。
ると、クロック分割回路３６においてはクロック列Ａｃ
が１クロックずれて、２クロック周期を周期とし１クロ
ック周期の幅を持つ第１，第２低速クロック列Ａ１，Ａ
２に分割される。同様にしてクロック列Ｂｃは分割回路
３７により第１，第２低速クロック列Ｂ１，Ｂ２に分割
され、更にクロック列Ｃｃはクロック分割回路３８によ
って第１，第２低速クロック列Ｃ１，Ｃ２に分割され
る。
端子１１の入力論理データＬＤはクロックＭｃの１つお
きのものによりサンプリングされ、第２図に示すように
２タイムスロット継続するデータＤ１と、これに対して
１タイムスロット位相がずれたデータＤ２とがフリップ
フロップ１３，１４からそれぞれ得られる。この分割さ
れたデータＤ１，Ｄ２は分割された第１，第２低速クロ
ック列Ａ１，Ａ２との論理積がそれぞれアンド回路４
１，４４によってとられ、更にその出力はオア回路５４
で時間的に多重化され、第２図に示すように出力Ｌａが
得られる。同様にしてデータＤ１，Ｄ２と分割された第
１，第２低速クロック列Ｂ１，Ｂ２との論理積の出力を
時間的に多重化した出力Ｌｂがオア回路５５から得ら
れ、データＤ１，Ｄ２と分割された第１，第２低速クロ
ック列Ｃ１，Ｃ２との論理積の論理和をとった出力Ｌｃ
が論理和回路５６から得られる。
きのものによりサンプリングされ、第２図に示すように
２タイムスロット継続するデータＤ１と、これに対して
１タイムスロット位相がずれたデータＤ２とがフリップ
フロップ１３，１４からそれぞれ得られる。この分割さ
れたデータＤ１，Ｄ２は分割された第１，第２低速クロ
ック列Ａ１，Ａ２との論理積がそれぞれアンド回路４
１，４４によってとられ、更にその出力はオア回路５４
で時間的に多重化され、第２図に示すように出力Ｌａが
得られる。同様にしてデータＤ１，Ｄ２と分割された第
１，第２低速クロック列Ｂ１，Ｂ２との論理積の出力を
時間的に多重化した出力Ｌｂがオア回路５５から得ら
れ、データＤ１，Ｄ２と分割された第１，第２低速クロ
ック列Ｃ１，Ｃ２との論理積の論理和をとった出力Ｌｃ
が論理和回路５６から得られる。
端子１７よりの禁止用論理データＩＤはクロックＭｃの
１つおきによってサンプリングされてそれぞれフリップ
フロップ２１，２２よりｉ１，ｉ２として出力される。
この分割された論理データｉ１，ｉ２と分割された第
１，第２低速クロックＡ１，Ａ２とのそれぞれの論理積
がアンド回路４７，５１でとられ、更にその出力はオア
回路５７で時間的に多重化されてデータｉａとなる。ま
た同様にして分割されたデータｉ１，ｉ２と分割された
第１，第２低速クロックＢ１，Ｂ２との論理積がとら
れ、その論理和が論理和回路５８から出力ｉｂとして出
力される。更にデータｉ１，ｉ２と分割された第１，第
２低速クロックＣ１，Ｃ２との論理積を論理和した出力
が論理和回路５９よりｉｃとして得られる。
１つおきによってサンプリングされてそれぞれフリップ
フロップ２１，２２よりｉ１，ｉ２として出力される。
この分割された論理データｉ１，ｉ２と分割された第
１，第２低速クロックＡ１，Ａ２とのそれぞれの論理積
がアンド回路４７，５１でとられ、更にその出力はオア
回路５７で時間的に多重化されてデータｉａとなる。ま
た同様にして分割されたデータｉ１，ｉ２と分割された
第１，第２低速クロックＢ１，Ｂ２との論理積がとら
れ、その論理和が論理和回路５８から出力ｉｂとして出
力される。更にデータｉ１，ｉ２と分割された第１，第
２低速クロックＣ１，Ｃ２との論理積を論理和した出力
が論理和回路５９よりｉｃとして得られる。
この第２図の例ではタイムスロットごとにＥＸＯＲ，Ｎ
ＲＺ，ＥＸＯＲ，ＮＲＺ波形をそれぞれ出力する場合
で、制御端子７７，７９に対しては論理１が与えられ、
端子７８には論理０が与えられる。従ってナンド回路７
４，７６の出力はオア回路５７，５９の出力がそれぞれ
反転されて出力され、オア回路５７，５９の出力が
“１”のとき、アンド回路６７，７１，６９，７３がそ
れぞれれ禁止され、出力は“０”となり、一方、ナンド
回路７５の出力は常に論理１のまゝである。またアンド
回路６７，６８，６９，７１，７２，７３には選択端子
９５乃至１００が接続され、これに対し選択信号が論理
１として与えられている。このため、アンド回路６７，
７１の出力は第２図に示すＡｓ，Ａｒとなり、アンド回
路６８，７２の出力は出力Ｂｓ，Ｂｒとなり、アンド回
路６９，７３の出力はＣｓ，Ｃｒとなる。従ってオア回
路８７および９２の各出力はＳ，Ｒとなり、フリップフ
ロップ９３の出力はＤ０となり、所望の波形、つまりＥ
ＸＯＲ，ＮＲＺ，ＥＸＯＲ，ＮＲＺを交互に繰り返すモ
ードが得られる。このように禁止用論理データが“１”
のとき、アンド回路６７，７１，６９，７３に対するク
ロックが禁止され、ＮＲＺ波形が得られ、しかもクロッ
ク列Ａｃ，Ｂｃ，Ｃｃは除去されることなく、空間時分
割されるため正しく動作する。
ＲＺ，ＥＸＯＲ，ＮＲＺ波形をそれぞれ出力する場合
で、制御端子７７，７９に対しては論理１が与えられ、
端子７８には論理０が与えられる。従ってナンド回路７
４，７６の出力はオア回路５７，５９の出力がそれぞれ
反転されて出力され、オア回路５７，５９の出力が
“１”のとき、アンド回路６７，７１，６９，７３がそ
れぞれれ禁止され、出力は“０”となり、一方、ナンド
回路７５の出力は常に論理１のまゝである。またアンド
回路６７，６８，６９，７１，７２，７３には選択端子
９５乃至１００が接続され、これに対し選択信号が論理
１として与えられている。このため、アンド回路６７，
７１の出力は第２図に示すＡｓ，Ａｒとなり、アンド回
路６８，７２の出力は出力Ｂｓ，Ｂｒとなり、アンド回
路６９，７３の出力はＣｓ，Ｃｒとなる。従ってオア回
路８７および９２の各出力はＳ，Ｒとなり、フリップフ
ロップ９３の出力はＤ０となり、所望の波形、つまりＥ
ＸＯＲ，ＮＲＺ，ＥＸＯＲ，ＮＲＺを交互に繰り返すモ
ードが得られる。このように禁止用論理データが“１”
のとき、アンド回路６７，７１，６９，７３に対するク
ロックが禁止され、ＮＲＺ波形が得られ、しかもクロッ
ク列Ａｃ，Ｂｃ，Ｃｃは除去されることなく、空間時分
割されるため正しく動作する。
第３図にクロック入力が２種類の場合の例を第１図と対
応する部分に同一符号を付けて示し説明は省略する。な
お、端子９５〜１００は前記公開公報の第４図、第７図
中の端子４２６〜４３１と対応し、また端子６４〜６６
は同公報中の端子４２２と対応し、同公報の第６図に示
すように各端子を制御することにより各種の波形を発生
することができる。
応する部分に同一符号を付けて示し説明は省略する。な
お、端子９５〜１００は前記公開公報の第４図、第７図
中の端子４２６〜４３１と対応し、また端子６４〜６６
は同公報中の端子４２２と対応し、同公報の第６図に示
すように各端子を制御することにより各種の波形を発生
することができる。
「発明の効果」 以上述べたように、この発明による論理波形生成装置に
よれば各種の論理波形を実時間で切り換えて発生するこ
とができ、しかもインターリブ方式としているため高速
度に波形を生成することができる。かつ、端子１７に与
える禁止用論理データを選択することによって各種の論
理データを実時間で切り換えて出力することが可能であ
る。
よれば各種の論理波形を実時間で切り換えて発生するこ
とができ、しかもインターリブ方式としているため高速
度に波形を生成することができる。かつ、端子１７に与
える禁止用論理データを選択することによって各種の論
理データを実時間で切り換えて出力することが可能であ
る。
第１図はこの発明による論理波形生成装置の一例を示す
論理回路図、第２図はその動作の一例を示すタイムチャ
ート、第３図はこの発明の論理波形生成装置の他の例を
示す論理回路図である。 １１，１７：論理データ入力端子、１２，１８：データ
分割回路、１５，３３，３４，３５：クロック入力端
子、１６，３６，３７，３８：クロック分割回路、５４
乃至５９：多重化回路としての論理和回路。
論理回路図、第２図はその動作の一例を示すタイムチャ
ート、第３図はこの発明の論理波形生成装置の他の例を
示す論理回路図である。 １１，１７：論理データ入力端子、１２，１８：データ
分割回路、１５，３３，３４，３５：クロック入力端
子、１６，３６，３７，３８：クロック分割回路、５４
乃至５９：多重化回路としての論理和回路。
Claims (1)
- 【請求項１】論理データ入力端子よりの入力論理データ
を１タイムスロットずつ位相の異なるｎ個の空間に分割
し、かつｎタイムスロットの有効期間を持つデータに変
換する第１データ分割回路と、 禁止用論理データ入力端子より入力された禁止用論理デ
ータをそれぞれ１タイムスロットずつ位相の異なるｎ個
の空間に分割し、かつｎタイムスロットの有効期間を有
するデータに変換する第２データ分割回路と、 複数のクロック列の各クロック列について、その１つの
クロックで立上り、次のクロックで立下り、周期をその
クロック列のクロック周期のｎ周期分とした低速クロッ
ク列で、順次１クロックずつ位相がずれたｎ個の低速ク
ロック列に空間分割するクロック分割回路と、 上記空間分割された第１入力論理データと、上記空間分
割された低速クロックの対応するものとの論理積を、上
記複数のクロック列についてそれぞれとる複数の第１論
理回路と、 上記空間分割された禁止用論理データと上記空間分割さ
れた低速クロック列の対応するものとの論理積を、上記
複数のクロック列についてそれぞれとる複数の第２論理
回路と、 上記第１論理回路の出力信号を、上記複数のクロック列
の各クロック列対応に時間的に多重化する複数の第１多
重化回路と、 上記第２論理回路の出力信号を、上記複数のクロック列
の各クロック列対応に時間的に多重化する複数の第２多
重化回路と、 上記第１多重化回路の出力と、第２多重化回路の出力と
上記複数のクロック列との論理積をその各クロック列対
応にそれぞれとる論理積手段とを具備する論理波形生成
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049584A JPH0641967B2 (ja) | 1984-03-14 | 1984-03-14 | 論理波形生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049584A JPH0641967B2 (ja) | 1984-03-14 | 1984-03-14 | 論理波形生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194375A JPS60194375A (ja) | 1985-10-02 |
| JPH0641967B2 true JPH0641967B2 (ja) | 1994-06-01 |
Family
ID=12835263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049584A Expired - Lifetime JPH0641967B2 (ja) | 1984-03-14 | 1984-03-14 | 論理波形生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0641967B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970011585B1 (ko) * | 1992-01-21 | 1997-07-12 | 가부시키가이샤 아드반테스트 | 반도체 시험장치의 파형 정형기 |
| CN100424519C (zh) * | 2003-05-15 | 2008-10-08 | 爱德万测试株式会社 | 测试装置 |
-
1984
- 1984-03-14 JP JP59049584A patent/JPH0641967B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60194375A (ja) | 1985-10-02 |
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