JPH0642279B2 - 自動／遠隔ｒｆ計器読み取り方法及び装置 - Google Patents

Description

【発明の詳細な説明】 背景技術 発明の分野 本発明は、一般に、遠隔計器の読み取りシステムに係
り、特に、複数の遠隔計器読み取りユニットから可動の
情報収集センタへＲＦ信号によって情報を自動的に送信
する装置及び方法に係る。

公知技術の説明 非常に離れたそして接近不可能な位置に配置された複数
の測定装置から、中央の情報収集センタへ自動的に通信
を行なう必要性がここ数年にわたって急激に増え続けて
いる。このような必要性は、ガス、水道、電気等のごと
き「公共」製品の使用量の監視において最も良く例示さ
れる。このような公共製品の使用量は、通常は、このよ
うな製品が利用者の施設又は住宅に送り込まれる場所に
物理的に配置されたメータによって監視されている。複
雑で比較的安価な電子回路が容易に入手できる今日の技
術的に進歩した社会において、自動的なメータ読み取り
問題に対して容易に実施できる解決策が未だに表面化し
ていないことは信じがたい事実である。然し、現状とし
て、公共メータ読み取りの大多数は、依然として、人手
を介して記録されている（即ち、一般に、メータの検針
員が利用者の施設に設置された各々の公共メータまで足
を運びそしてこれを読み取ることによって累積したメー
タ情報を最初に手で記録する）。このような手順は、非
常に効率が悪く、エラーが生じ易く、然も、大勢の使用
人を必要とすると共に、相当の経費がかゝることにな
る。

公知技術及び本発明の技術の説明へと進む前に、ここで
使用する幾つかの適用可能な用語について定義すること
が有用であろう。計器の監視、特に、メータの読みにつ
いて言及する時、「遠隔」及び「自動」メータ読み取り
という用語は、これまで使用されていたものとは別の意
味をもつ。ここでは、「遠隔」という用語は、検針員及
び／又は彼に組み合わされたメータ読み取り装置が一般
的にメータの付近にあるが読み取りを行なう時に必ずし
もメータを実際に見なくてもよいようなメータ読み取り
状態を指す。それ故、「遠隔」とは、一般に、検針員が
メータ読み取り作業に直接携わることを意味する。又、
ここで使用する「自動」という用語は、人間の介在の必
要性に拘りなくメータが機器によって自動的に読み取ら
れるようなメータ読み取り状態を指す。以下の詳細な説
明から明らかなように、本発明は、上記した「遠隔」及
び「自動」の（即ち、「自動」／「遠隔」の）計器読み
取り用語に等しく適用できる。又、別のエンティティか
ら離れた単なる位置を指すのに使用する「遠隔」という
用語の使用と、上記した「遠隔計器読み取り」の意味で
使用する用語とを区別するように注意されたい。

それ故、メータの検針員が利用者の施設に入り込む必要
性を排除するようなやり方で、このようなメータを可動
の収集ユニットや中央ステーションから自動的に読み取
らせることが所望される。このような自動／遠隔メータ
読み取り方法及び装置は、比較的信頼性が高く且つ正確
でなければならず、とりわけ、設置コストが比較的安価
な上に、市場で既に稼働している色々な構造の多数のメ
ータを改造するように適合できねばならない。メータ読
み取りプロセスを全体的又は部分的に自動化するための
解決策としては、色々な範囲及び複雑さの多数の解決策
が提案されている。然し乍ら、複雑であることや、コス
トの高いことや、一般的に小口の利用者取引に対して実
際上修理ができないことや、信頼性が低いこと等々の多
くの理由で、これまで提案された技術の中で、メータの
読み取りを容易に自動化できる解決策は皆無である。

公知の大部分の自動／遠隔メータシステムは、一般的
に、メータの読みの指示を与えるようにメータに取り付
けられたエンコーダ装置と、累積したメータの読みを記
憶する手段と、典型的に、中央収集ステーションによっ
て質問された時に、上記の記憶された情報を中央の収集
ステーションに送信するための通信リンクとを備えてい
るという点で、設計上類似している。このようなシステ
ムのエンコーダ装置としては、簡単な磁気、光学又は容
量性のスイッチング素子から、より複雑なカム作動式の
又は電子式のスイッチングネットワークまで、多数の装
置が開発されている。同様に、このようなシステムの多
数の通信リンクも知られている。このような通信リンク
は、典型的に、電話線、送電線又は高周波（ＲＦ）信号
を使用して、データ及び／又は制御情報を遠隔メータ読
み取りユニットと中央収集ステーションとの間で転送し
ている。このような技術の各々は、自動／遠隔メータ読
み取りに対して実際的で且つ効果的な解決策を提供しよ
うと試みる際に問題もしくは欠陥を招く。

加入者／商品利用者の電話線を用いた通信リンクでは中
央の収集ステーションと遠隔位置のメータユニットとの
間で比較的細かい通信を行なうことができるが、このよ
うなシステムは使用上の融通性に制約がある。更に、こ
のような自動システムを設置する場合には、メータ読み
取り装置を利用者の電話システムに不所望に接続するこ
とが要求される。このようなシステムの改造は、一般的
に複雑で且つ高価であり、主として、大型の商業用の会
計装置に使用する場合しか正当と認められない。同様
に、利用者の送電線を通信リンクとして使用する自動シ
ステムは、利用者の電話線を用いた場合と同様に、融通
性に制約があり且つ設置上欠点があるという問題が生じ
ている。上記の両システムは、メータ読み取りユニット
の累積データ以外の情報を搬送するように主として構成
及び設計された固定布線の二次送信媒体に基づいてい
る。

更に実際的な解決策は、遠隔メータユニットと中央収集
ステーションとの間にＲＦ通信リンクを使用する自動メ
ータ読み取りシステムによってもたらされると考えられ
る。このようなシステムは、電話線や送電線の通信リン
クを自動システムに組み込むことに関連した改造上の欠
点を本来招くことがない。ＲＦ通信システムの場合に
は、中央の通信ステーションは、当該地域の所望のルー
トに沿って移動することのできるトラック等の移動ユニ
ットに配置することによって可動とされ、そのルートに
沿った施設に設置された遠隔メータ読み取りユニットか
ら情報を収集することができる。典型的に、この可動の
収集ステーションは、質問可能化信号を計器監視ユニッ
トに送信し、これらの監視ユニットは、次いで、各々の
遠隔メータ読み取りユニットの識別コードの形態のＲＦ
応答信号を、そのエンコードされた情報及びデータと共
に、上記可動の収集ステーションへ返送する。可動の収
集ユニットは、受け取ったＲＦ情報を、その後の請求書
発行及び修理又は保守の目的で処理する。このようなＲ
Ｆ通信リンクシステムの典型的な例が米国特許第３，７
０５，３８５号及び第４，０３１，５１３号に開示され
ている。理論的には、ＲＦ通信の原理を用いたこのよう
な遠隔メータ読み取り構造体は、既存のメータ設備の改
造が簡単であり、電話線や送電線への外部接続が不要で
あり、それら自身のバッテリ電源から作動するように内
蔵構造とすることができる。

公知のＲＦ通信リンクによる遠隔メータ読み取りシステ
ムは、概念的には、電話線又は送電線通信リンクシステ
ムに勝る顕著な効果を発揮するが、それらの独特の状態
の完全な利点を取り入れるようには構成されていない。
今日のＲＦ通信リンクシステムの成功性が制約される主
たる理由は、可動の収集ユニットから受け取ったポーリ
ング可能化信号を処理するのに必要な回路により遠隔メ
ータ読み取りユニットのコストが比較的高いことであ
る。遠隔メータ読み取り用途のための公知のＲＦ通信リ
ンク技術は、一般に、遠隔ユニットポーリング機構を使
用しており、可動の収集ユニットは、一度に１つの遠隔
メータ読み取りユニットのみを作動もしくは送信できる
ように独特の遠隔ユニット識別コードを送信する。この
ような機構では、当然、その特定の遠隔ユニットに対し
て独特のポーリング信号を識別するための比較的高価な
もしくは複雑なデコード及び比較回路を遠隔ユニットに
設けなければならない。これまで用いられている別の解
決策は、一度に２つ以上のメータ読み取りユニットを作
動することであり、これらの同時に作動された遠隔ユニ
ットは、識別のための異なるＲＦ周波数で送信するよう
に予め同調される。このような技術は、あまり高価なデ
コード可能化回路を必要としないが、一般的に高価で且
つ正確な同調回路を遠隔ユニットに必要とし（このよう
なユニットの作動が許された周波数レンジが比較的狭い
ために）、これにより、遠隔ユニットの製造コストが高
くなる。更に、このようなシステムの遠隔ユニットは、
これを設置する際に、互いに干渉するようなＲＦレンジ
内で同様に同調された２つのユニットを設置することが
ないように注意しなければならないという点でその利用
上の融通性が制限される。ＲＦリンクの通信原理を用い
た他の種々の技術がこれまでに開発されているが、これ
らも同様に使用上の融通性が低かったり遠隔ユニットの
コストが比較的高かったりといった欠点がある。このよ
うな公知のＲＦ通信リンクシステムの別の欠点は、遠隔
ユニットによって必要とされる消費電力が高く、バッテ
リの寿命を著しく減少し、このようなユニットを用いた
システムを長寿命低保守用途に対して実際的でないもの
にするということである。このような公知のシステム
は、典型的に、２ケ月のインターバルでバッテリの交換
を必要とするが、これは認めることができないものであ
る。

それ故、一般的に上記した種々の通信リンク技術の１つ
以上を用いた多数の自動／遠隔計器読み取りシステムが
これまでに開発されているが、例えば、消費者の施設か
ら自動的に大量の計器データを収集することができて、
公共会社の全体的な要望を満たすことができるような自
動遠隔計器読み取りシステムは今のところ設計されてい
ない。本発明は、公知の自動計器読み取り及び送信シス
テムの欠点に向けられる。本発明は、説明を容易にする
ため、何等かの形式の遠隔配置の計器ユニットからデー
タを収集及び送信することに一般に適用され、メータ読
み取りシステムへの適用についてのみ説明するが、本発
明の原理は、このような計装に一般に広く適用できるこ
とが理解されよう。本発明の自動／遠隔計器読み取りシ
ステムは、例えば、エンコードされたメータ情報を正確
且つ確実に送信することができ、これらの情報は、これ
を送信した遠隔メータと容易に識別可能に関連させるこ
とができる。本発明の自動／遠隔計器読み取りシステム
は、多数の複数の遠隔データ収集計器からそれらの各々
のエンコードされたデータを可動の収集ユニットに同時
に送信できるようにする独特の遠隔計器読み取り方法及
びこれに関連した装置を用いている。計器を監視するト
ランスポンダユニット自体は、特株なもしくは独特のポ
ーリング／デコード回路も強く同調されたＲＦ回路も必
要とされないという点で、比較的安価である。送信ユニ
ットは、既存の計器に容易に設置され、例えば、実質上
いかなる既知のメータ構造体にも使用できる融通性を有
している。それらの独特の設計により、高い信頼性が与
えられると共に、小さなバッテリで典型的に５年以上の
長い寿命が発揮され、保守や修理は最小とされる。本発
明の自動／遠隔計器読み取りシステム及び方法のこれら
及び他の利点及び効果は、本発明の以下の詳細な説明よ
り明らかとなろう。

発明の概要 本発明は、複数の計器監視ユニットと、遠隔配置の好ま
しくは可動のデータ収集ユニットとの間で情報を通信す
る独特の方法及び装置を提供する。上記監視ユニット
は、パラメータが監視される１つ以上の計器に作動的に
接続されたＲＦトランスポンダ回路である。これらのト
ランスポンダは、これに組み合わされた計器の１つ以上
のパラメータを常時監視する。これらのトランスポンダ
は、それに組み合わされた計器からのパラメータ情報及
び／又はデータを収集しそして（メータ読み取りの用途
では）これらを累積し、可動の質問受信／データ収集ユ
ニットからの「ウェイク・アップ」信号を常時聞き取
る。トランスポンダは、その電力消費を著しく減少する
ような低いデューティサイクルの聞き取り技術を用いる
ことによってこのウェイク・アップ信号を聞き取る。可
動ユニットから有効な質問信号を受け取った際に、ＲＦ
トランスポンダは、それらの累積された情報及び／又は
データをエンコードされた形態で直ちに可動のデータ収
集ユニットの受信器へ送信する。各トランスポンダは、
それに組み合わされた独特の識別コードを有しており、
その識別コードをその累積された情報／データと共に可
動のユニットへ返送し、可動のユニットは、受信した信
号を各々の送信トランスポンダと相関させることができ
る。

本発明の独特の特徴、及びトランスポンダユニットを簡
単化しそのコストを節減できるような特徴は、全てのト
ランスポンダユニットが同じウェイク・アップ信号に応
答する（この信号によって作動される）ことである。可
動の質問ユニットは、個々のトランスポンダを（例え
ば、識別コードによって）独特にポーリングせず、ＲＦ
ウェイク・アップ信号の範囲内で全てのトランスポンダ
を同時に付勢する。それ故、全ての付勢された（作動可
能にされた）トランスポンダは、それらの各々のトラン
スポンダ情報を可動の受信ユニットに同時に返送する。

同時送信のトランスポンダの信号間の衝突干渉は、隣接
するトランスポンダ間のフィールドの間隔に或る程度基
づいていることが理解されよう。然し乍ら、同時送信ト
ランスポンダからのトランスポンダ信号間の干渉を最小
にして各トランスポンダから送信された情報を明確に受
信できるようにするために、トランスポンダは、それら
の各ＲＦ送信の作用時間及び周波数パラメータを変更す
る。トランスポンダによる作用送信パラメータの変更
は、ランダムな形態で又は所定の構成に基づいて達成す
ることができる。本発明の好ましい実施例によれば、ト
ランスポンダ送信パラメータの変更は、各トランスポン
ダユニットに関連した独特の識別コードを使用すること
によって達成される。

各トランスポンダは、これが作動された時に、その識別
コード及び累積されたデータを直列に離間された送信バ
ーストによって複数回送信する。各トランスポンダ送信
に対する送信バーストの数は、好ましくは同じである
が、必ずしもそうでなくてもよく、ここでは、トランス
ポンダの送信サイクルと称する。本発明の好ましい実施
例では、トランスポンダによって累積された全ての監視
された情報／データメッセージが送信サイクルの各送信
バースト中に送られる。当業者に明らかなように、この
ような情報は、送信のためにセグメント化され、例え
ば、情報の別々の部分がトランスポンダの別々の送信サ
イクル中に送られるようにする。本発明の１つの実施例
によれば、トランスポンダの次々の送信バースト間のス
ペース即ち時間インターバルは、そのトランスポンダユ
ニットの独特の識別コードの関数として決定される。
「ウェイク・アップ」信号によって同時に作動され勝ち
なトランスポンダを有する物理的なエリア内にある各ト
ランスポンダは、そのエリア内の他のトランスポンダと
異なる識別コードが指定されるのが好ましい。このよう
に同時に作動されるトランスポンダが独特の識別コード
を有する場合には、別々のトランスポンダの送信バース
ト間の時間インターバルが当然異なり、各トランスポン
ダ間の送信バーストに実時間の分離が生じる。それ故、
作動されたトランスポンダの全送信サイクルにわたり、
同時に作動されるトランスポンダからの重畳送信が最小
にされる。

トランスポンダ信号の作用「時間」パラメータを変更す
るのに加えて、それらの周波数パラメータも変更され
る。個々のトランスポンダがそのＲＦトランスポンダ信
号を送信する周波数は、送信サイクル中にそのトランス
ポンダの各ＲＦ送信バーストが異なった周波数で生じる
ように所定の関数に基づいて時間的に変化するようにセ
ットされる。本発明の好ましい実施例では、周波数変更
関数がトランスポンダの独特の識別コードと組み合わさ
れる。このような実施例によれば、各トランスポンダユ
ニットは、これが作動された時に、予めセットされた送
信周波数で送信を開始する。然し乍ら、そのトランスポ
ンダによる次々の送信バーストは、そのトランスポンダ
の独特の識別コードに比例する式によって決定された別
々の周波数で生じる。従って、次々の送信バーストがト
ランスポンダによって送信される時に、このようなバー
ストが生じる周波数は、隣接するトランスポンダユニッ
トの送信バーストの周波数と異なる確率が高く、同時送
信の各トランスポンダユニットの少なくとも１つの送信
バーストは、他のトランスポンダユニットとは異なる時
間及び／又は周波数で生じ、それ故、他の作動されたト
ランスポンダからの送信バーストとの衝突干渉が回避さ
れる。

可動ユニットは、「ウェイク・アップ」質問送信器を有
するのに加えて、作動されたＲＦトランスポンダからの
送信を受け取るための受信モジュールを備えている。本
発明の好ましい実施例においては、ウェイク・アップ信
号による可動受信モジュールの過負荷を防止するため
に、ウェイク・アップ信号がＲＦトランスポンダの送信
周波数とは異なる周波数で送信される。可動ユニットの
受信モジュールは、ＲＦトランスポンダ信号を受信し、
個々のトランスポンダから送信バーストを分離してこの
ような分離された送信バーストを明確に読み取れるよう
にすると共に、受信したＲＦ送信バースト内に含まれた
情報をデコード及び処理できるようにする適当な手段を
備えている。

本発明の好ましい実施例によれば、可動ユニットの受信
モジュールは、複数のＲＦ受信回路を備え、その各々
は、別々の中心周波数に同調され、複数の送信ＲＦトラ
ンスポンダによって占有された全送信帯域を全体的の網
羅するように選択された帯域巾を有している。本発明の
好ましい実施例によれば、複数のＲＦ受信回路の各々
は、その受信帯域が少なくとも１つの他の受信回路の帯
域巾と部分的に重畳するように同調され、ＲＦトランス
ポンダの送信バーストが、可動ユニットの少なくとも１
つの、好ましくは、少なくとも２つのＲＦ受信回路によ
って同時に受信される。受信回路によって受け取られた
ＲＦ信号は、適当なＲＦトランスポンダ信号として確認
され、次いで、処理される。このような処理は、情報の
簡単な記憶又はそのプリントアウトのような処理機能も
しくは可動ユニット内のデータ処理ユニットによる更に
別の処理を含むことができる。

本発明の好ましい実施例においては、トランスポンダか
らのＲＦ送信内に含まれた情報は、送信トランスポンダ
を識別できるようにする識別コード情報を含んでいる。
トランスポンダからの「クリア」な送信バーストが可動
ユニットの受信モジュールによって受け取られると、送
信バースト内に含まれた情報がデコードされ、それに関
連したトランスポンダの識別コードと共にデータ処理コ
ンピュータに送られる。本発明の好ましい実施例におい
ては、可動ユニットの受信モジュールとそのデータプロ
セッサとの間の情報の転送がマイクロプロセッサ制御の
もとで制御ネットワークによって行なわれ、このネット
ワークは、並列バスインターフェイスにより受信モジュ
ールからの情報を受け入れ、このような情報を直列イン
ターフェイスネットワークによりデータ処理コンピュー
タに送信する。

従って、本発明の好ましい実施例によれば、自動／遠隔
計器監視システムに使用するのに適したＲＦトランスポ
ンダが提供され、このトランスポンダは、質問／受信手
段から離れたところに配置された複数の計器のうちの少
なくとも１つと共に作動するように構成された複数のト
ランスポンダの１つであり、上記質問／受信手段は、ト
ランスポンダにＲＦ付勢信号を送信しそしてトランスポ
ンダからのＲＦ信号を受信して処理し、上記トランスポ
ンダは、 （ａ）パラメータ感知計器と共に作動するのに適した手
段であって、この計器によって感知されるパラメータの
状態に応答して感知した計器信号を発生するような手段
と、 （ｂ）上記感知した計器信号を受け取るように作動的に
接続されていて、これに応答してエンコードされたデー
タ信号を発生するようなエンコード手段と、 （ｃ）ＲＦ付勢信号を受信すると共に、これに応答して
トランスポンダ作動可能化信号を発生するようなＲＦ受
信手段と、 （ｄ）上記トランスポンダ作動可能化信号及びエンコー
ドされたデータ信号を受け取るように作動的に接続され
ていて、これに応答してＲＦトランスポンダ信号を送信
するようなＲＦ送信手段とを具備し、上記ＲＦトランス
ポンダ信号は複数の離間されたＲＦ送信バーストを含
み、その各々はエンコードされたデータ信号からのエン
コードされた情報を含んでおり、そして （ｅ）上記送信手段に作動的に接続された手段であっ
て、送信バーストが所定の周波数帯域巾内の異なった周
波数で生じるように所定の関数に基づいてＲＦトランス
ポンダ信号の周波数を変更する手段を更に具備してい
る。

又、本発明は、複数の計器を監視すると共に、ＲＦウェ
イク・アップ信号によって付勢された時に監視された計
器からのデータを離れた位置にある質問受信手段に同時
に送信するような自動／遠隔計器監視システムも具備し
ており、このシステムは、 （ａ）ＲＦウェイク・アップ信号を発生し、離れた位置
にある複数のＲＦトランスポンダからの同時読み出しを
開始する質問送信手段と、 （ｂ）監視されるべき計器の少なくとも１つと共に作動
するように各々構成された複数のＲＦトランスポンダと
を具備し、各トランスポンダは、 （ｉ）監視されている計器の少なくとも１つからパラメ
ータデータを収集するように作動的に接続されたデータ
収集手段と、 （ii）ＲＦウェイク・アップ信号を受信し、これに応答
してトランスポンダからの収集されたパラメータデータ
の送信を可能にし且つ開始するトランスポンダ受信手段
と、 （iii）上記データ収集手段及びトランスポンダ受信手
段に作動的に接続されて、ＲＦトランスポンダ信号を質
問受信器に送信するためのトランスポンダ送信手段とを
含み、上記ＲＦトランスポンダ信号は、作用時間及び周
波数パラメータを特徴とするもので、複数のＲＦ送信バ
ーストを含んでおり、その各々は収集された計器パラメ
ータデータを含み、更に、 （iv）トランスポンダの送信器に作動的に接続されてい
て、各トランスポンダのＲＦトランスポンダ信号が他の
トランスポンダの信号と異なるようにＲＦトランスポン
ダ信号の作用パラメータの少なくとも１つを決定して、
複数の同時送信のＲＦトランスポンダ信号を互いに区別
できるようにする手段を含み、 （ｃ）更に、上記トランスポンダから離れたところに配
置され、上記質問送信手段と協働し、上記離れたところ
に配置されたトランスポンダからの複数の同時送信のＲ
Ｆトランスポンダ信号を受け取って処理する質問受信手
段を具備している。

又、本発明は計器のパラメータを自動的に監視してこの
監視した情報を遠隔配置の質問／受信器からのＲＦ質問
信号に対する応答の際にこの質問／受信器へ送信するよ
うに作動的に接続された複数のＲＦトランスポンダを有
する形式の計器監視システムにおいて質問／受信器と遠
隔配置のＲＦトランスポンダとの間で通信を行なう方法
を提供する。この方法は、 （ａ）質問／受信器からＲＦ質問信号を送信して、複数
の遠隔配置のＲＦトランスポンダを同時に作動し、 （ｂ）上記作動されたＲＦトランスポンダの各々からの
信号を直列の離間されたＲＦ送信バーストにおいて同時
に送信し、この送信される信号は、トランスポンダが作
動的に接続された計器からの監視されたパラメータ情報
を少なくとも一部分として含んでおり、そして （ｃ）トランスポンダの次々の送信バースト間の間隔
を、少なくとも２つの同時作動のトランスポンダの間隔
が異なるように変更するという段階を具備している。

本発明は、その好ましい実施例及びメータの読み取りへ
の好ましい適用について説明するが、本発明は、ここに
述べる好ましい実施例もしくはメータの読み取りへの適
用に制限されるものではないことが理解されよう。ここ
に開示する好ましい実施例のトランスポンダユニット
は、高周波回路ではなくてトランスポンダユニットの殆
どの回路を単一の集積回路に集積する際に半導体集積の
原理を広範に利用できるようにする。集積回路技術のこ
のような使用は、本発明の範囲を限定するものではな
い。更に、特定の論理回路及び論理の形式を用いて好ま
しい実施例の種々の機能を実施するが、このような回路
及び回路の形式も本発明を何等限定するものではない。
本発明は、特定の周波数及び帯域を用いて高周波波形に
よって情報を送信するようなメータ読み取りの用途につ
いて説明するが、このような周波数及び帯域巾は、本発
明の範囲を限定するものではない。例えば、当業者に明
らかなように、本発明に係る用途に用いるための周波数
及び帯域巾は、典型的に、政府当局の規制によって決定
され、これによって制限される。又、当業者に明らかな
ように、好ましい実施例の回路によって使用される種々
の電力レベルは、設計又はシステムのニーズに合致する
ように容易に変更することができる。この点について、
好ましい実施例には、一定電力レベルのウェイク・アッ
プ信号が示されているが、ウェイク・アップ信号の電力
レベルは、一度に作動されるトランスポンダの数を制限
もしくは選択的に制限するように変更できることが当業
者に明らかであろう。又、ＲＦトランスポンダ信号の時
間及び周波数パラメータを変更する特定の技術について
開示するが、本発明はこのような技術に限定されるもの
でないことが理解されよう。更に、本発明の好ましい実
施例では、特定の制御回路及び情報処理回路について述
べるが、このような信号処理機能は、特定のシステム設
計のニーズに応じて広く変得られることが理解されよ
う。これら及び他の設計変更は、本発明の好ましい実施
例の以下の詳細な説明から当業者に容易に明らかであろ
う。この説明は、本発明を何等限定するものではない。

図面の簡単な説明 多数の図面にわたって同様の素子が同じ参照番号で示さ
れた添付図面を説明すると、 第１図は、本発明の原理によって構成された可動データ
収集ユニットと複数の遠隔配置のエンコーダ／受信器／
送信器ユニットとの間の一般的な相互作用を示すブロッ
ク図、 第２図は、本発明を用いてガスメータの読みを遠隔記録
する形式の典型的なガスメータユニットを示す図、 第３Ａ図は、第２図に示した形式のメータの指示部分を
示す概略断面図、 第３Ｂ図は、第３Ａ図のメータ指示部の概略断面図であ
って、これに組み合わされた本発明の典型的なエンコー
ダ／受信器／送信器部分の物理的な相関関係を示す図、 第４図は、第１図に示した本発明の用途に対する本発明
のエンコーダ／受信器／送信器部分を含む典型的な回路
を示す機能ブロック図、 第５図は、第４図のＲＦ回路機能ブロックの第１部分を
示す図であって、そのＲＦ受信及び送信回路を示す図、 第６図は、第４図のＲＦ回路機能ブロックの第２部分を
示す図であって、第５図に示されたものと相補的な制御
及び周辺回路を示す図、 第７図は、第４図に示したネットワークのリセット機能
回路部分を示す図、 第８図は、第４図に示されたネットワークのデータエン
コード及びこれに関連した論理回路部分を示す図、 第９図は、第４図に示されたネットワークの不正検出及
びこれに関連した論理回路部分を示す図、 第１０図は、第４図に示されたネットワークのタイミン
グ回路及びこれに関連した論理機能部分より成る回路を
示す図、 第１１図は、第４図に示されたデジタル制御回路の一部
分であって、エンコーダ／受信器／送信ユニットによっ
て受信された入力ＲＦ信号を分析する部分を示す図、 第１２図は、第４図に示されたデジタル制御回路の一部
分であって、エンコーダ／受信器／送信ユニットからの
信号のＲＦ送信を制御する部分を示す図、 第１３図は、メータの読み取りに用いられる本発明の好
ましい実施例に対し、第４図に示された形式のエンコー
ダ／受信器／送信ユニットによって送信される情報のシ
ーケンス及び典型的な内容を示す図、 第１４図は、エンコーダ／受信器／送信ユニットによっ
て後で送信するために第１３図に示された情報を記憶す
る第４図のデジタル制御回路の部分を示す図、 第１５図は、第１図に示された本発明の使用目的に対
し、可動のデータ収集ユニットを構成する典型的な回路
を示すブロック図、 第１６図は、第１５図に示されたネットワークのＲＦ受
信部のブロック図、 第１７図は、第１５図に示されたネットワークの１１５
ＭＨｚ単一変換ＩＦストリップ及び検出機能ブロックを
示す図、 第１８図は、第１７図に示したネットワークのダイオー
ド検出器及び増幅器の部分を示す図、 第１９図は、本発明の好ましい実施例に用いられる受信
カード３６回路の典型的な同調構成に対して存在する重
畳する帯域関係を示す図、 第２０図は、典型的なエンコーダ／受信器／送信ユニッ
トによってデータを送信する間のタイミング及び周波数
シフトを示すグラフ、 第２１図は、本発明の好ましい実施例に用いられる第１
５図のデコーダ論理及びデータバッファネットワーク３
９を構成する回路ネットワークを示す機能ブロック図、 第２２図は、第２１図のデコーダ論理ネットワークのフ
ィルタ、検出器及びデジタルフィルタ部分を示す回路、 第２３図は、第２１図のデコーダ論理ネットワークのピ
ーク検出器、同期信号発生器及びスレッシュホールド検
出回路の部分を示す図、 第２４図は、第２１図のデコード論理ネットワークの前
置検出器、ゼロ検出器及びビットカウンタ回路部分を示
す図、 第２５図は、第２１図のデコーダ論理ネットワークの転
送回路部分を示す図、 第２６図は、第２１図のデコーダ論理ネットワークのデ
ータレジスタ回路部分を示す図、 第２７図は、第２１図のデコーダ論理ネットワークのハ
ンドシェイク回路部分を示す図、 第２８図は、第２１図のデコーダ論理ネットワークのバ
スインターフェイス及び受信カードアドレス回路部分を
示す図、 第２９図は、第２１図のデコーダ論理ネットワークの状
態レジスタ回路部分を示す図、 第３０図は、ＲＣＬＫタイミング信号を発生するのに使
用される発振回路を示す図、 第３１図は、第１５図の受信制御器のマイクロプロセッ
サ、ＥＰＲＯＭ及びチップ選択回路を示す図、 第３２図は、第１５図の受信制御回路の入力／出力及び
インターフェイスアダプタ部分を示す図、 第３３図は、デコーダ論理の受信カードをアドレスする
第１５図の受信制御ネットワークのカウンタ及びインタ
ーフェイス回路部分を示す図、 第３４図は、第１５図の受信制御回路のアドレス及び受
信バスインターフェイス回路を示す図、 第３５図は、第１５図の制御受信ネットワークのＲＡＭ
アドレス及びアドレスマルチプレクサ回路を示す図、 第３６図は、第１５図の受信制御ネットワークのスタテ
ィックＲＡＭ回路部分を示す図、そして 第３７図は、第１５図の受信制御ネットワークの受信バ
ス出力部分を示す図である。

実施例の説明 概要 以下に、本発明をメータの読み取り技術、特に、遠隔ガ
スメータの読み取り技術に使用する特定の好ましい実施
例について、添付図面を参照しながら述べる。上述した
ように、本発明は、以下に好ましい実施例に関して述べ
る用途に限定されるものではなく、又、以下の記述は、
単に、本発明を実施する際に使用する特定の手段につい
てのみ述べているものであることが理解されよう。従っ
て、以下の特定の特徴及び機能及び用途についての記述
は、遠隔ガスメータの読み取り技術の好ましい実施例に
ついて述べるものであり、本発明に適用する方法の全て
を限定するものではないということが理解されよう。熟
練した当業者であれば、本発明の原理を、計器の監視及
び制御一般に、更に広く適用できるということが容易に
理解できよう。

機能ブロック及び回路の詳細な説明へ進む前に、本発明
のメータの読み取りに関する実施例の動作を概略的に述
べることが、読者にとって、後の記述を正しく認識する
上での助けとなろう。個々のエンコーダ／受信器／送信
器ユニット（以後、省略記号“ＥＴＲ”と称される）
は、トラック等の移動可能な装置の中にある送信器から
変調されたＲＦ信号を送信することによってポーリング
される。ＥＲＴは、メータの標準指示ス部分に取って代
わるか、或いは、メータの標準指示部を改良したものに
取り付けるように構成することができる。ＥＲＴ装置
は、メータの指示値のデジタル記録を累算するための回
路を有している。後に更に詳しく述べるように、ＥＲＴ
回路のこの部分は、メータの指示シャフトの回転を計数
し、シャフト回転情報をデバウンス（反発除去）回路に
送り、メータの指示値に対応する累算計数をメータのデ
ータ記憶レジスタに記憶する。本発明の好ましい実施例
のＥＲＴは、不正行為検出回路網も有している。この回
路網は、ＥＲＴが取り付けられるメータの移動、或い
は、このメータへの無許可入力を検出するように構成さ
れている。

ＥＲＴ装置は、バッテリ駆動型であり、ＲＦ受信／送信
回路と、デジタル論理／制御回路とを有している。ＲＦ
受信器は、移動可能な装置の送信器から送信されるＲＦ
信号を受信するように構成されている。ＥＲＴ内のデジ
タル回路は、受信器による信号の受信を常に監視する。
有効な送信ポーリング信号を受信すると、ＥＲＴは、受
信器の入力を作動不能にし、ＥＲＴのメモリ部に記憶さ
れている現在のデジタルメッセージを移動可能な送信装
置に返送することによって応答する。使用されているポ
ーリング技術は、個々のＥＲＴ装置を特定に識別又はア
ドレスするものではなく、全てのＥＲＴ装置について同
一の動作をするものである。従って、個々のＥＲＴ装置
は、有効な送信ポーリング信号を受信すると、その個々
の情報を、自動的に、移動可能な送信装置に返送する。
この送信は、同じポーリング信号の受信に応答して個々
の情報を移動可能な送信装置に同時に返送する他のＥＲ
Ｔ装置の動作とは全く無関係である。好ましい実施例に
適用されているように、ＥＲＴによって送信される情報
には、メッセージプリアンブルと、その識別番号と、そ
の累算したメータの読み取りデータと、その不正行為検
出回路の状態と、記憶用又は送信用に選択された他の情
報とが含まれている。混乱を避けると共に同時に送信す
る各ＥＲＴ装置間に区別を付けるために、各装置は、そ
のメッセージを複数回（好ましい実施例においては、８
回）送信する。その際、送信と次の送信との間の時間間
隔は、固有のＥＲＴ識別番号によって決定される。更
に、ＥＲＴ装置による各々の連続する送信は、異なる周
波数で行われるか、或いは、異なる周波数で行なうこと
ができる。従って、多くのＥＲＴ装置が１つのポーリン
グ信号に応答して情報を同時に送信するが、２つの装置
が全く同時に又は全く同じ周波数でその最初の送信或い
は次の送信を開始しないという可能性が非常に高い。送
信のこの独自のモードにより、移動可能な受信装置は、
各ＥＲＴ装置の多数の送信を、互いに他のＥＲＴ装置か
らの送信と充分に区別することができ、各ＥＲＴ装置に
よって送信される情報の受信を高い確率で保証すること
ができる。本発明のこの特徴については、後に詳述す
る。

移動可能な装置は、初期ポーリング信号を送信する以外
にも、作動された複数のＥＲＴ装置による複数の同時の
送信を受信するために独自に設計された受信システムを
備えている。受信装置は、一般的に、およそ９１５ＭＨ
ｚに同調された通過帯域９１０〜９２０ＭＨｚの前端増
幅器と、１１０〜１２０ＭＨｚの出力を有するダウン・
コンバータと、およそ１１５ＭＨｚを中心とする中間周
波（ＩＦ）増幅器とを含んでいる。ＩＦ増幅器の出力
は、複数のチャンネル（好ましい実施例では、４８チャ
ンネル）に分割され、スプリッタからの各出力は、狭帯
域ＩＦ受信器に加えられる。各受信器は、周波数帯域幅
の各セグメントが好ましくはオーバーラップ（第１９図
に示すように）して、全ての所望のＥＲＴ送信周波数帯
を網羅するように、ＩＦ通過帯域巾の異なる周波数に同
調されている。各受信器は、ＥＲＴ装置から受け取った
２つの完全なメッセージをエンコード化及びバッファす
る。デコードされた情報は、受信器の性能に関する情報
を含む状態ビットと共にバスによって制御器に転送され
る。特定の受信器が故障した場合、制御装置は、他の受
信との干渉を防ぐために、その受信器を作動不能とする
ことができる。

制御器は、バスからの情報を読み取り、日付順分類、重
複メッセージの除去等の、種々の機能を実行する。制御
器は、個々の受信器をポーリングすることもでき、又、
データの最終的な送り先であるデータ処理コンピュータ
からの状態質問に応答することができる。好ましい実施
例においては、制御器は、最も古いデータを、最初に、
データ処理コンピュータに送る。コンピュータは、受け
取ったデータの記録保持、操作及び取扱いを実行すると
共に、メータ読み取り情報の取扱いに適応できる他の機
能（当業者であれば明らかな機能であり、本発明の一部
分を構成しない）を実行する。

第１図を参照すれば、本発明をメータ読み取り用に適用
したものが概念的に示されている。参照番号１０で一般
的に示される移動可能な装置は、トラック等の乗物５に
よって支持されるように示されている。この移動可能な
装置１０は、送信器／作動機能部分１０Ａと、受信器部
分１０Ｂと、制御器部分１０Ｃと、データ処理部分１０
Ｄとを備えているように一般的に示されている。送信器
／作動器１０Ａは、乗物５がポーリングすべきメータが
配置されている建物の近くの道路等を進む際に、ポーリ
ング信号を送信する。好ましい実施例においては、送信
器／作動器１０Ａは、ポーリング信号が送信されるとき
に移動可能な装置から１，０００フィート離れた場所に
配置されている遠隔ＥＲＴ装置を作動させるのに充分な
出力を備えていることが予想される。然し乍ら、送信出
力レベルは、設計上の制約によって変動すると共に、一
般的に、政府機関によって、決定され制御されるもので
あるということが理解されよう。同様に、個々のＥＲＴ
装置によって供給される送信エネルギを伴った移動可能
な装置１０の受信回路１０Ｂは、ＥＲＴ装置からの正確
な送信信号を受信器１０Ｂによって受信し、続いて、そ
れを、指定のＥＲＴと受信器１０Ｂとの分離距離にわた
ってデコード及び処理するものである。移動可能な装置
１０は、更に、乗物５が通常の交通速度で移動する間
は、移動可能な装置１０によって供給されるデータ収集
プロセスが通常の住居用途で正確に達成できるように設
計されている。

送信器／作動器からのポーリング信号は、使用するメー
タ内又はメータ上に取り付けられているか或いはメータ
と協働するように取り付けられている各ＥＲＴ装置（参
照番号２０で一般的に示される）によって受信される。
特定のＥＲＴ装置が、第１図に、参照番号２０Ａ、２０
Ｂ、２０Ｘで示されている。移動可能な装置１０から送
信されたポーリング信号は、参照番号３０で一般的に示
される受信器／送信器共通アンテナを用いて、各ＥＲＴ
装置によって受信される。以後更に詳述するが、アンテ
ナ３０は、関連ＥＲＴが「受信」モード或いは「聴取」
モードにあるときに移動可能な装置１０から発信される
ポーリング信号を受信し、関連ＥＲＴが「送信」モード
で機能しているときには各ＥＲＴからの情報を送信する
ように機能する。ＥＲＴ装置２０から送信された情報
は、移動可能な装置１０の受信器部分１０Ｂに作動的に
接続されたアンテナ１２によって収集される。

エンコーダ／受信器／送信器 上述したように、本発明の好ましい実施例は、自動／遠
隔メータ読み取り装置についての使用に関連して述べら
れており、特に、ガスメータの読み取り装置についての
使用に関連して述べられている。そのようなメータの典
型的な構造が、第２図に参照番号１４で概略的に示され
ている。メータ１４は、一般的に、監視されるガスを入
力する入口ポート１４ａと、計測されたガスを排出する
出力ポート１４ｂとを有している。メータを通過するガ
スは、消費量監視装置を作動させる。この消費量監視装
置の出力は、一般的に指示部（１５）として示される適
当なダイヤル等で示されている。典型的な指示部１５
は、回転指示シャフト１５ａでガスの消費量を監視す
る。この回転指示シャフト１５ａは、メータを通過する
ガスの動きに応答して動く。シャフトの回転は、典型的
には、機械的ギア装置１５によって行われる。この機械
的ギア装置１５は、指示ダイヤル１５ｃに出力指示値を
視覚表示するように作動的に接続されている。従来のメ
ータ読み取り動作には、メータ読み取り個々について、
指示ダイヤルから出力表示を物理的に読み取ることが要
求されていた。

第３図は、従来の指示機構が本発明の原理に基づいて構
成したＥＲＴ装置２０に物理的に受け入れられるように
いかに変更できるかを示したものである。小さな変更を
加えるだけで、ＥＲＴ回路と電源供給部品は、図に示す
ように、ギア装置１５の後ろに直接収納することがで
き、現行のメータ構造体を早急に本発明に適応するよう
に再構成することができる。メータ１４にＥＲＴ２０の
回路を取り付ける１つの方法、特に、メータ１４のメー
タ指示部１５に取り付ける方法が示されているが、当業
者であれば、他の多くの代替的な構成を想像し得ること
が理解されよう。更に、本発明のこの実施例は、累算し
たガス使用記録を得るためのメータの指示シャフトの回
転を続けさせるために機械的な方法を採用しているが、
他の既知の方法や、一般的に適用できるメータ感知用の
方法も、等しく適用できるものであるということが理解
できよう。又、本発明の一般的原理は、ガスメータの特
定の型について述べているが、そのような型についての
み限定されるものではなく、全ての型の設備及び装置の
計測／制御システムにも等しく拡張できるものであるこ
とが理解されよう。

本発明の原理に基づいて構成されたＥＲＴ２０の種々の
機能を表わす機能ブロック図が第４図に示されている。
第４図を参照すれば、ＥＲＴの種々の機能の制御及び動
作は、主に、参照番号２１で一般的に示される単一デジ
タル集積回路内に物理的に収容された各回路によって制
御されている。好ましい実施例においては、デジタル制
御回路２１は、従来のＣＭＯＳ集積回路であり、このＣ
ＭＯＳ集積回路の使用により、ＥＲＴ装置２０の信頼性
を高めると共に、サイズを大幅に縮小し、経費を大幅に
削減することができる。デジタル制御回路２１は、多数
の論理回路及びゲートを含んでおり、これらの論理回路
及びゲートは、ＥＲＴ装置２０の機能的制御主要部の殆
ど全ての部分を構成する。ＥＲＴ２０によって実行され
る特別の「機能」部分は、従来のチップには収容できな
いものであるが、第４図に一般的に示されている分離し
た各部品に物理的に収容されている。然し乍ら、デジタ
ル制御回路２１がＥＲＴ２０によって実行される全ての
機能の部分を含んでいるという事実によって、ＥＲＴ
「機能」にのみ基づいた数字付けで真の機能識別連続性
を維持するのは困難となる。然し乍ら、実際上は、第４
図の機能回路の表現と下記の概略的な表現との間の数字
の連続性は保たれる。

メータ指示部１５から得た情報は、データエンコーダ機
能ブロック２２に供給される。データエンコーダ機能ブ
ロック２２は、入力ポート２１ａによってデジタル制御
回路２１と通信する。「ポート」及び「信号路」という
述語は、一般的な接続又はデータの転送に適応させるた
めの信号の経路を示すものであり、現実には、データ又
は信号の転送を有効にするための複数の端子又は回路線
で構成することもできることが理解されよう。ＥＲＴ装
置２０は、各々に、識別エンコーダ機能ブロック２３に
よって供給される独自の識別情報を有している。この識
別エンコーダ機能ブロック２３は、入力ポート２１ｂ及
び２１ｃによって、デジタル制御回路２１と通信する。
リセット機能ブロック２６は、入力ポート２１ｄによっ
て、デジタル制御回路２１と通信する。

不正行為検出機能ブロック２５は、ＥＲＴ２０又はメー
タ１４に対する不正行為を検出するための諸回路を含ん
でいる。これらの回路は、入力ポート２１ｅによって、
デジタル制御回路２１と通信する。リセット機能ブロッ
ク２６は、入力ポート２１ｆによってデジタル制御回路
２１にリセット能力を供給するものであり、電力は、一
般的に、電力機能ブロック２７によって、全てのＥＲＴ
装置２０に供給される。この電力機能ブロック２７は、
入力ポート２１ｇによってデジタル制御回路２１と通信
するように一般的に示されている。適正な動作をさせる
ために電源へ取り付けることが要求されるような全ての
論理ゲート及び他の回路は、個々の電源接続が各回路図
上に示されていない場合でも、実際上はそのような電源
接続がなされていることが、残りの記述全体を通じて理
解されよう。一般的に、電力は、長寿命の塩化リチウム
バッテリによってシステムに供給される。ここには特に
は示さないが、種々のバイアス及び各回路の他の電源要
求を実現するために、適当な電圧を分配する回路網が電
力機能ブロック２７内に備えられていることが理解され
よう。同様に、「基準」又は「接地」端子の接続は、回
路図全体について常に識別されるものではなく、特に、
機能回路を参照する場合には、常には識別されないこと
が多いが、当業者であれば、回路を本実施例に示すよう
に適正に作動させるために、上記のような「基準」接続
がなされていることが理解されよう。「基準」端子は、
第４図に、参照番号２８で一般的に示されている。

ＥＲＴのＲＦ回路部分は、第４図に参照番号２９で機能
的に示されており、一般的に、入力／出力ポート２１ｈ
によってデジタル制御回路２１と通信する。好ましい実
施例のＲＦ回路２９は、更に、第５図及び第６図に示さ
れる回路をも含んでいる。第５図の回路網は、「受信」
動作及び「送信」動作に使用される実際の高周波回路を
示すものである。「受信」及び「送信」の両動作は、共
通アンテナ３０を共有し、回路が「受信」モード又は
「送信」モードのどちらで動作するのかを決定するの
に、後述する制御回路に基づく。「受信」モード動作す
るときは、ＲＦ回路２９は、抽出周波数５００Ｈｚの受
信ＲＦ信号を抽出する、実衝撃計数０．１％の外部スケ
ルチ付きの超再生検出器回路網として作動する。この技
術の使用により、ＲＦ回路２９の消費電力を大幅に減少
させると共に、バッテリの寸法を大幅に小さくし、バッ
テリの寿命を大幅に延長することができる。以下に述べ
るＲＦ回路２９の好ましい実施例においては、バッテリ
の電力ドレインは１０マイクロアンペア未満で、受信検
出の有効期間は１マイクロ秒未満である。ＲＦ回路２９
の受信回路の感度は、９５５ＭＨｚのウェイク・アップ
送信信号に対して−９０ｄｂｍ以下である。外部スケル
チは、第６図の回路のＮＳＵＰＧＥＮ端子に備えられて
いる。ＲＦ回路２９の特別の構成を述べるが、当業者で
あれば、他の代替的な構成が容易に想像できるというこ
とが理解されよう。

第５図を参照すれば、アンテナ３０の出力は、キャパシ
タ２９．１と送信線２９．２とに直列の抵抗器２９．２
４によって、ＲＦｎｐｎトランジスタ２９．３のベース
（ｂ）に接続されている。一対の抵抗器２９．２５及び
２９．２６は、それぞれ、抵抗器２９．２４の一端と基
準バス２８とに接続されている。外部バイアスは、ＢＡ
ＳＥ ＢＩＡＳと称する入力端子を通じて、トランジス
タ２９．３のベース（ｂ）に供給されており、抵抗器２
９．５と直列のマイクロストリップチョークインダクタ
を通過する。トランジスタ２９．３のベース（ｂ）は、
更に、抵抗器２９．６とキャパシタ２９．７と送信線２
９．８とに直列に接続されたマイクロストリップチョー
クインダクタ２９．２７によって、外部入力ＴＵＮＩＮ
Ｇ ＶＯＬＴＡＧＥにも接続されている。ＴＵＮＩＮＧ
ＶＯＬＴＡＧＥ入力は、更に、インダクタ２９．２７
と抵抗器２９．６とバラクタダイオード２９．９とによ
って、トランジスタ２９．３のコレクタ（ｃ）にも接続
されている。トランジスタ２９．３のコレクタ（ｃ）
は、更に、抵抗器２９．１１とマイクロストリップチョ
ークインダクタ２９．１２とに直列のダイオード２９．
１０によって、ＦＲＥＱ ＳＨＩＦＴ端子の入力を受け
取るように接続されている。ＦＲＥＱ ＳＨＩＦＴ端子
は、キャパシタ２９．２２を有しており、このキャパシ
タ２９．２２は、基準バス２８に接続されている。電力
が、電力機能ブロック２７から、Ｐ．Ｓ．端子によって
回路網に供給されており、このＰ．Ｓ．端子は、マイク
ロストリップチョークインダクタ２９．１３と抵抗器２
９．１４とを通じて、トランジスタ２９．３のコレクタ
（ｃ）に接続されている。外部ＥＭＩＴＴＥＲ ＢＩＡ
Ｓ端子は、抵抗器２９．１５とマイクロストリップチョ
ークインダクタ２９．１６とを通じて、トランジスタ２
９．３のエミッタ（ｅ）に接続されている。ＥＭＩＴＴ
ＥＲ ＢＩＡＳ端子は、キャパシタ２９．１７によっ
て、基準バス２８にも接続されている。一対のキャパシ
タ２９．１８及び２９．１９も、トランジスタ２９．３
のエミッタ（ｅ）と基準バス２８とを接続している。Ｂ
ＡＳＥ ＢＩＡＳ入力端子も、キャパシタ２９．２０に
よって、基準バス２８に接続されている。Ｐ．Ｓ．入力
端子からと基準バス２８からの容量性通路は、キャパシ
タ２９．２１及び２９．２８に供給される。キャパシタ
２９．２２が、ＦＲＥＱ ＳＨＩＦＴ端子とＰ．Ｓ．端
子との間に接続されている。キャパシタ２９．２３が、
トランジスタ２９．３のコレクタ（ｃ）と基準バス２８
との間に接続されている。アンテナ３０は、１／４波長
のダイポール部材を含んでおり、第５図に示されるＲＦ
回路は、９５５ＭＨｚの振動周波数に同調されている。
第５図の回路で実施される好ましい実施例に使用される
回路素子の値の一覧表が、第１表に示されている。マイ
クロストリップのパラメータは、厚さ０．０２０インチ
で絶縁係数２．５のテフロンタイプ０２０の使用に基づ
いた値のインダクタと、そこに押し付けられた１オンス
のすずメッキした銅導線とについてのものである。

入力端子又は出力端子の「方形」記号は、デジタル制御
回路２１の入力又は出力の信号を示すものである。その
ような「方形」識別子を含まない入力及び出力の記号
は、デジタル回路２１内で発生するか或いはデジタル制
御回路２１内の他の位置へ行くか或いはデジタル制御回
路２１の外部の回路で発生して移動し続けるものとみな
される。

第６図を参照すれば、ＢＡＳＥ ＢＩＡＳ信号は、破線
ブロック２９Ｂ内の各回路によって供給される。この破
線ブロック２９Ｂ内の各回路は、固定バイアス温度補償
電圧源として作用する。バイアス電圧は、電源２７（図
示せず）に作用するように接続された入力端子Ｖｃｃに
よって、各回路に供給される。入力端子Ｖｃｃは、抵抗
器２９．３０によって、増幅器２９．３１の正の入力に
接続されている。増幅器２９．３１の出力信号は、ｎｐ
ｎトランジスタ２９．３２のベース（ｂ）に接続されて
いる。トランジスタ２９．３２のエミッタ（ｅ）は、増
幅器２９．３１の負の入力に接続されており、更に、抵
抗器２９．３３によって、基準バス２８に接続されてい
る。トランジスタ２９．３２のエミッタ（ｅ）は、キャ
パシタ２９．３５と直列の抵抗器２９．３４によって
も、基準バス２８に接続されている。トランジスタ２
９．３２のコレクタ（ｃ）は、電源バスＶｃｃに直接接
続されている。増幅器２９．３１の負の入力は、抵抗器
２９．３７とダイオード２９．３８との直列結合体と並
列に接続されたキャパシタ２９．３６によって、基準バ
ス２８に接続されている。ＢＡＳＥ ＢＩＡＳ出力信号
は、トランジスタ２９．３２のエミッタ（ｅ）から、参
照番号２９．３３ないし２９．３５の各抵抗器とキャパ
シタとの結合体を通じて供給される。

送信中にＥＲＴ２０からの信号の送信周波数を一部分変
更する能力を有する回路が、第６図に参照番号２９Ｃで
主として示されている。第６図を参照すれば、トランジ
スタ２９．３２のエミッタ（ｅ）と増幅器２９．３１の
負の入力とが、増幅器２９．４０の正の入力端子に直接
接続されている。抵抗器２９．４１とキャパシタ２９．
４２との並列フィードバック結合体は、増幅器２９．４
０の出力端子と正の入力端子との間に接続されている。
増幅器２９．４０の負の入力端子は、抵抗器２９．４５
とダイオード２９．４６との結合体と並列の抵抗器２
９．４４によって、デジタル制御回路２１のＡＣＴＩＶ
Ｅ出力端子２１ｈ１に接続されている。

回路網２９ＡのＥＭＩＴＴＥＲ ＢＩＡＳ端子（第６図
参照）は、抵抗器２９．５０によって、ｎｐｎトランジ
スタ２９．５１のコレクタ（ｃ）に接続されている。ト
ランジスタ２９．５１のエミッタ（ｅ）は、基準バス２
８に直接接続されている。又、このトランジスタ２９．
５１のベース（ｂ）は、抵抗器２９．５２によって、基
準バス２８に接続されている。デジタル制御回路２１か
らの出力端子２１ｈ２は、ｐｎｐトランジスタ２９．５
３のベース（ｂ）に直接接続されている。電源バスＶｃ
ｃに接続されている。電源バスＶｃｃは、更に、抵抗器
２９．５５によって、トランジスタ２９．５３のエミッ
タ（ｅ）に接続されている。トランジスタ２９．５３の
エミッタ（ｅ）は、トランジスタ２９．５１のベース
（ｂ）に直接接続されている。トランジスタ２９．５３
のベース（ｂ）は、第５図のＲＦ回路２９ＡのＦＲＥＱ
ＳＨＩＦＴ信号入力を形成するように接続されてい
る。

ＥＭＩＴＴＥＲ ＢＩＡＳ信号線路は、ダイオード２
９．６０とキャパシタ２９．６１とによって、基準バス
２８に接続されており、更に、抵抗器２９．６０と可変
抵抗器２９．６０とによって、デジタル制御回路２１の
ＮＳＵＰＧＥＮ入力端子に接続されている。抵抗器２
９．６０と可変抵抗器２９．６２との場合は、抵抗器２
９．６３によって、基準バス２８に接続されている。抵
抗器２９．６０、２９．６０及び２９．６３の接合点に
現われる信号は、ピーク検出ダイオード２９．６４と、
一般的に参照番号２９Ｄで示されるフィルタ回路とを通
過し、一般的に参照番号２９Ｅで示される増幅器に進
む。フィルタ２９Ｄは、増幅器２９．３１の負の入力端
子と検出ダイオード２９．６４のアノードとの間に接続
された抵抗器２９．６５を含んでいる。ダイオード２
９．６４のアノードは、抵抗器２９．６７とキャパシタ
２９．６８との直列結合体と並列のキャパシタ２９．６
６によって、基準バス２８に接続されている。フィルタ
２９Ｄからの信号出力は、増幅器回路網２９Ｅの正の入
力端子に直接加えられる。

抵抗器２９．７１とキャパシタ２９．７２との並列フィ
ードバック回路網は、信号出力と増幅器２９．７０の負
の入力端子との間に接続されている。増幅器２９．７０
の負の入力端子は、更に、キャパシタ２９．７４と直列
の抵抗器２９．７３によって、基準バス２．８に接続さ
れている。増幅器２９．７０の信号出力は、第２増幅器
２９．７５の正の入力端子に直接接続されている。この
第２増幅器２９．７５は、その信号出力と負の入力端子
との間に接続した、抵抗器２９．７６とキャパシタ２
９．７７との並列フィードバック回路網を有している。
第２増幅器２９．７５の負の入力端子は、更に、キャパ
シタ２９．７９と直列の抵抗器２９．７８によって、基
準バス２８に接続されている。第２増幅器２９．７５の
信号出力は、デジタル制御回路２１のＲＥＣＥＩＶＥ入
力端子２１ｈ４に直接接続されている。第６図の好まし
い実施例の回路の部品の数値は、第２表に示されてい
る。

第７図を説明すれば、リセット機能（第４図に２６で示
す）は、デジタル制御回路２１のリセット入力端子２１
ｆｌを基準バス２８に接続する常開スイッチ２６．１に
よって簡単に与えられる。リセット端子は、通常、抵抗
２６．２によって電源２７のバイアス電圧Ｖccに接続さ
れる。又、キャパシタ２６．３は、リセット端子と基準
バス２８との間に接続される。ＥＲＴユニット２０の論
理及び制御回路は、バイアス電圧端子をバッテリソース
から瞬間的に切断するだけで最初にリセットすることが
できる。

データエンコーダ機能回路網２２が第８図に詳細に示さ
れている。第８図を説明すれば、メータ指示シャフト１
５ａは、磁石２２．１がこれと共に回転するように接続
されて示されている。このシャフトと整列されて磁石２
２．１によって作動されるのは、リードスイッチ２２．
２である。キャパシタ２２．３は、スイッチ２２．２に
またがって接続されている。このスイッチ２２．２の一
方の端子は、基準バス２８に直結され、その他方の端子
は抵抗２２．４を経て電圧供給端子Ｖccに接続されてい
る。又、スイッチ２２．２の電源に接続された端子は、
デジタル制御回路２１のＮＭＥＴＥＲ入力端子２１ａに
直結されている。ＮＭＥＴＥＲ入力端子２１ａは、ここ
に使用するデバウンス回路網２１Ａへの入力端子であ
る。

ＮＭＥＴＥＲ入力端子２１ａに送られる信号は、シュミ
ットトリガ２１．１を通過し、インバータ２１．２によ
って遅延フリップ−フロップ２１．３のデータ（Ｄ）入
力端子に送られる。又、シュミットトリガ２１．１から
の出力信号は、ＮＯＲゲート２１．４の第１入力端子に
送られる。ＮＯＲゲート２１．４の第２入力は、インバ
ータ２１．５によりリセット入力端子２１ｆｌから与え
られる。クロック入力信号は、ＣＫ１入力端子からフリ
ップ−フロップ２１．３のクロック（ＣＫ）入力端子に
送られる。ＣＫ１に現われる信号は、以下で詳細に述べ
るタイミング回路網で発生される。ここで、以下の説明
を通して注意すべきことは、フリップ−フロップが負の
論理であるか正の論理であるかについて指定がないこと
である。ＮＯＲゲート２１．４からの出力信号は、フリ
ップ−フロップ２１．３のリセット（Ｒ）入力端子に送
られると共に、フリップ−フロップ２１．６のリセット
（Ｒ）入力端子にも送られる。フリップ−フロップ２
１．３のＱ出力端子は、フリップ−フロップ２１．６の
データ（Ｄ）入力端子に直結され、ＣＫ１入力端子信号
は、フリップ−フロップ２１．６のクロック（ＣＫ）入
力端子に直結される。フリップ−フロップ２１．６の出
力端子Ｑからの信号は、インバータ２１．７により２０
ビットカウンタ２１．８のクロック（ＣＫ）入力端子に
送られる。リセット信号は、リセット入力端子２１ｆｌ
によりカウンタ２８．８のリセット（Ｒ）入力端子に送
られる。カウンタ２１．８は、その出力端子（Ｑ１ない
しＱ２０）に２０ビットの出力カウントを発生し、これ
は、３０．１で一般的に示された信号流路によって、第
１４図について詳細に述べるシフトレジスタの入力端子
に送られる。シャフト１５Ａ及びその関連磁石２２．１
が回転する時にリードスイッチ２２．２から入力端子２
１ａに送られる作動信号は、デバウンス回路２１Ａによ
って整形され、指示シャフト１５Ａが回転するたびに、
カウンタ２１．８に明確なクロックパルスを発生する。
従って、カウンタ２１．８は、メータ指示シャフト１５
Ａの回転の連続記録即ちカウントを維持し、これは、メ
ータ１４を通るガスの量に相関させることができる。

不正行為検出回路網２５が第９図に詳細に示されてい
る。第９図を説明すれば、水銀スイッチ２５．１のよう
な運動感知スイッチ又は他の感知部材が電圧供給バイア
スＶccに接続され、このスイッチは、許可されないよう
な妨害によって作動されると、デジタル制御回路２１の
不正行為入力端子２１ｅｌに出力信号を発生するように
働く。スイッチ２５．１への不正行為入力端子の接続
は、キャパシタ２５．３と並列に基準端子２８に接続さ
れた抵抗２５．２によっても行なわれる。不正行為入力
端子２１ｅｌへ送られる入力信号は、シュミットトリガ
２１．９及びインバータ２１．１０により、リセット機
能を有する１１ビットカウンタ２１．１１のクロック
（ＣＫ）入力をセットするように供給される。カウンタ
２１．１１の１１個の出力端子Ｑ１−Ｑ１１は、信号流
路３０．２により、以下で述べるデジタル制御回路２１
のデータ収集シフトレジスタへ１１ビットの入力信号を
与えるように接続される。

回路内のタイミング機能は、タイミング回路２４（第４
図）で開始され、第１０図に主として示されたデジタル
制御回路２１内に配置されたデジタルタイミング回路に
よって満足に行なわれる。第１０図を説明すれば、一次
タイミング信号は、タイミング回路２４内で、３２ＫＨ
ｚのクリスタル発振器２４．１によって発生される。こ
の発振器は、その各々の端子を基準端子２８に接続する
一対のキャパシタ２４．２及び２４．３を有し、抵抗２
４．４と並列に接続されて、デジタル制御回路網２１の
入力端子２１ｄ１と２１ｄ２との間に一次発振信号を発
生する。これらの入力端子に現われる信号は、各々、Ｘ
ＴＡＬ１及びＸＴＡＬ２と示されている。タイミング回
路２４の一部分を形成するもう一対のタイミング部品
は、キャパシタ２４．５と抵抗２４．６である。キャパ
シタ２４．５は、入力端子ＧＥＮＣと基準バス２８との
間に接続される。抵抗２４．６は、ＧＥＮＣ端子２３Ｄ
３とＧＥＮＲ端子２１ｄ４との間に接続される。

ＸＴＡＬ１入力信号（端子２１ｄ１）は、ｎチャンネル
ＣＭＯＳゲート２１．１２のゲート端子に送られる。こ
のゲート２１．１２のソースは、端子２１ｄ３によって
供給電圧Ｖssに接続される。このゲート２１．１２のド
レインは、ＸＴＡＬ２（２１ｄ２）端子に接続されると
共に、ｐチャンネルＣＭＯＳゲート２１．１３のソース
にも接続される。このゲート２１．１３のドレインは、
端子２１．ｄ５によって供給電圧ＶDDに接続される。ｐ
チャンネルゲート２１．１３のゲート端子は、端子２１
ｄ４及び抵抗２１．１４によって基準バス２８に接続さ
れる。又、端子２１ｄ４は、ｐチャンネルＣＭＯＳゲー
ト２１．１５のゲート端子に接続される。ゲート２１．
１５のドレインは、端子２１ｄ５に接続され、そのソー
スは、そのゲート端子に接続される。又、端子２１ｄ５
は、ｐチャンネルＣＭＯＳゲート２１．１９のゲート端
子に接続される。ゲート２１．１９のドレインは、端子
２１ｄ５に接続され、そのソースは、ｐチャンネルＣＭ
ＯＳゲート２１．２８のドレインに接続される。ｐチャ
ンネル装置２１．２８のゲート端子は、ゲート２１．１
２のドレインに接続されると共に、ＸＴＡＬ２（２１ｄ
２）端子にも接続される。又、端子２１ｄ２は、ｎチャ
ンネルＣＭＯＳゲート２１．２９のゲート端子に接続さ
れる。ゲート２１．２９のソースは、端子２１ｄ３に接
続され、そのドレインは、ゲート２１．２８のソース端
子に接続されて、ゲート２１．１２、２１．１３、２
１．１５、２１．１９、２１．２８及び２１．２９より
成るＣＭＯＳゲート構成体からの信号出力を形成する。
ＣＭＯＳゲート回路網からの信号出力は、インバータ２
１．１６によってタイミングカウンタ機能ブロック２
１．１７のクロック（ＣＫ）入力端子に送られる。タイ
ミングカウンタブロック２１．１７は、クリスタル２
４．１からの信号によってタイミングとりされる複数の
カウンタ回路を具備し、ＣＫ１、ＣＫ２、ＣＫ３・・・
ＣＫＮと示されたクロック出力端子に複数のタイミング
出力信号を発生する。タイミングカウンタブロック２
１．１７内のタイマは、リセット入力端子（Ｒ）によっ
てリセットされる。リセット機能ブロック２６からのリ
セット信号は、入力端子２１ｆ１及びシュミットトリガ
２１．１８によってタイミングカウンタ回路網２１．１
７のリセット（Ｒ）入力端子に送られる。

タイミングカウンタ２１．１７によって送られるタイミ
ング出力信号は、全ＥＲＴユニット２０を通してタイミ
ング機能を同期し且つ整合するのに使用される。回路網
全体にわたって使用される一次タイミング信号は、１９
５３．１マイクロ秒のパルスレートを有するＣＫ１出力
信号と、９７６．６マイクロ秒のタイミングレートを有
するＣＫ２タイミング信号と、６１．０マイクロ秒のタ
イミングレートを有するＣＫ３タイミング信号である。
第１０図を説明すれば、ＣＫ１タイミング信号は、フリ
ップ−フロップ２１．２０のクロック（ＣＫ）入力端子
に直接送られる。フリップ−フロップ２１．２０のデー
タ（Ｄ）入力端子は、ＡＣＴＩＶＥ信号を受け取るよう
に直結される。入力端子２１ｄ３によって送られるＧＥ
ＮＣ信号は、シュミットトリガ２１．２１及びインバー
タ２１．２２によってフリップ−フロップ２１．２０の
ＳＤ入力端子に送られる。フリップ−フロップ２１．２
０のＣＤ入力端子は、基準バス２８に直結される。フリ
ップ−フロップ２１．２０のＱ出力端子は、ＮＲＳＡＭ
ＰＬＥと示された出力信号を発生し、フリップ−フロッ
プ２１．２０の出力端子は、ＲＳＡＭＰＬＥと示され
た出力信号を発生する。又、フリップ−フロップ２１．
２０の出力端子は、デジタル制御回路２１のＧＥＮＲ
入力端子２１ｄ４に直結されると共に、バイラテラルス
イッチ回路網２１．２３の制御（ｃ）端子に接続され
る。バイラテラルスイッチ２１．２３の入力端子は、デ
ジタル制御回路機能ブロック２１の信号入力端子２１ｈ
５に直結され、ＮＳＵＰＧＥＮと示されている。この信
号は、ＲＦ回路２９から発生される。バイラテラルスイ
ッチ２１．２３の出力端子は、基準バス２８に直結され
る。又、ＡＣＴＩＶＥ信号は、インバータ２１．２４に
よってＮＯＲゲート２１．２５の第１入力端子にも接続
される。ＮＯＲゲート２１．２５の第２入力端子は、イ
ンバータ２１．１６の出力からのクリスタル発振信号を
受け取るように接続される。ＮＯＲゲート２１．２５の
出力は、２ＸＳＣＬＫと示された内部信号を発生する。
又、ＮＯＲゲート２１．２５の第１入力端子は、ＮＯＲ
ゲート２１．２６の第１入力端子に接続される。ＮＯＲ
ゲート２１．２６の第２入力は、ＣＫ３タイミング信号
を受け取るように直結される。ＮＯＲゲート２１．２６
の信号出力は、ＳＣＬＫと示された内部タイミング信号
を形成するようにインバータ２１．１７によって接続さ
れる。

受信したＲＦ信号を分析して適切なポーリング信号を受
け取っているかどうかを判断するデジタル制御回路網２
１の部分が第１１図に示されている。第１１図を説明す
れば、第１０図のタイミング回路によって発生されたＮ
ＲＳＡＭＰＬＥ入力信号は、フリップ−フロップ２１．
３０のクロックパルス入力端子（ＣＰ）に直接送られる
と共に、ＮＯＲゲート２１．３１の第１入力端子にも直
接送られる。デジタル制御回路の入力端子２１ｈ４によ
って送られるＲＥＣＥＩＶＥ信号入力は、シュミットト
リガ２１．３２によってフリップ−フロップ２１．３０
のＤ入力端子に送られる。ＮＯＲゲート２１．３３への
ＲＥＳＥＴ及びＴＲＣＯＭ入力信号により、リセット信
号がＮＯＲゲート２１．３３及びインバータ２１．３４
を経てフリップ−フロップ２１．３０のＣＤ入力端子に
送られる。フリップ−フロップ２１．３０のＱ出力端子
からの信号出力は、ＮＯＲゲート２１．３１の第２入力
端子に直接送られると共に、ラッチ回路網２１．３５の
セット（Ｓ）入力端子にも直接送られる。このラッチ
は、３角リセット入力端子（Ｒ１、Ｒ２及びＲ３）を有
している。ＲＥＳＥＴ及びＴＲＣＯＭ入力信号は、ラッ
チ２１．３５のリセット入力端子Ｒ３及びＲ２に各々直
接送られる。ラッチ２１．３５の第３のリセット入力
（Ｒ１）は、８カウンタ２１．３６からの信号出力によ
って作動される。カウンタ２１．３６へのクロックパル
スは、ＮＯＲゲート２１．３１によって与えられる。カ
ウンタ２１．３６は、ラッチ２１．３５のＱ出力端子に
直結されたリセット入力端子（ＭＲ）を有している。カ
ウンタ２１．３６は、標準的な２進カウンタであり、そ
の出力は、該カウンタが８回クロック信号を受けると、
その出力端子に現われる出力信号がラッチ２１．３５の
Ｒ１端子にリセット信号を発生するように接続される。
又、ラッチ２１．３５のＱ端子に現われる出力信号は、
６４ビットカウンタ２１．３７のリセット（ＭＲ）入力
端子に直結される。ＲＳＡＭＰＬＥ信号は、カウンタ２
１．３７のクロック入力端子（ＣＰ）にクロック入力信
号を与えるように接続される。累積カウント６４を指示
するカウンタ２１．３７の出力端子のみが接続され、Ａ
ＣＴＩＶＥと称する出力信号を発生する。前記したよう
に、このＡＣＴＩＶＥ信号は、デジタル制御回路２１の
出力信号として、出力端子２１ｈ１に発生される。又、
ラッチ２１．３５のＱ出力端子に現われる信号は、ＳＥ
Ｔ Ａと示されたラッチ２１．３５の出力端子からの
信号出力と同様に、デジタル制御回路の機能ブロック２
１内の他の回路によって使用するためにＲＥＳ Ａとい
う呼称のもとで与えられる。第１１図の回路の動作を以
下に詳細に説明する。

第１２図の回路は、デジタル制御回路網２１の一部分で
あって、ＥＲＴ２０から可動ユニット１０への信号のＲ
Ｆ送信を制御する部分を示している。ＣＫ１タイミング
信号（第１０図）は、３２ビットカウンタ２１．４０の
クロックパルス（ＣＰ）入力端子に直接送られる。第１
１図の回路によって発生されたＡＣＴＩＶＥ信号は、Ｎ
ＡＮＤゲート２１．４１の第１入力端子に送られ、その
出力は、カウンタ２１．４０のリセット（ＭＲ）入力端
子に送られる。カウンタ２１．４０は信号出力Ｑ０−Ｑ
５を有する典型的な３２ビットカウンタであり、Ｑ１出
力端子はカウント２を表わし、Ｑ５出力端子はカウント
３２を表わす。これら２つの出力端子のみが出力信号を
発生するように接続される。カウンタ２１．４０のＱ５
出力端子は、遅延カウンタ２１．４２の遅延入力端子
（▲▼）に入力信号を与えるように接続される。遅
延カウンタ２１．４２は、ＣＫ１タイミング信号を受け
取るように直結されたクロック入力端子を有していると
共に、複数の遅延セット入力端子（Ａ、Ｂ、Ｃ及びＤ）
を有している。遅延セット入力端子Ａ−Ｄは、各々、デ
ジタル制御回路の入力端子２１ｂ１−２１ｂ４に接続さ
れ、その特定のＥＲＴユニット２０に対して確立された
２４ビットの独特の識別子コードの最初の４ビットを受
け取るように配線される。この最初の４ビットは、第１
２図では、ＩＤ０、ＩＤ１、ＩＤ２及びＩＤ３として各
々識別されている。遅延カウンタ２１．４２は、その
（▲▼）端子にデータが存在する時であって且つそ
の（ＣＫ）入力にクロックパルスが受け取られた後に、
その遅延セット入力端子（Ａ−Ｄ）に送られた情報に対
応する時間だけ、そのＣＡ出力端子に出力信号を発生す
るのを遅らせるように働く。

遅延カウンタ２１．４２のＣＡ出力端子からの信号出力
は、ＮＡＮＤゲート２１．４３の第１入力端子に送られ
る。ＮＡＮＤゲート２１．４３の第２の入力端子は、カ
ウンタ２１．４０のＱ５出力端子（３２個のクロックパ
ルスの累積カウントを表わす）から信号出力を受け取る
ように接続される。ＮＡＮＤゲート２１．４３からの信
号出力は、３入力ＮＡＮＤゲート２１．４４の第１入力
端子に接続される。ＮＡＮＤゲート２１．４４の第２入
力端子は、ＳＥＴ Ａ信号を受け取るように（第１１図
から）接続される。ＮＡＮＤゲート２１．４４の信号出
力端子は、入力ＮＡＮＤゲート２１．４５への第１入力
端子に接続される。ＮＡＮＤゲート２１．４５の第２入
力端子は、インバータ２１．４６を経てＣＫ２クロック
パルスタイミング信号を受け取るように接続される。Ｎ
ＡＮＤゲート２１．４５からの信号出力は、ＮＡＮＤゲ
ート２１．４４の第３入力端子と、ＮＡＮＤゲート２
１．４１の第２入力端子とに送られる。又、ＮＡＮＤゲ
ート２１．４４の信号出力端子は、フリップ−フロップ
２１．４７のセット（ＳＤ）入力端子に直結される。カ
ウンタ２１．４０のＱ１（即ち、２カウント）信号出力
端子は、フリップ−フロップ２１．４７のクロック（Ｃ
Ｐ）入力端子と、３入力ＮＯＲゲート２１．４９の第１
入力端子にクロックパルスを供給するように、インバー
タ２１．４８によって接続される。ＮＯＲゲート２１．
４９の第２入力端子は、ＮＡＮＤゲート２１．４４から
の信号出力を受け取るように接続され、フリップ−フロ
ップ２１．４７からの信号出力は、ＮＯＲゲート２
１．４９の第３入力端子に信号入力を与えるように接続
される。ＮＯＲゲート２１．４９からの出力信号は、Ｅ
ＲＴからのＲＦ送信を開始するためのＬＯＡＤ信号を発
生するようにインバータ２１．５０によって接続される
（これについては、以下で詳細に述べる）。ＮＯＲゲー
ト２１．４９からの信号出力は、３ビットカウンタ２
１．５１のクロック（ＣＰ）入力端子にも供給される。
カウンタ２１．５１のリセット（ＭＲ）入力端子は、第
１１図の回路によって発生されたＲＥＳ Ａ信号を受け
取るように接続され、カウンタ２１．５１のＱ３出力端
子（カウント８を表わす）は、デジタル制御論理回路２
１内で使用するためのＴＲＣＯＭ（送信完了）信号を与
えるように接続される。

ＥＲＴ２０のＲＦ回路によって後で送信するために情報
を記憶及びロードする回路が第１４図に示されている。
本発明の好ましい構成においては、送信さるべき情報が
単に６４ビットのシフトレジスタ２１．６０に記憶され
る。シフトレジスタ２１．６０は、６４段の並列入力／
直列出力のスタティックシフトレジスタであり、ここに
記憶された情報は、作動可能化入力端子（ＰＥ）が作動
可能にされた時に、そのクロックパルス（ＣＰ）入力端
子に送られたクロックパルスのレートでレジスタから直
列にシフトして出すことができる。クロックパルス入力
端子は、第１０図のタイミング回路によって発生された
ＳＣＬＫ信号を受け取るように接続される。レジスタ２
１．６０の作動可能化（ＰＥ）入力端子は、第１２図の
回路によって発生されたロード信号を受け取るように接
続される。ＬＯＡＤ信号が「高」レベルになった時に
は、シフトレジスタの６４ビットに記憶された情報がシ
フトレジスタの出力端子に直列に転送され、出力回路に
タイミングを合わせて送り込まれて、送信のためのマン
チェスタコードフォーマットを発生する。最初の８ビッ
ト（Ｉ₀−Ｉ₇）は、ＥＲＴユニット２０によって有効な
入力送信を識別するために可動の受信ユニット１０によ
って使用されるプレアンブル情報を含んでいる。ビット
Ｉ₀−Ｉ₆は、正の電圧源に接続され、一方、ビットＩ₇
は、共通の基準バス２８に接続される。次の２４ビット
（Ｉ₈−Ｉ₃₁）は、特定のＥＲＴユニット２０に対する
独特の識別コード指称のデジタル表示を含んでいる。こ
れらのビットは、好ましい実施例においては、スイッチ
ングマトリクス２１．６１として第１４図に一般的に示
されたたＥＲＴのプリント基板回路（第４図の機能し期
別エンコーダ２３を形成する）上の物理的なスイッチ接
続を形成したり切断したりすることによってセットされ
る。或いは又、実際のスイッチング回路網又は回路或い
は論理を用いて識別子コードビットを実行又はプログラ
ムすることができる。第１２図の回路について前記した
ように、最初の４ビット、即ち、最下位ビットＩＤ０−
ＩＤ３を用いて、遅延カウンタ２１．４２の遅延機能を
セットすることができる。以下で詳細に述べるように、
この遅延機能は、ＥＲＴユニット２０による次々の情報
送信間の独特の時間インターバルを決定する。入力端子
Ｉ３２−Ｉ５１に送られる次の２０ビットの情報は、カ
ウンタ２１．８から信号流路３０．１（第８図）によっ
て与えられたエンコードされた累積メータ情報を含んで
いる。入力端子（Ｉ５２−Ｉ６３）によってシフトレジ
スタに記憶された最後の１２ビット情報は、ＥＲＴ２０
の不正行為状態について信号流路３０．２（第９図）に
よって与えられた情報を含んでいる。６４ビットシフト
レジスタ２１．６０内に記憶された情報が第１３図に概
略的に示されており、レジスタの最下位ビットは図面の
左側に位置されそして最上位ビットは図面の右側に位置
される。

第１４図を説明すれば、シフトレジスタ２１．６０のＱ
Ａ出力端子は、インバータ２１．６２によってバイラテ
ラルスイッチ２１．６３の入力端子に接続される。スイ
ッチ２１．６３は、ＳＣＬＫ入力タイミング信号を受け
取るように接続された制御入力端子（ｃ）を有してい
る。バイラテラルスイッチ２１．６３の信号出力は、フ
リップ−フロップ２１．６４の（Ｄ）入力端子に接続さ
れる。

又、ＳＣＬＫタイミング信号は、インバータ２１．６５
によってバイラテラルスイッチ２１．６６の制御入力端
子（ｃ）に送られる。スイッチ２１．６６の入力端子
は、シフトレジスタ２１．６０のＱＢ出力端子から信号
出力を受け取るように接続され、スイッチ２１．６６か
らの信号出力はフリップ−フロップ２１．６４のデータ
（Ｄ）入力端子に接続される。フリップ−フロップ２
１．６４のクロックパルス入力端子（ＣＰ）は、第１０
図のタイミング回路によって発生された２ ＸＳＣＬＫ
信号を受け取るように接続される。フリップ−フロップ
のセットデータ（ＳＤ）入力端子は、基準バス２８に接
続され、クロックデータ（ＣＤ）端子は、第１２図の送
信制御回路によって発生されたＬＯＡＤ信号を受け取る
ように接続される。フリップ−フロップ２１．６４のＱ
信号出力端子は、バイラテラルスイッチ素子２１．６７
の制御入力端子（ｃ）に接続される。スイッチ２１．６
７は、デジタル制御回路網２１の端子２１ｈ２に接続さ
れた第１信号端子を有しており、ＲＦ回路にＮＭＡＮＣ
Ｈ信号を発生する。スイッチ２１．６７は、基準バス２
８に直結された第２の信号端子を有している。バイラテ
ラルスイッチ素子２１．６７を通る実際の信号流が端子
２１ｈ２からスイッチ２１．６７を経て基準端子２８へ
送られる間には、信号流の方向がＲＦ回路へ向かうもの
として示されている。というのは、ＮＭＡＮＣＨ信号
は、実際には、インバータのマンチェスタエンコード化
信号を発生するためのＲＦ送信回路を作動可能とするの
に使用されるオープンドレイン出力信号だからである。

ＥＲＴ２０の動作は、比較的簡単であり、電源から比較
的僅かな消費電力しか必要としない。シフトレジスタ２
１．６０のユニット識別情報（即ち、ビットＩ９−Ｉ３
２）は、好ましい実施例においては、ＥＲＴを含む回路
板に組み込まれた固定布線関数であり、ＥＲＴの寿命全
体にわたって更新情報も論理も必要としない。商品の消
費情報を入力するためのエンコーダ回路（即ち、第８図
の回路）は、メータの消費量の全ての読みの累積カウン
トを維持し、これらは、ＥＲＴによる情報送信の際に破
壊されない。デバウンス回路網２１Ａは、エンコーダの
チャタリングをフィルタ除去し、エンコーダの正の接触
遷移に反作用して、メータの読みに対応するカウンタ２
１．８のカウントを増加する。カウンタ２１．８は、Ｅ
ＲＴ２０を設置する際か又はその保守機能中に外部のＲ
ＥＳＥＴ信号によってのみリセットされる。

不正行為検出回路（第９図）は、不正行為スイッチ２
５．１が作動された時にそれに関連したＥＲＴ２０が不
正行為を受けたことを示す信号をシフトレジスタのビッ
トに与える。このような場合、不正行為カウンタ２１．
１１のカウントが、それに関連した不正行為ビット（シ
フトレジスタ２１．６０のＩ５３−Ｉ６３）と同様に、
増加される。

第５図のＲＦ受信／送信回路網は、０．１％のデューテ
イサイクルベースで可動ユニット１０からの「ウェイク
・アップ」信号を「聴取」する。ＲＦ回路２９Ａのアン
テナ３０によって受信された信号に比例する信号が、第
６図の検出ダイオード２９．６４のカソードに反射され
る。この信号は、ダイオード２９．６４によって検出さ
れ、フィルタ２９．Ｄによってフィルタされそして増幅
器２９Ｅによって増幅された後に、デジタル制御回路２
１のＲＥＣＥＩＶＥ入力端子２１ｈ４に現われる。ＲＥ
ＣＥＩＶＥ信号は、端子２１ｈ３に現われるＮＳＵＰＧ
ＥＮ信号の後縁（即ち、正の遷移）において１．９５３
ミリ秒ごとにサンプリングされる。ＲＥＣＥＩＶＥ信号
は、端子２１ｈ３に現われるＮＳＵＰＧＥＮ信号の後縁
（即ち、正の遷移）において１．９５３ミリ秒ごとにサ
ンプリングされる。ＮＳＵＰＧＥＮ信号の時間巾は、Ｇ
ＥＮＲ及びＧＥＮＣ（２１ｄ４及び２１ｄ３）端子に接
続された抵抗２４．６及びキャパシタ２４．５によって
約２マイクロ秒にセットされる。換言すれば、ＲＥＣＥ
ＩＶＥ信号は、２マイクロ秒のサンプリング周期に対し
ほゞ２ミリ秒ごとにサンプリングされる。ＲＦ回路が
「受信」モードで作動する時には、ＲＦトランジスタ２
９．３（第５図）がオフとなる。このトランジスタのベ
ースは、ベースバイアス信号によって決定された一定の
バイアスにある。サンプリングされた時、トランジスタ
２９．３のベース／エミッタ接合は、該トランジスタが
発振を開始するまでゆっくりと順方向にバイアスされ
る。ダイオード２９．６４（第６図）は、トランジスタ
２９．３が発振状態となる直前に該トランジスタのバイ
アス点を検出する。このバイアス点はアンテナ３０によ
って受信されたＲＦレベルの関数であるから、アンテナ
３０によって受信されている実際のＲＦエネルギ信号が
分析される。ＲＥＣＥＩＶＥラインの信号レベルは、可
動ユニット１０からの送信が受信されない時に、通常、
論理低レベルである。可動ユニット１０からの送信が受
信されている時には、ＲＥＣＥＩＶＥラインに送られた
増幅された信号が論理高レベルに増加する。

第１１図の回路は、受信した送信信号が可動ユニット１
０からの適切な「ウェイク・アップ」送信であるかどう
かを判断する。第１１図の回路は、ＲＥＣＥＩＶＥ信号
の一連の６４個のサンプルにおいて、ＲＥＣＥＩＶＥ信
号が低い遷移となった後に、このようなサンプルの７個
以下が高状態のＲＥＣＥＩＶＥ信号を検出した場合に、
受信した送信信号を適切なウェイク・アップ信号として
確認する。サンプリング信号（即ち、ＮＲＳＡＭＰＬＥ
及びＲＳＡＭＰＬＥ）は、第１０図のフリップ−フロッ
プ２１．２０によって与えられる。フリップ−フロップ
２１．２０のＣＤ入力端子がアースされた状態で、ＧＥ
ＮＣからの入力信号が出力の信号を論理低レベルへと
駆動し、これをオン状態へと戻すためのＣＫ１からのク
ロックパルス信号を待機する。この時間中に、ＧＥＮＲ
及びＲＳＡＭＰＬＥ信号は２マイクロ秒のレートで発振
する。第１１図を参照すれば、ＮＲＳＡＭＰＬＥ信号は
フリップ−フロップ２１．３０をトグルし、そのＱ出力
端子に論理高レベル信号を発生する。ＮＲＳＡＭＰＬＥ
信号がＮＯＲゲート２１．３１に通された時には、ＮＲ
ＳＡＭＰＬＥ信号が低下た際に、カウンタ２１．３６の
クロック入力にパルスが送られ、カウンタ２１．３６の
カウントが増加される。カウンタ２１．３６は、ＲＥＣ
ＥＩＶＥ信号がサンプル周期中に有効信号の受信を指示
しない時に時間周期のカウントを維持する。カウンタ２
１．３６のカウントがカウント８に達した時には、カウ
ンタ２１．３６への出力接続によってラッチ２１．３５
がリセットされ、これにより、カウンタ２１．３６、２
１．３７及び２１．５１（第１２図）がリセットされ
る。次に高いＲＥＣＥＩＶＥ信号が検出された時には、
フリップ−フロップ２１．３０の出力がラッチ２１．３
５をリセットし、カウンタを再び増加させる。カウンタ
２１．３７は、ＲＳＡＭＰＬＥが発振するたびに増加す
る。カウンタ２１．３７のカウントがカウンタ２１．３
６からのカウント８信号によってリセットされることな
く６４に達した場合には、回路が、有効な「ウェイク・
アップ」信号を受信したと決定し、ＡＣＴＩＶＥライン
の信号レベルが論理高レベルに達した時にＡＣＴＩＶＥ
ラインに論理高出力信号を発生し、フリップ−フロップ
２１．２０（第１０図）をそのＤ入力端子を経てセット
することによってＲＥＣＥＩＶＥ信号のそれ以上のサン
プリングを不能とし、これにより、フリップ−フロップ
２１．２０のＱ及び出力信号の状態を「凍結」する。
それ故、可動ユニット１０からの有効な「ウェイク・ア
ップ」送信は、第１１図の受信有効回路によって６４個
の有効サンプルを累積できるようにするためには、少な
くとも１２８ミリ秒の時間巾を有していなければならな
い。

有効な「ウェイク・アップ」作動信号を受信した際に
は、ＥＲＴ１０が「送信」作動モードをとる。上記した
ように、ＡＣＴＩＶＥラインの論理高信号は、送信状態
が進行中であることを指示する。送信状態中に、ＲＥＣ
ＥＩＶＥサンプリング及びＮＳｕＰＧＥＮの両方が作用
不能とされる。ＥＲＴ１０からの情報の送信は、送信状
態に入った後（即ち、ＡＶＴＩＶＥラインが高レベルに
なっ後）に２．９３０ミリ秒で開始する。送信バースト
は、３．９０６ミリ秒間続き、その後、送信器がＮＭＡ
ＮＣＨラインによって作動不能にされる（第１４図及び
第６図を参照されたい）。いったん送信状態に入ると、
全部で８個の別々の送信バースト（即ち、１個の送信ア
クセス）が生じる。次々の送信間の間隔は、Ｔ＝６２．
５＋１．９５３（１５−ｘ）ミリ秒という式に従い、こ
こで、Ｔは、或る送信バーストの開始から次の送信バー
ストの開始までの送信時間であり、「ｘ］は、送信して
いるＥＲＴユニット２０の識別コード（即ち、ＩＤ０−
ＩＤ３）の最下位４ビットの２進表示に等しい０から１
５までの数である。送信制御タイミング回路が第１２図
に示されている。第１２図を参照すれば、ＡＣＴＩＶＥ
ラインが「高」レベルになった時、カウンタ２１．４０
のリセット（ＭＲ）入力をオフにし、該カウンタ２１．
４０が増加できるようにすると共に、そのＱ１出力端子
（２×１．９５３１ミリ秒）ごとにパルスを出力し且つ
そのＱ５出力端子に（３２×１．９５３１ミリ秒）ごと
にパルスを出力できるようにする。カウンタ２１．４０
のＱ５出力端子がその第１出力信号を遅延カウンタ２
１．４２の（▲▼）入力端子に送信する時には、カ
ウンタ２１．４２がその遅延タイミングを開始する。カ
ウンタは、（Ｘ×１．９５３１ミリ秒）の時間だけ遅延
し、ここで、Ｘは、カウンタ２１．４２の遅延入力端子
Ａ−Ｄに送られる識別コードの下位の４ビットカウント
に等しく、次いで、そのＣＡ出力端子に出力信号を発生
する。カウンタ２１．４２のＣＡ出力端子からの信号出
力は、カウンタ２１．４０のＱ５出力端子からの信号と
組み合わされた時に、ＮＡＮＤゲート２１．４４をオフ
にし、フリップ−フロップ２１．４７のＳＤ入力端子に
「セット」入力を発生する。フリップ−フロップ２１．
４７のＳＤ入力端子に送られたセット信号は、ＬＯＡＤ
信号間の間隔に対応し、これは、送信パルスバースト間
の間隔に等しく対応する。フリップ−フロップ２１．４
７が「セット」されるたびに、その信号出力は、カウ
ンタ２１．５１を（２×１．９５３１ミリ秒）のレート
で増加させる。それ故、カウンタ２１．５１が８回（こ
れは、８個の送信バーストに対応する）増加した時に
は、送信アクセスが完了し、ＴＲＣＯＭ信号を「高」レ
ベルにして、送信サイクルが完了したことを指示する。
ＲＥＣＥＩＶＥサンプリング中には、、ＮＭＡＮＣＨ及
び内部クロック分布が作用不能とされる。上記したＥＲ
Ｔ２０の好ましい実施例の回路においては、８個の送信
バーストの送信アクセスの直後に、ＥＲＴ２０のデッド
タイム即ち回復時間があり、この間は、ＥＲＴが「受
信」モードでは作動しない。この時間は、発振トランジ
スタ２９．３（第５図）のエミッタの送信電圧オーバー
シュートと、発振器に続く増幅段の利得と、発振器に続
く増幅器の低周波ロール・オフ値との組み合わせによっ
て決定される。上記した回路の場合には、「不作動」時
間が約４秒である。

特定の送信バースト中のＥＲＴ２０からの情報の送信
は、マンチェスタエンコードデータの６４ビットの送信
を含む。好ましい実施例に用いたマンチェスタデータエ
ンコード方法によれば、ビットセルの中心の正の遷移
（即ち、０変調から全変調）は「０」を意味し、ビット
セルの中心の負の遷移（全変調から０変調）は「１」を
意味する。ビットレートは、１．６３８４ビット／秒で
あり、即ち、約６１．０マイクロ秒のビット時間であ
る。送信されるデータは、第１３図に示されたフォーマ
ットに従うものであり、送信時間は、図示されたように
左から右へと進行する。タイミングは、メータの読み
（即ち、カウンタ２１．２８のカウント）が常に有効累
積値に保たれるように回路において構成される。メータ
エンコードカウンタ２１．８は、データエンコーダ２２
の回路の通常の動作に基づいて送信と送信との間で増加
することができる。

シフトレジスタ２１．６０並びに第５図及び第６図のＲ
Ｆ回路による実際のデータ送信は、ＬＯＡＤ信号が論理
「高」レベルになる時にシフトレジスタ２１．６０の作
動モードを並列モードから直列モードに切り換えること
によって行なわれる。データは、ＮＭＡＮＣＨ信号によ
りシフトレジスタ２１．６０から直列にシフトされ、こ
の信号は、ＳＣＬＫタイミング信号に基づいて送信トラ
ンジスタ２９．３を変調する。

各ＥＲＴユニット２０に対して異なる次々の送信バース
ト間の時間間隔（これは、各々の識別子コード番号の最
下位ビットによって決定される）だけでなく、１回の送
信アクセス時間中の送信周波数もシフトする。本発明の
この特徴は、第６図に２９ｃで一般的に示された傾斜信
号発生回路によって与えられる。各ＥＲＴユニット２０
のＲＦ回路は、約９１５ＭＨｚの中心周波数に最初に同
調される。ＥＲＴユニット２０は、９５５ＭＨｚの周波
数で「受信」を行うが、送信は９１５−９１９ＭＨｚの
周波数で行うことに注意されたい。この差は、送信中
に、ＦＲＥＱ ＳＨＩＦＴラインによってＲＦ回路（第
５図）へバイアス電流をスイッチオンすることによって
達成される。ＡＣＴＩＶ信号が論理「高」レベルへと変
化して送信状態が進行中であることを指示する時には、
増幅器２９．４０（第６図）に与えられる入力信号によ
り、ＴＵＮＩＮＧ電圧信号路を通してＲＦトランジスタ
２９．３へ送られる増幅器の出力信号を、増幅器２９．
４０に関連したたＲＣ時定数によって決定された傾斜に
基づいて変更させる。ＲＦトランジスタ２９．３に送ら
れる同調電圧のこの変化は、ＲＦトランジスタの同調周
波数を送信アクセス周期の時間にわたってシフトさせ
る。この周波数シフトの値は、ＲＦ回路の同調周波数を
９１５−９１９ＭＨｚレンジ内に維持するように同調周
波数の変化を制限するようセットされる。然し乍ら、可
動ユニット１０内の受信回路についての以下の詳細な説
明から明らかなように、送信周波数を変えることと、１
つの送信サイクル内で次々の送信バースト間の時間間隔
を変えることとを組合せることにより、同じ「ウェイク
・アップ」信号に応答して可動ユニット１０に同時に送
信を行う２つのＥＲＴユニット２０が全く同時に又は同
じ周波数で送信を行なわないようにする確率を高くする
ことができ、これにより、可動ユニット１０内の受信回
路網を多数の複数のＥＲＴユニットからの同時の送信間
でより明確に区別することができる。これは、全てのＥ
ＲＴユニット２０が比較的狭い９１５−９１９ＭＨｚの
送信帯域内で同時に送信を行う場合でも、云えることで
ある。

２つの典型的なＥＲＴユニット２０による送信について
の「時間」と「周波数」の関係が第２０図のグラフに示
されている。第２０図に示された情報は、「典型的」な
ものに過ぎず、何等これに限定されるものではないこと
を強調しておく。リストされたタイミング式は、ＥＲＴ
ユニットによる特定の送信が８個のこのような送信バー
ストの送信アクセス周期内に生じる時間を分割するもの
である。式内の数値は、簡単化のために丸められてお
り、それにより得られる数値は、特定のＥＲＴ送信バー
ストが始まる時間（最初の送信から測定した）を与え
る。「ＥＲＴ＃１」と「ＥＲＴ＃２」の送信時間の間の
間隔の差は、第２０図では、得られるポイントを示すた
めに誇張されている。第２０図を説明すれば、「ＥＲＴ
＃１」についての次々の送信間の時間間隔（即ち、Δｔ
１）は、「ＥＲＴ＃２」についての次々の送信間の時間
間隔（即ち、Δｔ２）よりも相対的に短いことに注意さ
れたい。Δｔ１及びΔｔ２の時間間隔は、第２０図に示
すように、各々の識別番号の最下位４ビットによって表
わされた各ＥＲＴユニットの特定の識別コードによって
決定されるので、ＥＲＴ＃２の４つの下位識別ビット
は、ＥＲＴ＃１の４つの下位識別ビットよりも相当に大
きくなる。その結果、この例において、両方のＥＲＴ＃
１及びＥＲＴ＃２がそれらの異なった識別コード番号に
よって全く同じにそれらの各々の送信バーストを開始し
たとしても、送信バースト（Ｔ０−Ｔ７）中の次々の送
信（即ち、Ｔ１、Ｔ２、等）がおそらく異なった時間に
生じ、可動ユニット１０内の受信ユニットによる受信の
識別性が増進される。それ故、次々の送信バースト間の
タイミング関係は、同時に作動されるＥＲＴユニット２
０からの送信をランダムに食い違わせて可動の受信回路
網によって首尾よく受信及び検出できるようにする第１
の手段を与える。

ＥＲＴユニット２０からの送信に対して独特の検出可能
な識別を与えて１つのＥＲＴユニットによりこれらの送
信を互いに区別できるようにする第２の手段は、前記の
周波数シフトによって与えられる。第２０図を説明すれ
ば、ここに示す典型的なＥＲＴ＃１及びＥＲＴ＃２ユニ
ットの周波数関係がグラフで示されている。縦軸には４
ＭＨｚの周波数レンジが示されており、これは、可動ユ
ニット１０のＡＭ受信回路網３２についての典型的な周
波数レンジを表わしている。これに対し、ＥＲＴユニッ
トは、それらの送信が全て４ＭＨｚの帯域巾内に生じる
ように設計され、同調される。第２０図に示された周波
数シフト曲線は、説明のためにのみ示されたものであっ
て、タイミング回路網２９Ｃ（第６図）の抵抗２９．４
１及びキャパシタ２９．４２によって形成される（１／
ＲＣ）タイミング曲線を概略的に表わしている。前記し
たように、ＡＣＴＩＶＥ信号が増幅器２９．４０を付勢
する時には、これに組み合わされたＲＣ回路網が充電を
開始すると共に、第２０図の周波数シフト曲線を確立
し、これは、その後、ＥＲＴユニットのその後の送信
（即ち、Ｔ１、Ｔ２、・・・Ｔ７）の送信周波数を確立
する。次々の送信Ｔ１とＴ２との間の送信周波数の変化
（即ち、Δｆ１及びΔｆ２）は、リニア関数ではなく、
周波数シフト曲線の傾斜の関数であることに注意された
い。更に、１つのＥＲＴの次々の送信間の周波数の変化
は、別のＥＲＴと異なる。というのは、２つのＥＲＴユ
ニットの次々の送信間の時間間隔がタイミング関係につ
いて述べたように異なるためである。これは、Ｔ１及び
Ｔ２の各送信に対しＥＲＴ＃１及びＥＲＴ＃２の周波数
シフトを各々表わした「Δｆ１」と「Δｆ２」との差に
よって第２０図に示されている。それ故、次々の送信間
のランダムなタイミング関係に加えて、次々の送信間の
ランダムな周波数シフトにより、２つのＥＲＴユニット
が常に同じ時間及び同じ周波数で送信しないという高い
確率が与えられる。更に、２つのＥＲＴユニットが工場
で同調された時に当然生じる僅かな同調のばらつきによ
り、２つのＥＲＴユニットが最初に厳密に同じ周波数に
同調されることはめったにない。好ましい実施例では
（第２０図に示すように、非常に直線的な周波数変化関
数が使用されているが、本発明は、このような周波数変
化関数に限定されるものではなく、いかなる周波数変化
時間関数も使用できることが理解されよう。

可動の収集ユニット 第１図に示されたシステムの可動のデータ収集ユニット
１０の部分が第１５図に詳細に示されている。第１５図
を説明すれば、可動ユニット１０内の種々の電気回路に
所要電力を供給するための電源３０が一般的に示されて
いる。この電源は、一般に、「Ｖ１−Ｖｎ」と示された
複数の利用可能な電圧出力端子を有すると共に、アース
即ち基準端子３１を有するものとして示されている。以
下の説明では詳細に述べないが、ＥＲＴユニット２０の
説明の場合と同様に、後述の回路に適当な電力を供給し
基準接続を行なってこれらの回路を作動させることが理
解されよう。

出力アンテナ１１を有する送信器の作動器１０Ａが第１
５図にＵＨＦ送信器として示されている。好ましい実施
例においては、この送信器１０Ａは、遠隔位置のＥＲＴ
ユニット２０に「ウェイク・アップ」信号を送信して、
遠隔位置のＥＲＴユニット２０による送信を開始させ
る。送信器１０Ａは、これが作動された時には（図示さ
れていない制御手段によって）、９５５ＭＨｚの無変調
のＲＦ信号を発生する。送信器１０Ａは、上記のＲＦウ
ェイク・アップ信号を発生するのに適した公知のいかな
る構成のものでもよい。好ましい実施例では、この送信
器は、簡単なスイッチング回路（図示せず）によって制
御されるか又は手動で制御されて、毎秒１回、２００ミ
リ秒巾のウェイク・アップ信号を送信することができ
る。前記したように、このようなウェイク・アップ信号
の電力は、使用目的に合わせて変えることができる。

可動ユニットの受信器１０Ｂの部分は、ヘテロダインダ
ウンコンバータ回路網３２を含むものとして第１５図に
詳細に示されており、これは、そのアンテナ１２により
遠隔配置のＥＲＴユニット２０からの送信を最初に取り
上げる。このコンバータ３２は、複数の同時送信のＥＲ
Ｔユニット２０からの送信を区別しないが、全ての受信
信号を信号流路３３により電力／信号スプリッタユニッ
ト３４へ通す。このユニットは、単一の入力と、好まし
い実施例では、４８個の出力端子とを有している。電力
スプリッタ３４の４８個の出力端子の各々に現われるＲ
Ｆ信号は、信号流路３３によりコンバータ３２から受け
取った信号と同じである。電力／信号スプリッタ３４の
４８個の出力端子からのＲＦ信号は、信号流路３５（即
ち、３５．１−３５．４８）により、第１５図に３６．
１−３６．４８と示された４８個の別々の信号回路カー
ドに複まれた回路に送られる。受信カード３６の各々
は、別々の狭帯域巾の中間周波（ＩＦ）受信器を含んで
いる。このような各々のＩＦ受信器は、他の４７個の受
信器とは独立して作動し、別々の周波数に同調される。
４８個の受信器の周波数及び帯域巾は、以下で詳細に述
べるように、各受信器が所望の周波数帯域の小さなセグ
メントのみを受け入れるように選択される。然し乍ら、
これらの周波数セグメントは、コンバータ３２から電力
／信号スプリッタ３４へ送られる周波数の全帯域が変換
されるように、重畳される。このような帯域内で受信さ
れた周波数は、４８個の受信カード３６上の少なくとも
１つの受信器によって受信される。４８個の受信回路は
独立して作動するので、コンバータ３２に同時に到達す
る信号は、４８個の受信回路によって互いに干渉せずに
受信される。４８個の受信器の１つが故障したとして
も、非常に狭い周波数レンジのみが受信されないだけで
ある。送信周波数がスイープされる場合には、故障した
受信器がシステム全体の性能を僅かに低下させるだけに
過ぎない。第１５図に示すように、４８個の受信カード
３６の各回路は、１１５ＭＨｚの単一変換ＩＦストリッ
プ／検出回路網３７を備えており、この回路網は、信号
路３５から直接ＲＦ信号を受信し、信号流路３８によっ
てデコーダ論理／データバッファ回路網３９へ生のデー
タ流を供給する。

好ましい実施例では、４８個のこのような受信カード３
６のみを用いたシステムが示されているが、このような
独立した受信カードユニットは、本発明の範囲内でいく
つ用いてもよいことが明らかであろう。デコーダ論理１
データバッファ機能ブロック３８からの信号出力は、以
下で述べるデータ処理コンピュータによって後て分析及
び記憶するために受信バス４５に供給される。好ましい
実施例では、受信バス４５は、１２８個までの個々の受
信ユニットを受け入れることができるが、いかなる数の
このような受信ユニットも使用できることが理解されよ
う。受信バス４５は、受信カード３６上の全ての受信回
路を受信制御器１０Ｃと相互接続する１５本の並列ライ
ンを有している。好ましい実施例では、受信バス４５の
ラインのうちの２本が電源及び共通アースであり、８本
が両方向性のデータラインであり、４本がハンドシェイ
ク及び制御ラインでありそして１本が受信データと同期
するためのタイミングパルスを供給するラインである。

受信回路についての以下の説明を理解する助けとして、
受信器の動作について全般的に述べることがこの点で有
用であろう。各受信カード３６の回路は、ＥＲＴ送信ユ
ニット２０からの２つの完全なメッセージ（エラー検出
を含む）を解釈してバッファするための論理を備えてい
る。受信カード回路３６は、５６ビットのマンチェスタ
エンコードデータを受け入れる。ＥＲＴ２０の送信デー
タレートが固定である場合には、同期受信／エラー検出
方法を用いることができる。メッセージの検出を開始す
るためには、３つ以上の「１」を同期のために受け取
り、その後、メーセージの開始を指示するための「０」
を受け取らねばならない。厳密には、５６ビットのデー
タが流される。メッセージが完了すると、受信カード回
路３６は、受信制御器１０Ｃの回路網によってポーリン
グされるのを待機する。この間に、受信カード回路網３
６によって別のメッセージを受け取ることができる。

受信カード３６の回路によってこのように収集されたデ
ータは、受信バス４５により、受信器３６の性能に関す
る情報を含む状態バイトと共に、受信制御器１０Ｃへ転
送される。受信カード３６の回路が故障した場合には、
他の作動している受信カード回路網３６との干渉を防止
するために、全てのＲＦ回路を制御器１０Ｃによって作
動不能即ちオフにすることができる。

受信制御器１０Ｃは、受信カード回路３６から受け取っ
た情報をバッファし、受信バス４５とデータ処理回路１
０Ｄとの間のインターフェイスとして働く。一般に、受
信制御器１０Ｃは、最も古いデータを最初にプロセッサ
に通すように受信バスからのデータをデータ処理回路網
１０Ｄに転送する。又、制御器１０Ｃは、新旧順の分類
を行なうと共に、メッセージの重複を避けることができ
る。又、好ましい実施例の制御器１０Ｃは、受信カード
３６の回路網をポーリングし、データ処理ユニット１０
Ｄからの状態質問に応答することができる。受信制御回
路網１０Ｃは、信号流路４６によってデータ処理コンピ
ュータ４７へ信号を供給する。信号流路４６は、直列イ
ンターフェイス接続である。データ処理回路網１０Ｄ
は、典型的に、キーボード４８、スピーチ合成ユニット
４９、不揮発性データ記憶装置５０、出力ディスプレイ
ユニット５１そしておそらくはプリントユニット５２
と、当業者によく知られた他の同様の装置のごとき処理
及び周辺回路網も備えている。

ダウンコンバータ３２は、９１５ＭＨｚに同調された低
ノイズの前端増幅器を有するスーパーヘテロダインコン
バータである。コンバータ３２の機能ブロック図が第１
６図に示されている。第１６図を説明すれば、アンテナ
１２からの信号は、入力フィルタ３２．１に送られ、次
いで、９１５ＭＨｚに同調されたリニア増幅器３２．２
に送られる。この増幅器は、６ＭＨｚの帯域巾（９１２
ＭＨｚ−９１８ＭＨｚ）を有し、利得が３０ｄＢであ
る。この増幅器３２．２からの信号は、フィルタ３２．
３を経てダイオードリングミクサ３２．４へ送られる。
このミクサ３２．４への第２の入力信号は、ほゞ３９．
１４８ＭＨｚで発振するクリスタル発振器３２．５によ
って発生され、この信号は２７×の乗算器３２．６へ送
られて、１０３０ＭＨｚがミクサ３２．４へ与えられ
る。このミクサ３２．４からの出力は、フィルタ３２．
７によってフィルタされ、周波数が１１５ＭＨｚで帯域
巾が６ＭＨｚ（１１２ＭＨｚ−１１８ＭＨｚ）のダウン
変換された第１のＩＦ出力が発生されると共に、リニア
増幅器３２．８によって増幅されて、電力／信号スプリ
ッタ３４への信号流路３３に信号出力が与えられる。

第２のＩＦ信号を発生する１１５ＭＨｚの単一変換ＩＦ
ストリップ／検出回路網３７の機能ブロック図が第１７
図に詳細に示されている。第１７図を参照すれば、電力
／信号スプリッタ３４からの（即ち、信号流路３５から
の）信号出力は、基本的に第１７図に示されたスーパー
ヘテロダイン受信回路である回路網３７の入力に送られ
る。第１７図に示されたような各回路網は、前記したよ
うに、狭い帯域巾（好ましい実施例では、２００ＫＨ
ｚ）に同調され、好ましくは、その帯域巾と、隣接する
受信カード３６の変換／検出回路網３７の帯域巾とが約
５０％重畳するようにされる。これが第１９図に概略的
に示されている。信号流路３５からの信号は、増幅器３
７．１によって増幅され、ミクサ３７．２に送られて、
ここで、局部発振器３７．３の出力周波数と混合され、
所望の中心周波数が形成される。ミクサ３７．２の出力
は、それに関連した受信カード３６の帯域巾をセットす
るフィルタ３７．４を通り、次いで、増幅器３７．５の
入力へ送られる。増幅器３７．５からの信号出力は、フ
ィルタ３７．６によってフィルタされ、ダイオード検出
／増幅回路網３７．７の入力端子に送られる。又、フィ
ルタ３７．６からの出力信号は、自動利得制御回路網３
７．８によって監視され、該回路網はフィードバック入
力信号を増幅器３７．５へ返送する。ダイオード検出／
増幅回路網３７．７は、信号流路３８に現われる信号出
力が信号を全く含まないか（これは、回路網３７による
“ノイズ”の受信を指示する）、或いはマンチェスタエ
ンコードフォーマットの“生データ”流を含むように受
信信号を調整する。

好ましい実施例において構成されたダイオード検出／増
幅回路網３７．７の概略図が第１８図に示されている。
第１８図を説明すれば、フィルタ３７．６からの出力信
号は、検出ダイオード３７．７ａのカソードに送られ
る。ダイオード３７．７ａのアノードは、キャパシタ３
７．７ｂによってｎｐｎトランジスタ３７．７ｃのベー
ス（ｂ）に接続される。このトランジスタのコレクタ
は、抵抗３７．７ｄによって供給電圧Ｖ＋に接続され
る。又、トランジスタ３７．７ｃのベース（ｂ）は、抵
抗３７．７ｅによって供給電圧Ｖ＋に接続されると共
に、抵抗３７．７ｆによって基準バス３１に接続され
る。抵抗３７．７ｇは、供給電圧Ｖ＋とダイオード３
７．７ａのアノードとの間に接続され、キャパシタ３
７．７ｈは、ダイオードのアノードと基準バス３１との
間に接続される。トランジスタ３７．７ｃのエミッタ
（ｅ）は、抵抗３７．７ｉによって接続されると共に、
抵抗３７．７ｋと直列のキャパシタ３７．７ｊと並列に
基準バス３１に接続される。トランジスタのコレクタと
基準端子との間にはキャパシタ３７．７ｍが接続され
る。信号出力は、トランジスタのコレクタから取り出さ
れ、フィードスルーキャパシタ３７．７ｎを通して信号
流路３８へ送られる。

第２１図には、デコーダ論理／データバッファ回路網３
９（第１５図の）を構成する一般的な機能ブロックが互
いに通信するように本発明の好ましい実施態様として示
されている。生のデータ流の形態の信号入力は、信号流
路３８（単一変換ＩＦストリップ／検出回路網３７から
の）によってハイパスフィルタ３９．１の入力に送られ
る。フィルタ３９．１の出力は、信号流路４０．１によ
り、ゼロ交差検出回路網３９．２に送られる。検出され
た信号は、検出器３９．２から信号流路４０．２によっ
てデジタルフィルタ回路網３９．３に通され、デコード
プロセスが開始される。デジタルフィルタ回路網３９．
３は、信号流路４０．３によってピーク検出回路網３
９．４の回路と通信し、信号流路４０．４によってスレ
ッシュホールド検出回路網３９．５の回路と通信し、信
号流路４０．５によってゼロ検出回路網３９．６の回路
と通信し、信号流路４０．６によって状態レジスタ３
９．７の回路と通信し、そして信号流路４０．７によっ
てデータレジスタ３９．８と通信する。ピーク検出回路
網３９．４は、信号流路４０．８によって同期信号発生
回路網３９．９と通信する。この同期信号発生回路網３
９．９は、信号流路４０．９によってスレッシュホール
ド検出回路網３９．５と通信し、信号流路４０．１０に
よって、前置検出回路網３９．１０の回路、データレジ
スタ３９．８及びゼロ検出回路網３９．６と通信する。
スレッシュホールド検出回路網３９．５は、信号流路４
０．１１によって前置検出器３９．１０の回路と通信す
ると共に、信号流路４０．１２によって状態レジスタ３
９．７と通信する。ゼロ検出回路網３９．６は、信号流
路４０．１３によってビットカウンタ回路網３９．１１
と通信すると共に、信号流路４０．１４によって状態レ
ジスタ３９．７と通信する。ビットカウンタ回路網３
９．１１は、信号流路４０．１５によって状態レジスタ
３９．７と通信し、信号流路４０．１６によってデータ
レジスタ３９．８と通信する。又、ビットカウンタ３
９．１１は、信号流路４０．１７によって転送回路網３
９．１２と通信する。この転送回路網は、信号流路４
０．１８によってデータレジスタ３９．８と通信すると
共に、信号流路４０．１９によってハンシェイク回路網
３９．１３と通信する。又、状態レジスタ３９．７は、
信号流路４０．２０によってハンドシェイク回路網３
９．１３と通信する。受信バス回路網４５は、データレ
ジスタ３９．８、状態レジスタ３９．７及びバスインタ
ーフェイス回路網３９．１４と作動的に接続されてい
る。ハンドシェイク回路網３９．１３は、信号流路４
０．２１によってバスインターフェイス回路網３９．１
４と通信する。受信カードアドレス回路網３９．１５
は、信号流路４０．２２によってバスインターフェイス
回路網３９．１４と通信する。バスインターフェイス回
路網３９．１４の出力は、受信制御回路網１０ｃ（第１
５図）の入力ポートに直接送られる。第２１図の機能図
には詳細に示されていないが、タイミング機能ブロック
３９．１６によって一般的に示されたタイミング回路が
存在し、図示された種々の機能ブロックを構成する回路
（以下で詳細に述べる）と作動的に接続されて、これら
回路に対するタイミング制御機能を果たす。

フィルタ検出器及びデジタルフィルタ回路網３９．１、
３９．２及び３９．３が第２２図に更に詳細に示されて
いる。第２２図を参照すれば、信号流路３８によってハ
イパスフィルタ３９．１に供給される入力信号は、抵抗
器３９．１ａとキャパシタ３９．１ｂとを通じて零交差
検出回路網３９．２の入力に送られる。この検出器３
９．２は、その入力端子と出力端子とに接続されたイン
バータ３９．２ａと抵抗器３９．２ｂとを有している。
検出器３９．２からの信号出力は、信号流路４０．２に
よってデジタルフィルタ回路網３９．３のＤ型フリップ
フロップ３９．３ａのデータ（Ｄ）入力端子に供給され
る。この記述全体を通じ、本明細書の全ての電気回路に
ついて、その適正な動作を行うために電源及び基準の適
切な接続が行なわれていることが理解されよう。更に、
ここに示されている回路はＣＭＯＳ回路である。然し乍
ら、他の回路実施手段が供給でき得ること、更に、ここ
に示す回路及び機能ブロックは単に本発明の特定の好ま
しい実施例を実現するための手段を例示するものである
ことが理解されよう。当業者であれば、本発明の範囲内
で、回路を実施するための他の方法や受信回路によって
受信したデータをデコードバッファし取り扱うために採
用される他の方法が容易に考案できよう。フリップフロ
ップ３９．３ａのリセット（Ｒ）入力端子は、基準３１
バスに接続されている。

クリスタル発振器から供給される以下に述べるＲＣＬＫ
タイミング信号は、シュミットトリガ３９．１７を通じ
て▲▼と識別されるタイミング信号を形成
する。この信号は、インバータ３９．１９によって反転
され、タイミング信号ＲＥＣＣＬＫを形成する。好まし
い実施例においては、ＲＣＬＫ信号は、受信器を受信デ
ータに同期させるために使用される２６２．１４４ｍＨ
ｚのタイミングパルス信号である。▲▼と識別さ
れる、受信器制御回路網１０Ｃから受信したリセット信
号は、シュミットトリガ３９．１９を通過してリセット
信号ＭＲを形成する。このＭＲ信号は、インバータ３
９．２０も通過して反転リセット信号▲▼を形成す
る。受信制御器１０Ｃは、受信器カード３６の回路の全
てを既知の初期状態にするように、▲▼線路を
「低レベル」にする。リセット信号ＭＲ及び▲▼
は、回路全体について、種々の回路網をリセットするた
めに使用される。電源の接続の場合（図示されていると
き）と同様に、これらの指称は、第２２図の回路からの
発生を示すように円内に配置され、各回路図上の相互接
続線を特に示す必要がないようにしてある。

デジタルフィルタ３９．３は、これもＤ型の第２フリッ
プフロップ３９．３ｂを有している。フリップフロップ
３９．３ｂのデータ（Ｄ）入力端子は、電源電圧（Ｖ
＋）に接続されており、又、セット（Ｓ）入力端子はＭ
Ｒリセット信号を受信するように接続されている。フリ
ップフロップ３９．３ｂのクロック（Ｃ）入力端子は、
ＳＹＮＣ／▲▼と識別される信号を受信するよ
うに接続されている。この信号は、デコーダ論理回路３
９の回路網内のどこかで発生される。フリップフロップ
３９．３ｂのリセット（Ｒ）入力端子は、▲
▼信号を受信するように接続されている。フリップフ
ロップ３９．３ｂのＱ出力端子は、フリップフロップ３
９．３ａのセット（Ｓ）入力端子に入力信号を供給す
る。フリップフロップ３９．３ａのクロック（Ｃ）入力
端子は、ＲＥＣＣＬＫタイミング信号を受信するように
接続されている。

フリップフロップ３９．３ａのＱ端子からの信号出力
は、８段の静的シフトレジスタ３９．３ｃのＤＳ入力端
子（直列データ入力）に接続されている。シフトレジス
タ３９．３ｃのＰ１−Ｐ８入力端子は、電源電圧（Ｖ
＋）に接続されており、又、Ｑ８出力端子は、同様の構
造の第２シフトレジスタ３９．３ｄのＤＳ入力端子に接
続されている。シフトレジスタ３９．３ｄのＰ１−Ｐ８
入力端子も、電源電圧（Ｖ＋）に接続されている。シフ
トレジスタ３９．３ｃ及び３９．３ｄのクロック（Ｃ
Ｋ）入力端子は、ＲＥＣＣＬＫタイミング信号を受信す
るように接続されており、シフトレジスタ３９．３ｃ及
び３９．３ｄの並列／直列制御（Ｐ／Ｓ）入力端子は、
フリップフロップ３９．３ｂのＱ出力端子からの出力信
号を受信するように接続されている。シフトレジスタ３
９．３ｄのＱ８出力端子は、４ビット全加算回路網３
９．３ｅのＢ０入力端子に接続されている。

加算回路網３９．３ｅは、Ａ０−Ａ３と称する４つの入
力端子とＢ０−Ｂ３と称する４つの入力端子とＳ０−Ｓ
３と称する４つの出力端子とを有している。加算器は、
更に、桁上げ（ＣＩ）端子と桁下げ（ＣＯ）端子と、そ
の入力端子の２組に現われる各信号を加算するための機
能とを有している。Ｂ１−Ｂ３入力端子は、シフトレジ
スタ３９．３ｃのＱ８出力端子からの出力信号を受信す
るように接続されている。ＣＩ入力端子は、フリップフ
ロップ３９．３ａのＱ出力端子からの出力信号を受信す
るように接続されている。加算器３９．３ｅのＳ０−Ｓ
３の出力端子は、それぞれ、ＨｅｘＤフリップフロップ
３９．３ｆの入力端子Ｄ０−Ｄ３に直接接続されてい
る。フリップフロップ３９．３ｆの出力端子Ｑ０−Ｑ３
は、加算器３９．３ｅの入力端子Ａ０−Ａ３にそれぞれ
直接接続されている。フリップフロップ３９．３ｆの出
力端子Ｄ４は、基準電位に接続されている。

加算器３９．３ｅの桁下げ（ＣＯ）出力端子は、ＸＯＲ
ゲート３９．３ｇの第１入力端子に接続されている。Ｘ
ＯＲゲート３９．３ｇの第２入力端子は、シフトレジス
タ３９．３ｃのＱ８出力端子からの出力信号を受信する
ように接続されている。ＸＯＲゲート３９．３ｇからの
信号出力は、ＸＯＲゲート３９．３ｈの第１入力端子に
接続されている。ＸＯＲゲート３９．３ｈの第２入力端
子は、フリップフロップ３９．３ｆのＱ５出力端子に現
われる信号を受信するように接続されている。この信号
は、▲▼とも称される。ＸＯＲゲート３９．３
ｈからの信号出力は、レジスタ３９．３ｆのＤ５入力端
子に直接供給される。フリップフロップ３９．３ｆのリ
セット（Ｒ）入力端子は、フリップフロップ３９．３ｂ
の出力端子に現われる信号を受信するように接続され
ている。又、レジスタ３９．３ｆのクロック（ＣＬＫ）
入力端子は、▲▼信号を受信するように接
続されている。レジスタ３９．３ｆのＱ０−Ｑ３出力に
供給される信号の信号指称は、それぞれ、ＤＦ０−ＤＦ
３と称される。

レジスタ３９．３ｆからのＤＦ０−ＤＦ３信号出力は、
信号流路４０．４（第２１図）によってスレッシュホー
ルド検出回路網３９．５（第２３図）の４ビット大きさ
比較器回路網３９．５ａの入力端子Ａ０−Ａ３にそれぞ
れ供給される。比較器回路網３９．５ａは、更に、参照
番号３９．５ｂに示スイッチ／ジャンパ構成体によって
決定された設定スレッシュホールド値によって変更され
た▲▼入力信号を受信するように接続された第
２組の入力端子Ｂ０−Ｂ３を有している。該▲
▼信号は、インバータ３９．５ｃによって反転され、第
２３図に示すように、スイッチング回路網３９．５ｂの
端子の１組にバイアスを供給する。比較器３９．５ａの
Ａ＝Ｂの作動可能化端子は、電源（Ｖ＋）に接続されて
おり、「それより小さい」作動可能化端子と「それより
大きい」作動可能化端子とは基準バス３１に接続されて
いる。比較器３９．５ａのＡがＢ（よりも大きい）出力
端子は、ＸＯＲゲート３９．５ｄの第１入力端子に接続
されている。ＸＯＲゲート３９．５ｄの第２入力端子
は、▲▼信号を受信するように接続されてい
る。ＸＯＲゲート３９．５ｄからの信号出力は、ＶＡＬ
ＩＤと称される。この信号出力は、ＮＡＮＤゲート３
９．５ｅの第１入力端子に供給され、更に、インバータ
３９．５ｆを通じて、ＮＡＮＤゲート３９．５ｇの第１
入力端子に供給される。ＮＡＮＤゲート３９．５ｅの第
２入力端子は、ＤＡＴＡ信号を受信するように接続され
ている。ＮＡＮＤゲート３９．５ｅからの信号出力は、
デコーダ論理回路３９の回路の他の場所に使用され、Ｔ
Ｄ１と称される。ＮＡＮＤゲート３９．５ｇからの信号
出力は、ピーク検出器３９．４内のＱｕａｄＤ型フリッ
プフロップ３９．４のリセット（Ｒ）入力端子に接続さ
れている。

ＤＦ０−ＤＦ３信号は、フリップフロップ３９．４ａの
Ｄ０−Ｄ３入力端子にそれぞれ直接供給され、４ビット
の大きさ比較器回路網３９．４ｂの入力端子Ａ０−Ａ３
にもそれぞれ供給される。フリップフロップ３９．４ａ
のＱ０−Ｑ３出力端子は、比較器３９．４ｂのＢ０−Ｂ
３入力端子にそれぞれ直接接続されている。比較器３
９．４ｂのＡ＝Ｂ作動可能化入力は、電源（Ｖ＋）に接
続されており、「それより小さい」バイアス入力と、
「それより大きい」バイアス入力は、基準バス３１に接
続されている。比較器３９．４ｂのＡがＢ（よりも大き
い）信号出力端子は、同期ゼネレータ（同期信号発生
器）回路網３９．９の４入力ＮＡＮＤゲート３９．９ａ
の第１入力端子に接続されている。

ＳＹＮＣ／▲▼入力信号は、ＮＡＮＤゲート３
９．９ａの第２入力端子に供給され、▲▼
信号はＮＡＮＤゲート３９．９ａの第３入力端子に供給
される。インバータ３９．５ｃの出力からのＤＡＴＡ信
号は、ＮＡＮＤゲート３９．９ａの第４入力端子に供給
される。ＮＡＮＤゲート３９．９ａの出力に現われる信
号は、▲▼と称される。この信号は、フリップ
フロップ３９．４ａのクロック（ＣＬＫ）入力端子と４
ビット同期２進カウンタ３９．９ｂのＬＯＡＤ入力端子
とに直接供給される。ＲＥＣＣＬＫ信号は、カウンタ３
９．９ｂのクロック（ＣＫ）入力端子に供給される。カ
ウンタ３９．９ｂのＰ０−Ｐ３入力端子と計数作動可能
化Ｐ及びＴ（ＰＥ及びＰＴ）端子は、電源（Ｖ＋）に直
接接続されている。カウンタ３９．９ｂの桁下げ（Ｃ
Ｏ）信号出力は、ＲＥＡＤ ＰＵＬＳＥ出力信号を供給
する。この信号は、ＮＡＮＤゲート３９．９ｇの第２入
力端子に直接供給される。カウンタ３９．９ｂは、更
に、非同期クリア（ＣＬＲ）入力端子をも有している。
この端子は、マスターリセット（▲▼）信号を受信
するように接続されている。

第２４図を説明すれば、同期ジェネレータ３９．９から
のＲＥＡＤ ＰＵＬＳＥ信号は、信号流路４０．１０を
介してＤ型フリップ−フロップ３９．１０ａのクロック
（Ｃ）入力端子に送られ、そして又ＮＡＮＤゲート３
９．５ｇの第２入力端子へ接続されてフリップ−フロッ
プ３９．４ａへリセット信号を与える。フリップ−フロ
ップ３９．１０ａのデータ（Ｄ）入力端子は、スレッシ
ュホールド検出回路網３９．５が発生したＴＤ１信号を
受けるよう接続されている。ＭＲリセット信号はフリッ
プ−フロップ３９．１０ａのセット（Ｓ）入力端子へ加
えられ、そしてそれのリセット（Ｒ）端子は基準バス３
１へ接続される。フリップ−フロップ３９．１０ａのＱ
出力端子は７段リッブルカウンタ３９．１０ｂのリセッ
ト（ＲＥＳ）入力端子へ接続され、このカウンタは負の
クロックパルス（ＣＬＫ）の計数を開始する。

ＲＥＣＣＬＫ信号は、ＮＯＲゲート３９．１０ｃの第１
入力端子へ加えられる。リップカウンタ３９．１０ｂの
（カウント６４を示している）唯一の接続された出力端
子（Ｑ７）は、ＮＯＲゲート３９．１０ｃの第２入力端
子へ接続されている。ＮＯＲゲート３９．１０ｃからの
信号出力はカウンタ３９．１０ｂのクロック（ＣＬＫ）
入力端子へ加えられる。

リッブルカウンタ３９．１０ｂのＱ７出力端子に現われ
る信号も零検出回路網３９．６のＮＡＮＤゲート３９．
６ａの第１入力端子へ加えられる。ＮＡＮＤゲート３
９．６の第２入力端子は、▲▼信号を（第２２
図から）受けるように接続されている。ＮＡＮＤゲート
３９．６ａからの信号出力はＮＡＮＤゲート３９．６ｂ
の第１入力端子へ接続され、そしてデコーダロジック３
９の回路（ＺＤ１として示されている）内で使用するた
めの出力信号を生じる。ＮＡＮＤゲート３９．６ｂから
の信号出力は、ＮＡＮＤゲート３９．６ｃの第１入力端
子へ加えられる。ＮＡＮＤゲート３９．６ｃの第２入力
端子はＶＡＬＩＤ信号を受けるよう接続されている。Ｎ
ＡＮＤゲート３９．６ｃの出力信号はＤ型フリップ−フ
ロップ３９．６ｄのデータ（Ｄ）入力端子へ加えられ
る。フリップ−フロップ３９．６ｄのクロック（Ｃ）入
力端子はＲＥＡＤ ＰＵＬＳＥ信号を受けるよう接続さ
れており、そしてフリップ−フロップのリセット（Ｒ）
入力端子は基準バス３１へ接続されている。フリップ−
フロップ３９．６ｄのＱ出力端子はＳＹＮＣ／▲
▼信号を与え、これはＮＡＮＤゲート３９．６ｂの第
２入力端子へ戻される。フリップ−フロップ３９．６ｄ
のセット入力端子の活性化はＮＡＮＤゲート３９．６ｅ
の出力によってなされるが、このＮＡＮＤゲートの１つ
の信号入力は▲▼リセット信号を受けるよう接続さ
れており、そしてそれの第２入力端子は以下に説明する
ビットカウンタ３９．１１の回路が発生する 信号を受けるように接続されている。

フリップ−フロップ３９．６ｄの信号出力は、ビット
カウンタ回路網３９．１１の２つの４ビット同期バイナ
リーカウンタ３９．１１ａと３９．１１ｂのＬＯＡＤ入
力端子へ接続されている。両カウンタのＰＥ入力端子
は、正の電源端子（Ｖ＋）へ接続され、同様にカウンタ
３９．１１ａのＰ１、Ｐ２そしてＴＥ入力端子とカウン
タ３９．１１ｂのＰ２とＰ３入力端子は（Ｖ＋）へ接続
されている。カウンタ３９．１１ａのＰ０とＰ１入力端
子そしてカウンタ３９．１１ｂのＰ０とＰ１入力端子と
は基準バス３１へ接続される。カウンタ３９．１１ａの
桁上げ（ＣＯ）出力端子はカウンタ３９．１１ｂのＴＥ
端子へ入力信号を与える。カウンタ３９．１１ａと３
９．１１ｂのクリヤー（ＣＬＲ）入力端子はマスターリ
セット（▲▼）信号を受けるよう接続され、そして
両カウンタのクロック（ＣＬＫ）入力端子はＲＥＡＤ
ＰＵＬＳＥ信号を受けるよう接続されている。カウンタ
３９．１１ｂからの桁上げ（ＣＯ）信号出力はＮＡＮＤ
ゲート３９．１１ｃの第１入力端子へ加えられる。ＮＡ
ＮＤゲート３９．１１ｃの第２入力端子は零検出回路網
３９．６からのＳＹＮＣ／▲▼信号を受けるよ
う接続されている。ＮＡＮＤゲート３９．１１ｃからの
信号出力はＮＡＮＤゲート３９．１１ｄの第１入力端子
へ加えられる。ＮＡＮＤゲート３９．１１ｄからの信号
出力はＤ型フリップ−フロップ３９．１１ｅのデータ
（Ｄ）入力端子へ加えられる。フリップ−フロップ３
９．１１ｅのクロック（Ｃ）入力端子はＲＥＡＤ ＰＵ
ＬＳＥ信号を受けるよう接続され、そしてセット（Ｓ）
入力端子は基準バス３１へ接続されている。リセット
（Ｒ）入力端子はＳＲ ＲＥＳＥＴ信号を受けるように
接続されている。出力端子は、 信号を与え、そしてＱ出力信号は（以下に説明する第２
５図へ）ＤＡＴＡ ＩＮ ＳＲ信号を与える。

信号はＮＡＮＤゲート３９．１１ｄの第２入力へ戻され
る。ＲＥＡＤ ＰＵＬＳＥ信号もＮＡＮＤゲート３９．
１１ｆの入力端子へ加えられる。ＮＡＮＤゲート３９．
１１ｆの第２入力端子は零検出回路網のフリップ−フロ
ップ３９．６ｄの出力端子に表われる出力信号により
付勢される。ＮＡＮＤゲート３９．１１ｆからの信号出
力はデコーダ回路網３９内の回路へインバータ３９．１
１ｇにより加えられ、そしてその信号出力はＳＲ ＣＬ
ＯＣＫとして示されている。ＮＡＮＤゲート３９．１１
ｆの出力端子も基準バス３１へコンデンサ３９．１１ｈ
により接続されている。

第２５図を説明すれば、ビットカウンタ３９．１１内で
発生したＤＡＴＡ ＩＮ ＳＲ信号は転送回路網３９．
１２のＮＡＮＤゲート３９．１２ａの第１の入力端子へ
加えられる。ＮＡＮＤゲート３９．１２ａの第２入力端
子はＤ型のフリップ−フロップ３９．１２ｂのＱ信号出
力へ接続される。フリップ−フロップ３９．１２ｂのデ
ータ（Ｄ）とリセット（Ｒ）の入力端子は基準バス３１
へ接続され、そしてクロック（Ｃ）入力端子はハンドシ
ェーキング回路網３９．１３内に発生した▲
▼ ▲▼信号を受けるよう接続され
ている。フリップ−フロップ３９．１２ｂの出力端子
に現われる信号はその回路内で使用され、そして信号は として示される。ＮＡＮＤゲート３９．１２ａからの信
号出力は、Ｄ型のフリップ−フロップ３９．１２ｃのデ
ータ（Ｄ）の入力端子へ加えられる。フリップ−フロッ
プ３９．１２ｃのセット（Ｓ）入力端子は基準バス３１
へ接続されそしてリセット（Ｒ）端子はマスターリセッ
ト信号（ＭＲ）を受けるよう接続されている。フリップ
−フロップ３９．１２ｃのクロック（Ｃ）入力端子は▲
▼タイミング信号を受けるよう接続され、この信
号はＮＯＲゲート３９．１２ｄの第１の入力端子へ加え
られる。フリップ−フロップ３９．１２ｃのＱ出力端子
はＮＯＲゲート３９．１２ｄの第２入力端子へ接続さ
れ、そしてＮＯＲゲート３９．１２ｅの第１入力端子へ
も接続されている。フリップ−フロップ３９．１２ｂの
Ｑ出力端子はＮＯＲゲート３９．１２ｅの第２入力端子
へ接続されている。ＮＯＲゲート３９．１２ｄの出力端
子はＳＲ ＲＥＳＥＴ信号を与え、この信号はフリップ
−フロップ３９．１２ｂのセット（Ｓ）入力端子へ加え
られる。ＮＯＲゲート３９．１２ｅからの信号出力はＬ
ＯＡＤ信号として示されている。

データレジスタ回路網３９．８を第２６図に示す。この
図を説明すれば、データレジスタ３９．８は７個の８段
シフト・記憶レジスタ３９．８ａ−３９．８ｇを備えて
いる。各レジスタは１つのデータ（Ｄ）入力、８つの出
力端子（Ｑ１−Ｑ８）、１つのクロック（ＣＬＫ）入力
端子、１つのロード（ＬＯＡＤ）入力端子そして１つの
作動可能化（ＥＮ）入力端子を有している。レジスタ３
９．８ａのＤ入力端子はデジタルフィルタ３９．３回路
網が発生した▲▼信号を受けるよう接続されて
いる。３９．８ｂ−３９．８ｇのレジスタのデータ
（Ｄ）入力端子は、隣接レジスタの出力（ＱＳ）端子か
ら信号を受ける。すべてのレジスタのクロック（ＣＬ
Ｋ）入力端子はＳＲ ＣＬＯＣＫ信号を受けるよう接続
され、そしてロード入力端子はＬＯＡＤ信号を受けるよ
う接続されている。すべてのレジスタのＱ１−Ｑ８並列
出力端子は受信バス４５へ直接接続されている。３９．
８ａ−３９．８ｇのレジスタの作動可能化（ＥＮ）入力
端子は「８で割る」ジョンソンカウンタ３９．８ｈのＱ
１−Ｑ７の出力端子へそれぞれ接続されている。第２６
図に示すように、第１カウンタ３９．８ａは第１バイト
の情報と関連しており、第２カウンタ３９．８ｂは第２
バイトの情報と関連しており、以下そのようになってい
く。ジョンソンカウンタ３９．８ｈも、「ステータス」
バイトを表わす。Ｑ０出力端子を有し、コネクタ表示Ｓ
Ｒ２を有する信号路４０．２３によりステータスレジス
タへ加えられる。カウンタ３９．８ｈのクロック作動可
能化（ＣＥ）端子は基準バス３１へ接続され、そしてリ
セット（Ｒ）入力端子はハンドシェーキング回路網３
９．１３からのＨＳ１信号を受けるよう接続されてい
る。カウンタ３９．８ｈのＱ７出力端子はデコーダロジ
ック回路網３９内で使用するための信号を出力し、そし
てＳＲ３として示されている。

ＤＣＬＫとして示されている受信制御回路網１０Ｃから
受け取られた入力クロック信号は、シュミットトリガ３
９．２２によりジョンソンカウンタ３９．８ｈのクロッ
ク（ＣＬＫ）入力端子へ加えられる。シュミットトリガ
の出力に現われる信号は▲▼として示されてい
る。この▲▼信号もデコードロジック３９内で、
例えば転送回路３９．１２内で使用される。ＤＣＬＫク
ロックは受信バス上のすべての転送を支配している。受
信制御ロジック１０Ｃは、ＣＬＫが「高」のときだけ出
力状態を変え、そして「低」から「高」への移転のとき
受信バス４５からのデータを読む。受信カード３６の回
路は、ＣＬＫが「低」のとき出力状態を変え、そして
「高」から「低」へ移るとき受信バス４５からのデータ
を読む。

ハンドシェーキング回路３９．１３は第２７図に詳しく
図示されている。この図を説明すれば、受信制御ロジッ
ク１０ＣからのＤＩＲ制御信号は、後で詳しく説明する
ように、受信バス４５を介して入力として与えられる。
制御器が受信カード３６へアドレス制御情報を送るとき
に受信制御器１０ＣはＤＩＲラインを「高」にセット
し、そしてデータが制御器Ｃへの受信カード３６へ送ら
れているとき「低」にセットされる。３入力ＮＡＮＤゲ
ート３９．１３ｃの第１入力端子へシュミットトリガー
３９．１３ａとインバータ３９．１３ｂとを介してＤＩ
Ｒ信号が送られる。ＮＡＮＤゲート３９．１３ｃの第２
入力端子は、受信カードアドレス回路３９．１５からの
Ｂ１と示された信号を受けるよう接続されている。ＮＡ
ＮＤゲート３９．１３ｃの出力端子はＤ型フリップ−フ
ロップ３９．１３ｄのデータＤ入力端子へ接続されてい
る。フリップ−フロップ３９．１３ｄのクロック（Ｃ）
入力端子は▲▼信号を受けるよう接続されてお
り、リセット（Ｒ）入力端子は基準バス３１へ接続さ
れ、そしてＳ入力端子はマスターリセット（ＭＲ）信号
を受けるよう接続されている。フリップ−フロップ３
９．１３ｄの出力端子はＮＯＲゲート３９．１３ｅの
第１入力端子へ接続されている。ＮＯＲゲート３９．１
３ｅの信号出力端子はＮＯＲゲート３９．１３ｆの第１
入力端子へ接続されている。ゲート３９．１３ｆの第２
入力端子は▲▼信号を受けるよう接続されてい
る。ＮＯＲゲート３９．１３ｆの出力端子はＤ型フリッ
プ−フロップ３９．１３ｇのデータ（Ｄ）入力端子へ接
続されている。フリップ−フロップ３９．１３ｇのセッ
ト（Ｓ）入力端子は基準バス３１へ接続されており、そ
れのクロック（Ｃ）入力端子は▲▼タイミング信
号を受けるよう接続されており、それのリセット（Ｒ）
入力端子はマスターリセット（ＭＲ）信号を受けるよう
接続されており、そしてそれのＱ出力端子はＮＯＲゲー
ト３９．１３ｅの第２入力端子へ戻されている。フリッ
プ−フロップ３９．１３ｇの端子の出力信号は 信号を形成し、これはＮＡＮＤゲート３９．１３ｃの第
３入力端子へ入力として戻される。ＮＯＲゲート３９．
１３ｅからの信号出力は 信号を形成し、これは３状態バッファ３９．１３ｈの作
動可能化入力端子へ加えられる。３状態バッファ３９．
１３ｈからの信号出力が形成する／ＤＡＶ信号は受信バ
ス４５により受信制御器１０Ｃへ戻される。それ故、こ
の／ＤＡＶ信号は現在アドレスされている受信カードロ
ジック３６により制御されて制御器１０ｄへそれが「利
用し得るデータ」を有しているということを示す。

フリップ−フロップ３９．１３ｄのＱ出力端子は 信号を形成し、この信号はＮＯＲゲート３９．１３ｉの
第１入力端子へ加えられる。ＮＯＲゲート３９．１３ｉ
の第２入力端子は 信号を受けるよう接続されている。ＮＯＲゲート３９．
１３ｆからの信号出力はＮＯＲゲート３９．１３ｋの第
１入力端子へ加えられる。ＮＯＲゲート３９．１３ｋの
第２入力端子は基準バス３１へ接続されている。ＮＯＲ
ゲート３９．１３ｋの出力端子はＮＯＲゲート３９．１
３ｍの第１入力端子へ接続されている。ＮＯＲゲート３
９．１３ｍの第２入力端子は、データレジスタ回路３
９．８のジョンソンカウンタ３９．８ｈの第７バイト出
力端子からのＳＲ３信号を受けるよう接続されている。
ＮＯＲゲート３９．１３ｍからの出力信号はＤ型フリッ
プ−フロップ３９．１３ｎのデータ（Ｄ）入力端子へ加
えられている。ＮＯＲゲート３９．１３ｉからの信号出
力はフリップ−フロップ３９．１３ｎのセット（Ｓ）入
力端子へ加えられる。フリップ−フロップ３９．１３ｎ
のクロック（Ｃ）入力端子は▲▼タイミング信号
を受けるよう接続されており、そしてフリップ−フロッ
プのリセット（Ｒ）入力端子は 信号を受けるよう接続されている。フリップ−フロップ
３９．１３ｎの出力端子はＨＳ１出力信号を形成し、
そして３状態バッファ３９．１３ｈの入力端子を介して
／ＤＡＶ端子へ加えられる。

ＮＡＮＤゲート３９．１３ｃからの信号出力はＮＯＲゲ
ート３９．１３ｐの第１入力端子へ加えられる。ＮＯＲ
ゲート３９．１３ｐの第２入力端子は、バスインターフ
ェース３９．１４回路網内のＤ７双方向データラインへ
接続されている。ＮＯＲゲート３９．１３ｐの出力端子
はＮＯＲゲート３９．１３ｑの第１入力端子へ接続され
ている。ＮＯＲゲート３９．１３ｑの出力端子はＤ型フ
リップ−フロップ３９．１３ｒのデータ（Ｄ）入力端子
へ接続されている。フリップ−フロップ３９．１３ｒの
リセット（Ｒ）入力端子は基準端子３１へ接続されてお
り、それのクロック（Ｃ）入力端子は▲▼信号を
受けるよう接続されており、それのセット（Ｓ）入力端
子はマスターリセット（ＭＲ）リセット信号を受けるよ
う接続されており、そしてそれの出力端子はＮＯＲゲ
ート３９．１３ｑの第２入力端子へ接続されている。フ
リップ−フロップ３９．１３ｒの出力端子に現われる
信号はＲＥＣＥＩＶＥＲ ＥＮＡＢＬＥ信号を形成して
いる。このＲＥＣＥＩＶＥＲ ＥＮＡＢＬＥ信号は、回
路への給電を可能化したり不能化したりするためデコー
ダロジック回路網の給電回路（図示せず）へも加えられ
る。

この好ましい実施例で採用されているデコーダロジック
回路網３９のバスインターフェース３９．１４と受信カ
ードアドレス回路網３９．１５は、第２８図に更に詳し
く示されている。第２８図を説明すれば、各受信カード
回路網３６は受信制御回路網１Ｃと連絡するため独自の
カードアドレスにより識別されている。このアドレス
は、ＡＤ１−ＡＤ７として識別される。ＡＤ１−ＡＤ７
入力端子は、受信カード３６の印刷回路板上の配線パタ
ーン（これはその特定のカードの独自のアドレスに導線
で接続されている）へ接続されている。ＡＤ１−ＡＤ４
のアドレス端子は４ビットの大きさ比較回路網３９．１
５ａのそれぞれの入力端子Ｂ０−Ｂ３へ接続されてい
る。比較器３９．１５ａの入力端子は電源（Ｖ＋）へ接
続されており、そして「より大きい」そして「より小さ
い」バイアス印加入力端子が基準バス３１へ接続されて
いる。ＡＤ５−ＡＤ７アドレス入力端子は、第２の４ビ
ット大きさ比較器回路網３９．１５ｂのＢ０−Ｂ２入力
端子へ接続されている。比較器３９．１５ｂのＡ３とＢ
３の入力端子は基準バス３１へ接続されている。比較器
３９．１５ａのＡ＝Ｂ出力端子は比較器３９．１５ｂの
Ａ＝Ｂ入力バイアス印加端子へ接続される。比較器３
９．１５ａのＡ＜Ｂ出力端子は比較器３９．１５ｂのＡ
＜Ｂ入力端子へ接続されており、そして比較器３９．１
５ａのＡ＞Ｂ出力端子は比較器３９．１５ｂのＡ＞Ｂ入
力バイアス印加端子へ接続されている。比較器３９．１
５ｂの唯一の接続された出力端子はＡ＝Ｂ出力端子であ
り、これはハンドシェーキング回路３９．１３のための
Ｂ１信号を与える。

比較器３９．１５ａのＡ０−Ａ３入力端子はバスインタ
ーフェース３９．１４の入力バス端子へ直接接続されて
いる。比較器３９．１５ｂのＡ０−Ａ２入力端子はバス
端子Ｄ４−Ｄ６を受けるよう直接接続されている。Ｄ７
バス端子は、第２９図のステータスレジスタ３９．７
（後で説明する）へ入力信号（Ｄ７）を与えるよう接続
されている。Ｄ０−Ｄ７バスラインは、受信制御回路網
１０Ｃとデータとステータス情報を交信するための双方
向データラインとなっている。受信バス４５は８つの３
状態バッファ回路３９．１４ａ−３９．１４ｈの入力端
子へ接続されている。３状態バッファ回路３９．１４ａ
−３９．１４ｈの作動可能化入力端子はハンドシェーキ
ング回路３９．１３から を受けるよう接続されている。３状態バッファ回路３
９．１４ａ−３９．１４ｈの出力端子はバスデータ端子
Ｄ０−Ｄ７へそれぞれ接続されている。３状態バッファ
３９．１４ｄの入力ラインは電源（Ｖ＋）へ抵抗３９．
１４ｉを介して接続されている。３状態バッファ３９．
１４ｆの入力ラインは抵抗３９．１４ｊにより基準バス
３１へ接続されている。３状態バッファ３９．１４ｇの
入力ラインとバッファ３９．１４ｈの入力ラインとはそ
れぞれ抵抗３９．１４ｋと３９．１４ｍにより電源（Ｖ
＋）へ接続されている。

第２１図のステータスレジスタの機能ブロック３９．７
を構成している回路を第２９図に更に詳細に示す。ジョ
ンソンカウンタ３９．８ｈ（即ち、ＳＲ２）からのステ
ータスバイト出力信号はインバータ３９．７ａにより反
転され、そして３つの３状態バッファ回路３９．７ｂ−
７９．７ｅをそれぞれ不能化するため使用される。バッ
ファ回路網３９．７ｂ−３９．７ｅの信号出力は受信バ
ス４５へ接続されている。バッファ３９．７ｅからの出
力信号は受信バス４５へのビット０入力を形成してお
り、そして「データ待ち」信号を形成している。バッフ
ァ３９．７ｄは受信バス４５への「ビット１」入力を形
成し、そして「ミスしたデータ」入力を表わす。バッフ
ァ３９．７ｃは受信バス４５への「ビット２」入力を与
え、これは「受信故障」情報を表わす。バッファ３９．
７ｂからの信号出力は受信バスへのビット４入力信号を
表わし、そして「受信不能」情報を表わす。バッファ３
９．７ｂへの信号入力はハンドシェーキング回路網３
９．１３からのＲＥＣＩＶＥＲ ＥＮＡＢＬＥ信号であ
る。

デジタルフィルタ３９．３とスレッシュホールド検出器
３９．５回路網とからのＤＡＴＡ信号はＮＡＮＤゲート
３９．７ｆの第１入力端子へ加えられる。ＮＡＮＤゲー
ト３９．７ｆの第２入力端子は▲▼リセット信号を
受けるよう接続されている。ＮＡＮＤゲート３９．７ｆ
の出力端子は３つの７段リップルカウンタ回路網３９．
７ｇ−３９．７ｉのリセット（Ｒ）入力端子へ接続され
ている。カウンタ３９．７ｇのクロック（Ｃ）入力端子
は▲▼タイミング信号を受けるよう接続されてい
る。カウンタ３９．７ｇのＱ７出力端子はカウンタ３
９．７ｈのクロック入力端子へ接続されている。カウン
タ３９．７ｈのＱ７出力端子はクロック入力端子カウン
タ３９．７ｉへ接続されている。カウンタ３９．７ｉの
Ｑ３出力端子はＤ型フリップ−フロップ３９．７ｊのセ
ット（Ｓ）入力端子へ接続されている。フリップ−フロ
ップ３９．７ｊのデータ（Ｄ）入力端子は基準バス３１
へ接続され、そしてフリップ−フロップのリセット
（Ｒ）入力端子はマスターリセット（ＭＲ）信号を受け
るよう接続されている。フリップ−フロップ３９．７ｊ
のクロック（Ｃ）入力端子はハンドシェーキング回路網
３９．１３からの 信号を受けるよう接続されている。フリップフロップ３
９．７ｊの出力端子は３状態バッファ３９．７Ｃの入
力端子へ接続されて受信バス４５へ受信故障ビット情報
を加える。

信号はＤ型フリップ−フロップ３９．７ｋのクロック
（Ｃ）入力端子へ加えられる。フリップ−フロップ３
９．７ｋのデータ（Ｄ）入力端子は基準バス３１へ接続
されている。ビットカウンタ回路網３９．１１からの 信号はＮＯＲゲート３９．７ｍの第１入力端子へ接続さ
れている。零検出回路網３９．６内で発生したＺＤ１信
号は、ＮＯＲゲート３９．７ｍの第２入力端子へ加えら
れる。ＮＯＲゲート３９．７ｍの信号出力はフリップ−
フロップ３９．７ｋのセット（Ｓ）入力端子へ加えられ
る。フリップ−フロップ３９．７ｋの出力端子は３状
態バッファ３９．７ｄのための信号入力を与え、それは
受信バス４５へ「ミスしたデータ」入力情報を与える。
ビットカウンタ回路網３９．１１からのＤＡＴＡ ＩＮ
ＳＲ信号は、Ｄ型フリップ−フロップ３９．７ｎのデ
ータ（Ｄ）入力端子へ加えられる。フリップ−フロップ
３９．７ｎのセット（Ｓ）入力端子は基準端子３１へ接
続され、そしてフリップ−フロップのリセット（Ｒ）入
力端子はマスターリセット（ＭＲ）信号を受けるよう接
続されている。フリップ−フロップ３９．７ｎのクロッ
ク（Ｃ）入力端子は▲▼タイミング信号を受ける
よう接続されている。フリップ−フロップ３９．７ｎの
信号出力はフリップ−フロップ３９．７ｋへリセット
信号を与え、そして受信バス４５へ「データ待ち」情報
を与える３状態バッファ３９．７ｅへ入力信号を与え
る。

ダウンコンバータ３２はそれの帯域内巾のすべてのＲＦ
信号を受けるため典型的なスーパーヘテロダインの仕方
で動作する。これらの信号は活性化された遠隔ＥＲＴユ
ニットから受ける通信のすべてを表わしている。到来信
号は約１１５ＭＨｚの出力へダウン変換され、この出力
は電力／信号スプリッタ３４により４８の異なる受信カ
ード（３６．１−３６．４８）上の受信回路へ加えられ
る。受信カード３６．１−３６．４８は４８の別々の
「受信」ユニットを表わしており、それぞれは僅かに異
なる周波数へ同調しており（第１９図参照）、好ましく
は重なり合う帯域巾を有しており、そしてＥＲＴユニッ
トが発信している全周波帯域（典型的には４ＭＨｚ）を
カバーするように、１０ＭＨｚの帯域巾にわたり到来Ｅ
ＲＴ発信を「聞い」ている。各受信カードの１０ＭＨｚ
の「聞ける」帯域巾によりコンバータ回路網３２は、最
初の設計周波数から発信が「ドリフト」しているかもし
れないＥＲＴユニットからの発信を受け、そして識別す
ることができる。それ故、１０ＭＨｚ帯域内の到来ＥＲ
Ｔ発信は、２つの受信カード（３６）により、いつであ
っても同時にほゞ間違いなく受けられる（即ち、２つの
受信カードの帯域巾内に入る）。受信カード３６は独立
して働き、異なる周波数で同時に到来する信号を干渉な
く受ける。もし異なるＥＲＴユニットからの２つの発信
が同時に同じ周波数で受けられると、それらは明らかに
相互に干渉し合って全発振のうちのその特定の発信はバ
ーストとなる。然し乍ら、既に説明したように、ＥＲＴ
発信に関係した、変化する時間干渉と周波数シフトとに
より２つのＥＲＴユニットによるその後の発振バースト
は時間的にもしくは周波数において又はその両方におい
て相互に離れ、そのため２つのＥＲＴユニットの各発振
サイクルの終了前にそれらはそれぞれ識別して検出され
ることができる。

４８の受信カード３６の各々は、２つの完全なＥＲＴの
発信したメッセージを解読し、そしてバッファするロジ
ックを有している。受信ユニットは、ＥＲＴユニットの
発振周波数が３２．７６８ＫＨｚの非常に正確な発振周
波数である（典型的には誤差０．１％以内）ということ
を利用している。それ故、最初に到来発振信号を有して
いるデコーダロジック・データバッファ回路網３９のロ
ジック回路は到来データへ同期させられる。このタイミ
ングは、第３０図の回路網により与えられているクロッ
ク入力信号ＲＣＬＫによってつくられる。

到来ＲＦ信号は、デジタルフィルタ回路網３９．３１に
より処理され、この回路網はＲＣＬＫ信号により到来信
号を処理するようセットされていて到来マンチェスター
エンコーデッドデータの１ビットごとに１つのタイムフ
レームの割合で処理する。このタイムフレームは１６の
等時間のサンプリング期間に分けられている。換言すれ
ば、到来信号の各「タイムユニット」は１６回サンプル
される。１６サンプル期間タイムレートでシフトレジス
タ３９．３ｃ−３９．３ｄを通して到来信号を「シフ
ト」することによりサンプリングを行なう。加算器３
９．３ｅ、ゲート３９．３ｇと３９．３ｈそしてフリッ
プ−フロップ３９．３ｆが形成するカウンタは、シフト
レジスタ３９．３ｃと３９．３ｄからのデータによっ
て、−２、−１、０、１又は２だけ計数できる。その結
果の「カウント」は、完全なマンチェスターエンコーデ
ッド「１」と一致する入力サンプルの数と一致する。も
しサンプルのすべてが一致すれば、カウントは＋８であ
る。もしサンプルのいずれも一致しなければカウントは
−８であり、これは完全なマンチェスターエンコーデッ
ド「０」に一致する。データ又はノイズが受け取られる
と、カウントは−８と＋８との間で変化する。スレッシ
ュホールド検出器３９．５はサンプルの絶対値をデジタ
ルフィルタ回路網の「カウント」と比較する。スレッシ
ュホールド検出回路網は、もしそのサンプルした信号が
セットしたスレッシュホールドの絶対値より上であれば
ＶＡＬＩＤ出力信号を与える。このスレッシュホールド
レベルはスイッチング／ジャンパーワイヤー回路網３
９．５ｂによりリセットされる。ＶＡＬＩＤ信号は、
「カウント」信号内のピークを求めるピーク検出回路網
３９．４へ加えられる。このピーク検出回路３９．４
は、現在のサンプルのレベルをその直前のサンプルのレ
ベルと比較し、そして「最高の」サンプル点においての
み活性化ロード信号を同期ジェネレータ３９．９に与え
る。このとき同期ジェネレータの信号は、デジタルフィ
ルタ、ピーク検出回路、スレッシュホールド検出回路そ
して零検出回路に続く回路（後で詳しく説明する）のた
めタイミング時間をセットしてその回路を到来信号と時
間的に同期させる。ＥＲＴ２０からの発振の最初の到来
ビットは「プレアンプル又は前置」ビットである。ラン
ダム入力信号がデジタル検出器により受けられると、入
力サンプルパルスの平均「カウント」は零である。
「低」カウントに相当するサンプルと同数の「高」カウ
ントに相当するサンプルが存在しなければならないから
である。デジタルフィルタは「高」と「低」の連続カウ
ントを保っているので、ランダム入力信号又はノイズの
平均は零である。然し乍ら、発信された信号が受けられ
ているとき、デジタルフィルタはサンプルタイム単位中
すべて「高」又は「低」を記録し、それはプレアンブル
検出回路網３９．１０により更に処理するため使用され
る。

既に述べたように、入力回路は「前置」メッセージの最
初の幾つかの到来ビットを使用してピーク検出回路３
９．４と同期ジェネレータ３９．９との到来信号への同
期化をセットする。この同期化がセットされると、プレ
アンブル検出回路網３９．１０と零検出回路網３９．６
はその前置部の「終り」を探す。プレアンブル検出回路
網３９．１０は零検出回路網３９．６を、それが少なく
とも３つの有効「１」プレアンブルビットが受けとられ
ていることを明示するまでは、不能化している。換言す
れば、プレアンブル検出回路網３９．１０は有効「０」
（送られた「プレアンブル又は前置部」の終りを示して
いる）を、それが少なくとも３つの有効な先行する
「１」プレアンブルビットを受けてしまうまで、受け入
れない。そのとき零検出回路網３９．６は「プレアンブ
ル又は前置」の最後のビットの受取りを示す有効「０」
を決定する。

デコーダ回路網３９は、順次に受けとられたマンチェス
ターエンコード情報（第１３図に示す５６ビットの情報
を表わしている）を記録することを開始する。最終
「０」プレアンブルビットが受けられると、同期ジェネ
レータはデータ収集モードへ切替わり、そしてデータ収
集プロセスはＲＣＬＫからのクロック信号入力に応答し
て実施される。フリップ−フロップ３９．３ｆの最上位
出力ビットからのデータは計時されて５６ビットデータ
レジスタ３９．８に入れられる。デコーダ回路網は、デ
ータがシフトレジスタ３９．８に計時して入り始めてお
り、それが事実ＥＲＴユニット２０からの受けられた発
振である（即ち、正確に５６ビット受けた情報がある）
ということを想定する。ビットカウンタ回路網３９．１
１は、データレジスタ３９．８に計時して入れられてい
る有効ビットの数を数える。ビットカウンタ３９．１１
は「全メッセージ」検出器として作用する。ビットカウ
ンタ３９．１１の出力フリップ−フロップ３９．１１ｅ
は、もし正確に全部で５６ビットを受けさえすれば「セ
ット」される。無効ビットが受けられると、正確に５６
有効ビットが既に受けとられているということを確認す
るためにビットカウンタはチェックする。もし正確に５
６ビットが受けとられていないと、ビットカウンタはメ
ッセージを拒絶し、そして以下に説明するモードで作動
を継続する。正確に５６ビットが受けとられると、ビッ
トカウンタの出力のフリップ−フロップ３９．１１ｅは
ＮＡＮＤゲート３９．６ｅを介して零検出回路網３９．
６をトグルしてもとの非同期モードの動作に戻し、そし
てそれの出力のＮＡＮＤゲート３９．１１ｆを介して信
号を送ってデータレジスタ３９．８への情報を計時転入
を「停止」する。ビットカウンタの出力フリップ−フロ
ップ３９．１１ｅが「セット」されると、デジタルフィ
ルタ回路網３９．３とそれと組合せた解読回路網はそれ
らが新しいデータを受けるよう用意した状態に戻り、そ
して古いデータは、受信制御器１０Ｃによりデータプロ
セシング回路へ受信バス４５により転送されるまで、デ
ータレジスタ内に保存されている。

デジタルフィルタ回路網３９．３からデータレジスタ３
９．８に転送されたデータの５６ビットはデータレジス
タの最低レジスタ３９．８ａに計時して入れられる。デ
ータレジスタは、出力ラッチへデータを転送できる８つ
のシフト・ストアレジスタであり、そして第２のメッセ
ージを送り込められる。それ故、各デコーダロジック回
路網３９は、データレジスタからのデータの転送を必要
とする前に２つの順次のメッセージを受け、そして処理
することができる。１つのメッセージ全部を受けたこと
を示すビットカウンタ回路網からのＤＡＴＡ ＩＮ Ｓ
Ｒ信号に応答して、転送回路３９．１２は、データレジ
スタ３９．８を計時してレジスタからのデータをそれの
ラッチへ転送し、そしてそれからリセットする。

出力ラインＤ０−Ｄ７を備えるデータバスは、全部で４
８の受信カード３６．１−３６．４８に共通の８ビット
双方向バスである。受信カード３６の各々は、アドレス
ターミナルＡＤ１−ＡＤ７により決定される独自のハー
ドワイヤードナンバー(hard−wired number)を有する
（第２８図）。制御回路網１０Ｃは、データバスにより
カードへカード識別ナンバーを送ることにより受信カー
ドを尋問する。比較回路網３９．１５ａと３９．１５ｂ
はデータバス端子へ加えられたアドレスとハードワイヤ
ードカードのアドレスとを比較する。両方が符合する
と、比較器３９．１５ｂはハンドシェーキング回路網３
９．１３を介して／ＤＡＶ出力端子を駆動し、もしデー
タがラッチに入っていると、受信カードから転送するデ
ータがあることを制御回路網１０Ｃへ指示する。すると
制御回路網１０ＣはＤＩＲ入力ライン（第２７図）を
「低」にセットして各受信カード３６からのデータの転
送を開始する。データレジスタ３９．８からデータ処理
回路１０Ｄへのデータの転送は、約１０ＫＨｚのＤＣＬ
Ｋクロッキング信号の制御下で同期モードで行なわれ
る。ジョンソンカウンタ３９．８ｈ（第２６図）はフリ
ップ−フロップ３９．１３ｎからの信号出力により可能
化され、そしてカウンタ３９．８ｈが受けたその次のク
ロック信号によりジョンソンカウンタは一時に連続して
１つのラインに出力する（８ビットの１バイト）。情報
はデータ出力バスラインへ３状態バッファ３９．１４ａ
−３９．１４ｈを介してデータ出力バスラインへ進む。
７バイトの情報が転送されてから、ジョンソンカウンタ
は「ステータスバイト」（Ｑ０）へ進み、これはステー
タスレジスタ３９．７の３状態バッファ３９．７ｂ−３
９．７ｅの作動可能化入力に作用してバスへ「ステータ
スバイト」情報を出力する。それ故完全なデータ転送は
７バイトのデータと１バイトのステータス情報とから成
る。

好ましい実施例において、制御器回路網１０ＣはＤ７
（第２８図）入力端子を介して個々の受信カード３６を
不能化できる。（Ｄ７）信号はハンドシェーキング回路
３９．１３のロジックを介してＲＥＣＥＩＶＥＲ ＥＮ
ＡＢＬＥ信号へ加えられてその受信カードの電源を減勢
する。好ましい実施例におけるステータスバイト情報は
次のようになる。

ビット０は、受信カードが利用し得るそしてバックアッ
プされたデータ（即ち、データシフトレジスタとラッチ
との両方で）を有することを示している。

ビット１は、データがミスされたこと（制御器ポーリン
グ信号を待つ間にＳＹＮＣが検出されたこと）を示すた
めに使用される。

ビット２は、受信カードの故障を示し、受信への入力は
８秒というようなかなりの時間連続して「高」又は
「低」であることを示している。発信された信号を受信
していないとき、受信はランダムノイズを聞き、これは
「ニュートラル」指示を与える。

ビット３は、受信故障（１，９９２のメッセージからデ
ータはこの受信から受けとれなかった。このビットは制
御器１００Ｃによりセットされ、そしてクリヤーされ
る。） ビット４は、受信カードが不能化されてしまっているこ
とを示す。

ビット５は、図面には示されておらず、受信カードがそ
れの指示されたコネクタスロットに実際に存在すること
を示すために使用される。

ビット６は、使用されない。

ビット７は、使用されない。

各受信カード３６は、その受信カードのアドレスであ
る、アドレスハードワイヤード端子ＡＤ１−ＡＤ７（第
２８図）によりセットされた、固有のバイナリー数を有
する。受信制御器１０Ｃが受信バスのデータラインにそ
の受信カードのアドレスを最初に送らなければ、受信カ
ード３６は決してデータを出力しない。可動ユニット１
０は、ＥＲＴメッセージを受けていないとき、制御器ユ
ニット１０Ｃは各受信カードアドレスを順次出力し、そ
してクロックＤＣＬＫの次の正移行時に／ＤＡＶライン
を調べる。もし制御器が「低」／ＤＡＶ信号を検出する
と、それはＤライン（即ち、Ｄ０−Ｄ７）の方向を反転
し、そしてＤＩＲを「低」にセットする。ＤＣＬＫの負
移行時に、アドレスされた最後の受信カード３６がそれ
のデータの最初のバイトを出力し、これはその次のクロ
ックの正移行（ＤＣＬＫ）時に制御器により読まれる。
受信カードがそれの最後のデータバイトを出力すると同
時に、それは／ＤＡＶを「高」にセットする。制御器は
最後のバイトを読み、そしてＤＩＲを「高」にセットす
る。ＤＣＬＫの次のサイクルに制御器は受信カード３６
の尋問を再開する。制御器は受信カードのアドレスを出
力することにより受信カード（３６）の状態のバイトを
要求し、そしてその次のクロック（ＤＣＬＫ）のサイク
ルでＤＩＲを「低」にセットする。制御器は受信カード
３６をアドレスしないことにより又はアドレスされた受
信カードが／ＤＡＶを「低」にセットしたときＤＩＲを
低にセットしないことにより受信カード３６からのデー
タを無視する。

参照を容易にするため受信バス４５のプロトコールを以
下に説明する。受信バス４５は２本の電源ライン、８本
のデータライン、４本の制御及びハンドシェークライ
ン、そして１本のタイミングラインを次のように有して
いる。

ＧＮＤ −負のパワー電源とロジックコモン又は基
準 ＶＣＣ −正の１８ボルト電源 Ｄ０−Ｄ７ −双方向データライン（負ロジック） ＤＣＬＫ −バスからのすべての転送を支配するクロ
ック制御器１０Ｃは、ＤＣＬＫが「高」のときだけ出力
の状態を変え、そしてバスからのデータを、低から高へ
の移行のとき読む。受信カード３６はＤＣＬＫが「低」
のとき出力の状態を変え、そして高から低へ移行すると
きバスからのデータを読む。

／ＤＡＶ −このラインは現在アドレスされている受
信カードにより制御されて制御器ユニットへそれが利用
し得るデータを有していることを示す。

ＤＩＲ −制御器はこのラインを、それが受信カー
ドからアドレシングと制御情報とを送っているとき高に
セットし、そしてこのラインを、受信カードからデータ
を受けとるため「低」にセットする。

／ＲＳＴ −すべての受信カードを既知の初期状態に
するため制御器はこのラインを「低」にする。

ＲＣＬＫ −受けとられたデータへ受信カードユニッ
トを同期化するとき２６２．１４４ＭＨｚのタイミング
パルスをこのラインへ加えて使用する。

ＲＣＬＫタイミング信号は第３０図に示す簡単なクリス
タル発振回路により発生される。好ましい実施例におい
て１．０４８５７６ＭＨｚで発振するクリスタル発振回
路は一対のインバータ５０、５１に接続され、これらの
インバータの中心タップは抵抗５２を介して基準（Ｇ）
端子へ接続されている。クリスタル発振回路の端子は一
対の抵抗５３、５４により中心タップへ接続されてい
る。クリスタル発振回路からの出力信号は４で割る回路
５５を通って、４つの３状態バッファ回路５６ａ−５６
ｄによりＲＣＬＫ出力端子へ２６２．１４４ＫＨｚの周
波数で加えられる。３状態バッファ５６の作動可能化入
力端子は基準電圧（Ｇ）へ接続されている。

第１５図の受信制御回路網１０Ｃの好ましい実施形態を
構成しているこれらの回路は第３０ないし３７図にまと
めて示されている。第３０図の発振回路は、この好まし
い実施例では、受信制御機能回路網に配置されているけ
れども、それは受信カード３６のデコーダロジック回路
網３９のタイミング回路として働く。然し、この発振回
路を受信制御回路網と一緒に配置することにより、すべ
ての受信カード３６と連絡するのにたゞ１つの発信回路
を必要とするだけになる。

受信制御回路網１０Ｃの１つの形態を説明するけれど
も、受信カードに関して制御し、尋問し、そして情報を
取扱うため既に説明した制御機能を果すため当業者によ
り設計を種々変更できることは理解されよう。

第３１図を説明する。ロックウェルが製作したマイクロ
プロセッサタイプ６５０２チップを１００で示し、そし
てそれに関連しているタイプ２５３２ＥＰＲＯＭを１０
１で示す。マイクロプロセッサ１００とＥＰＲＯＭ１０
１とは、それぞれデータバスラインＤ０−Ｄ７に接続さ
れている端子によりそれぞれデータバス９０と連絡して
いる。マイクロプロセッサ１００は、アドレスバスライ
ンと接続している１６の信号ポートＡ０−Ａ１５により
アドレスバス９１と連絡している。ＥＰＲＯＭ１０１
は、アドレスバスラインＡ０−Ａ１５に接続された１２
の信号ポートＡ０−Ａ１１により連絡している。１ＭＨ
ｚの発振回路１０２はマイクロプロセッサ１００へタイ
ミング入力信号を与える。マイクロプロセッサ１００の
▲▼、ＳＯそしてＶＣの入力端子は電源（Ｖ＋）
へ接続され、そしてそれのＶＳＳ端子は大地９９へ接続
されている。適当な電源と接地とがこゝに説明したすべ
ての回路に接続されているが、図面には示してはいな
い。

第３１図においてマイクロプロセッサ１００の右に示す
ロジックゲート素子は、制御回路網のデータセレクタチ
ップ作動可能化機能を構成している。ＮＯＲゲート１０
３−１０９の信号入力はアドレスバス９１のＡ２ないし
Ａ１５ラインと連絡している。ＮＯＲゲート１０３−１
０９の信号出力は８入力ＮＡＮＤゲート１１０への７つ
の入力信号を形成するよう接続されている。ＮＡＮＤゲ
ート１１０の信号出力はインバータ１１１によりＮＯＲ
ゲート１１２の第１入力端子へ加えられる。ＮＡＮＤゲ
ート１１０からの信号出力は３入力ＮＡＮＤゲート１１
３の第１の入力端子へ接続されている。ＮＯＲゲート１
０８からの信号出力はＮＡＮＤゲート１１３の第２端子
への信号入力となり、そしてＮＯＲゲート１０９からの
信号出力はＮＡＮＤゲート１１３の第３入力端子への入
力となるよう接続されている。Ｚ２として示すＮＡＮＤ
ゲート１１３の出力を使って制御回路網内の他の回路を
駆動する。同様に、ＮＯＲゲート１１２からの信号出力
は制御回路網内に接続されており、Ｘ１として示されて
いる。３−８ラインデコーダ回路網（タイプ７４ＬＳ１
３８）１１４はチップ選択機能のため使用され、そして
３ビットバイナリ入力信号をとり、そしてそれの８つの
出力ポート（Ｙ０−Ｙ７）の１つに出力信号を与えるよ
う作動する。デコーダ１１４のＥＮ、Ａ、ＢそしてＣ端
子は、アドレスバス９１のＡ１５、Ａ１２、Ａ１３、Ａ
１４ラインと連絡するよう接続されている。デコーダ１
１４の▲▼端子はシステム基準９９へ接続されてい
る。デコーダ１１４のＹ０とＹ１の出力端子は制御器回
路内で使用するため出力信号Ｇ１、Ｇ２を与える。Ｙ７
出力端子はインバータ１１５によりＮＡＮＤゲート１１
６の第１入力端子へ接続されている。ＮＡＮＤゲート１
１６からの信号出力はＥＰＲＯＭ１０１の▲▼入力
端子へ接続されている。ＥＰＲＯＭのＳＯ、ＶＣそして
ＶＳＳ端子は電源（Ｖ＋）へ接続されている。

ＮＡＮＤゲート１１６の第２入力端子は、後で説明する
ように、ラインＧ５からの信号を受けるように接続さ
れ、この信号はマイクロプロセッサ１００の０２入力端
子へ加えられ、そしてインバータ１１７によりＮＯＲゲ
ート１１２の第２入力端子へ加えられ、そして出力０２
信号として回路内で利用される。ラインＧ４へ加えられ
る、外部で発生した信号はマイクロプロセッサ１００の
Ｒ／入力端子へ接続され、ＮＡＮＤゲート１１０の第
８入力端子へ加えられ、そしてＲ／と記されているラ
インに出力信号として与えられる。Ｇ３と記されている
ラインに現われる外部で発生した信号はマイクロプロセ
ッサ１００の▲▼入力端子へ加えられる。電源
（Ｖ＋）が抵抗１１８によりＧ３ラインへ接続されてい
る。

第３１図の回路は第３２図の回路と直接連絡している。
第３２図を説明すると、非同期通信インターフェースア
ダプタ回路網（Ｒ６５５１）は１２０で示されている。
このインターフェースアダプタ１２０は、１２１で示さ
れている標準ＲＳ２３２Ｃコネクタを通してデータ処理
コンピュータ４７との制御回路網のための連絡リンクを
つくっている。インターフェースアダプタ１２０はアド
レスバス９１のラインＡ０とそれのＲＳ０ポートによ
り、そしてＡ１とそれのＲＳ１ポートにより連絡してお
り、そしてデータバス９０のラインＤ０−Ｄ７とそれの
Ｄ０−Ｄ７を通して連絡している。クリスタル発振回路
１２２はそれのＸＴＡＬ０入力端子とＸＴＡＬ１入力端
子との間に接続されている。▲▼入力端子はデコ
ーダ１１４との連絡のためＧ２ラインへ接続されてい
る。インターフェースアダプタ１２０のＶＣＣとＣＳＯ
端子は電源（Ｖ＋）へ接続され、そしてそれのＶＳＳ、
▲▼そして▲▼端子は基準９９へ接続され
ている。▲▼出力端子はＧ３出力ラインへ接続さ
れ、そして第２インターフェースアダプタ回路網１２４
（ロックウェルが製作したタイプ６５２２）の▲
▼ポートへ接続される。インターフェース回路網１２０
のＲ／出力ポートはＧ４信号ラインへ接続され、そし
てインターフェース回路網１２４のＲ／入力ポートへ
接続される。インターフェース回路網１２０の０２出力
ポートはＧ５信号ラインへ接続され、そしてインターフ
ェース回路網１２４の０２入力ポートへも接続される。
インターフェース回路網１２０の▲▼入力端子は
マスターリセット信号（▲▼）を受けるよう接続さ
れ、そしてインターフェース回路網１２４のリセット
（▲▼）入力端子へ接続される。

上に述べたように、インターフェース回路網１２０は標
準コネクタ１２１を介して外部データ処理コンピュータ
回路４７と連絡するリンクを構成している。コネクタ１
２１のピン１はシャーシのグラウンド９８へ接続されて
いる。コネクタ１２１のピン２はインバータ１２５によ
りインターフェース回路網１２０のＲＸＤポートへ接続
されている。インターフェース１２０のＴＸＤポートは
インバータ１２６を介してコネクタ１２１のピン３へ接
続されている。インターフェース回路網１２０の▲
▼出力ポートはインバータ１２７を介して標準コネク
タ１２１のピン６へ接続されている。コネクタ１２１の
ピン７は制御回路の標準９９へ接続され、そしてコネク
タ１２１のピン２０はインバータ１２８によりインター
フェース回路網１２０の▲▼入力ポートへ接続さ
れる。外部処理装置と回路網１００とのすべての連絡は
インターフェース回路網１２０の４つの上に述べた出力
ポートによりコネクタ１２１を介して行なわれる。

インターフェースアダプタ回路１２４は、マイクロプロ
セッサ１００と制御回路網１０Ｃの残りのロジックとの
間の主相互連絡リンクを構成している。このインターフ
ェースアダプタ１２４はアドレスバス９１のラインＡ０
−Ａ３とそれのポートＲＳ０−ＲＳ３により連絡してお
り、そしてデータバス９０のラインＤ０−Ｄ７とそれの
ポートＤ０−Ｄ７により連絡している。それのチップ選
択入力端子ＩＣＳ２はデコーダ回路網１１４へ至るＧ１
ラインへ接続されている。インターフェースアダプタ１
２４のＰＡ０−ＰＡ７ポートは図面でＦ１−Ｆ８と記さ
れているラインへの信号連絡を与えている。インターフ
ェースアダプタ１２４のＰＢ０、ＰＢ６そしてＰＢ７ポ
ートはラインＦ９−Ｆ１１の信号連絡を与える。ＰＢ１
ポートは と記されたラインに出力連絡を与え、そしてＰＢ２ポー
トは と記されたラインに出力連絡を与える。ＰＢ３、ＰＢ４
そしてＰＢ５ポートは接続されていない。ＣＡＬ出力ポ
ートは、後で詳細に説明するデータクロック信号を与え
るＦ１１信号ラインへも接続されている。ＣＡ２ポート
はラインＦ１２と信号連絡をするように接続されてい
る。インターフェースアダプタ１２４のＶＣＣとＣＳ１
端子は電源（Ｖ＋）へ接続されている。

第３３図を説明する。第３２図の回路からＦ１−Ｆ４信
号は、４ビットバイナリカウンタ（タイプ７４ＬＳ１６
１）１３０のＰ１−Ｐ４入力端子へ直接加えられる。Ｆ
５−Ｆ７信号入力ラインは、カウンタ１３Ｂと同様の構
成の第２の４ビットバイナリカウンタ１３１のＰ１−Ｐ
３入力端子へ接続されている。カウンタ１３１のＰ４入
力端子はシステム基準１９９へ接続されている。カウン
タ１３０と１３１のクリヤー（ＣＬＲ）入力端子は電源
（Ｖ＋）へ接続されている。Ｐ９信号入力ラインはカウ
ンタ１３０、１３１の負荷（ＬＤ）入力端子へ接続され
ており、そしてＮＯＲゲート１３２の第１入力端子へも
接続されている。Ｆ８信号入力ラインはＮＯＲゲート１
３２の第２入力端子へ接続されている。カウンタ１３０
と１３１を受信ナンバーバス９２と直接連絡しているカ
ウンタ１３０の出力端子Ｑ１−Ｑ４は受信ナンバーバス
９２のＲ０−Ｒ３ラインへ接続されており、そして同様
に直接連絡しているカウンタ１３１の出力端子Ｑ１−Ｑ
３は受信ナンバーバス９２のＲ４−Ｒ６ラインへ接続さ
れている。カウンタ１３０の出力端子Ｑ１−Ｑ４は受信
バス４５のＢ０−Ｂ３ラインへ３状態バッファ１３３−
１３６により接続されている。カウンタ１３１のＱ１−
Ｑ３出力端子は受信バス４５のＢ４−Ｂ６ラインへ３状
態バッファ１３７−１３９により接続されている。ドラ
イバー作動可能化ライン（後述する）はカウンタ１３
０、１３１の作動可能化（ＥＮ）入力端子へ入力信号を
与え、そしてインバータ１４０により３状態バッファ１
３３−１３９の作動可能化入力端子へも接続されてい
る。３状態バッファ１３３−１３９のエネーブル端子は
信号ラインＺ１へ接続されている。

ＮＯＲゲート１３２からの信号出力はＤ型フリップ−フ
ロップ４１のデータ（Ｄ）入力端子へ加えられる。Ｆ１
２信号入力ラインはインバータ１４２によりＮＯＲゲー
ト１４３の第１入力端子へ接続されている。ＮＯＲゲー
ト１４３の第２入力端子はラインＦ１１からの信号を受
けるように接続されている。ＮＯＲゲート１４３の信号
出力はフリップ−フロップ１４１のクロック（Ｃ）入力
端子へ接続されており、そしてカウンタ１３０、１３１
のクロック（ＣＫ）入力端子へも接続されている。フリ
ップ−フロップ１４１の信号出力端子は３状態バッフ
ァ１４４により受信バス４５のＢ７ラインへ接続されて
いる。バッファ１４４の作動可能化入力端子はＺ１ライ
ンへ接続されている。３状態バッファ１３３−１３９と
１４４は受信バス４５のＢ０−Ｂ７と記したラインをそ
れぞれ有している。Ｆ１１信号入力ラインはインバータ
１４５を介してバスクロックラインへも接続され、制御
回路内で使用されている。Ｆ１１ラインは一対のインバ
ータ１４６と１４７により受信バス４５のクロック（Ｃ
ＬＫ）ラインへ接続されている。Ｆ１０信号入力ライン
は一対のインバータ１４８と１４９を介して受信バス４
５の／ＲＳＴ信号ラインへ接続されている。第３３図の
カウンタ１３０と１３１は受信カード３６のナンバーを
受信バス４５へ加えて受信カード３６を尋問する。

第３４図を説明すれば、受信ナンバーバス９２は４つの
４入力マルチプレクサ回路網（タイプ７４ＬＳ２５３）
１５０−１５３と連絡している。受信ナンバーバス９２
のＲＣ０とＲＣ１ラインはマルチプレクサ１５０のＡ０
とＢ０入力端子へ接続されている。バス９２のＲＣ２と
ＲＣ３ラインはマルチプレクサ１５１のＡ０とＢ０入力
端子へ接続されている。バス９２のＲＣ４とＲＣ５ライ
ンはマルチプレクサ１５２のＡ０とＢ０入力端子へ接続
されている。バス９２のＲＣ６ラインはマルチプレクサ
１５３のＡ０入力端子へ接続されている。マルチプレク
サユニット１５０−１５３もＤＡ０−ＤＡ１１バス接続
点を介してＤＭＡアドレスバス９３と次のように連絡し
ている。バス９３のラインＤＡ０、ＤＡ８、ＤＡ１そし
てＤＡ９はそれぞれマルチプレクサ１５１の入力端子Ａ
２、Ａ３、Ｂ２そしてＢ３へ接続されている。バス９３
のラインＤＡ４とＤＡ５とはマルチプレクサ１５２の入
力端子Ａ２とＢ２とへそれぞれ接続されている。バス９
３のラインＤＡ６、ＤＡ７とはマルチプレクサ１５３の
入力端子Ａ２とＢ２とへそれぞれ接続されている。

マルチプレクサ回路網１５０−１５３はＡ出力ポートと
Ｂ出力ポートとを介してデータバス９０と連絡してデー
タバス９０へのＤ０−Ｄ７接続を次のように形成してい
る。マルチプレクサ１５０の出力端子ＡとＢとはバス９
０のＤＯラインとＤ１ラインとへそれぞれ接続されてい
る。マルチプレクサ１５１の出力端子ＡとＢとはバス９
０のＤ２ラインとＤ３ラインとへそれぞれ接続されてい
る。マルチプレクサ１５２の出力端子ＡとＢとはバス９
０のＤ４ラインとＤ５ラインとへそれぞれ接続されてい
る。マルチプレクサ１５３の出力端子ＡとＢとはバス９
０のＤ６ラインとＤ７ラインとへそれぞれ接続されてい
る。マルチプレクサ１５０−１５３のＳＯポートはＸ２
ラインへ加えられた信号を受けるように接続されてお
り、そしてマルチプレクサのＳ１ポートはＸ３ラインに
現われる信号を受けるように接続されている。マルチプ
レクサ１５０−１５３の▲▼ポートと▲▼ポー
トとはＸ１ラインへ加えられた信号を受けるように接続
されている。

一対のＨｅｘＤフリップ−フロップ（タイプ４０１７
４）１５４と１５５とは受信バス４５とマルチプレクサ
回路１５０−１５３との間を連絡している。フリップ−
フロップ１５４のＤ１−Ｄ６入力端子は受信バス４５の
ラインＢＯ−Ｂ５へそれぞれ接続されており、そしてフ
リップ−フロップ１５５のＤ１−Ｄ２入力端子は受信バ
ス４５のＢ６−Ｂ７ラインへそれぞれ接続されている。
フリップ−フロップ１５５のＤ３入力端子は受信バスの
ＥＳＶラインへ接続されている。フリップ−フロップ１
５５のＤ４入力端子は ラインへ接続されており、そして受信バス４５へは直接
接続されてはいない。フリップ−フロップ１５５のＤ５
入力端子は一対のインバータ１５６、１５７により受信
バス４５のＤＩＲラインへ接続されている。フリップ−
フロップ１５４、１５５のリセット（Ｒ）端子は電源
（Ｖ＋）へ結ばれ、そしてフリップ−フロップ１５４、
１５５のクロック（ＣＫ）端子はバスクロック信号ライ
ンへ接続されている。フリップ−フロップ１５４のＱ１
−Ｑ６出力ポートは次のようにマルチプレクサ１５０、
１５１そして１５２の入力ポートへ直接接続されてい
る。フリップ−フロップ１５４の出力端子Ｑ１とＱ２と
はマルチプレクサ１５０のＡ１入力端子とＢ１入力端子
とへそれぞれ接続されている。フリップ−フロップ１５
４の出力端子Ｑ３とＱ４とはマルチプレクサ１５１のＡ
１入力端子とＢ１入力端子とへそれぞれ接続されてい
る。フリップ−フロップ１５４の出力端子Ｑ５とＱ６と
はマルチプレクサ１５２のＡ１入力端子とＢ１入力端子
とへそれぞれ接続されている。フリップ−フロップ１５
５のＱ１−Ｑ３出力ポートはマルチプレクサ１５３のＡ
１、Ｂ１そしてＢ０入力ポートへそれぞれ接続されてい
る。フリップ−フロップ１５５のＱ４出力端子はＮＡＮ
Ｄゲート１５８の第１入力端子へ接続され、そしてＮＡ
ＮＤゲート１５８の第２入力はフリップ−フロップ１５
５のＱ３出力端子に現われる信号を受けるよう接続され
ている。ＮＡＮＤゲート１５８の信号出力はＮＯＲゲー
ト１５９の第１入力端子へ加えられ、そして電源（Ｖ
＋）へ抵抗１６０を介して接続されている。フリップ−
フロップ１５５のＱ５出力端子はＮＯＲゲート１５９の
第２入力端子へ接続されている。ＮＡＮＤゲート１５８
の信号出力はフリップ−フロップ１５５のＤ５入力端子
へも接続されている。ＮＯＲゲート１５９の信号出力は
ＤＲＩＶＥ ＥＮＡＢＬＥ信号を形成している。フリッ
プ−フロップ１５５のＤ６端子は基準電位９９へ接続さ
れている。受信バス４５へ直接接続されているフリップ
−フロップ１５４、１５５のデータ入力端子の各々は抵
抗１６１ａ−１６１ｇにより電源（Ｖ＋）へも接続され
ている。マルチプレクサ１５２のＡ３とＢ３の入力端子
とマルチプレクサ１５３のＡ３とＢ３の入力端子とは基
準電位９９へ接続されている。

第３６図を説明すれば、データバス９０のラインＤ０−
Ｄ７はＣＭＯＳスタティックＲＡＭ１６５と１６６の２
つのチップへ各ＲＡＭチップのポートＤ０−Ｄ７を介し
て接続されている。ＲＡＭチップ１６５と１６６のＩ／
Ｏ端子ＲＡ０−ＲＡ１０）はアドレスマルチプレクスバ
ス９４のラインＲＡ０−ＲＡ１０と連絡するようそれぞ
れ接続されている。信号ラインＹ１はＮＯＲゲート１７
１の第１入力端子へ接続されている。ＮＯＲゲート１７
１の第２入力端子は信号ラインＹ３へ接続されている。
Ｙ３信号ラインはＲＡＭ回路１６５と１６６のＷ端子へ
も直接接続されている。信号ラインＹ４はＮＡＮＤゲー
トの第１入力端子へ接続されており、そしてインバータ
１６８によりＮＡＮＤゲート１６９の第１入力端子へ接
続されている。信号ラインＹ２はＮＯＲゲート１７０の
第１入力端子へ接続されている。ＮＯＲゲート１７１か
らの出力信号はＮＯＲゲート１７０の第２入力端子へ加
えられる。ＮＯＲゲート１７０からの信号出力はＮＡＮ
Ｄゲート１６７の第２入力端子とＮＡＮＤゲート１６９
の第２入力端子とへ加えられる。ＮＡＮＤゲート１６７
からの出力信号はＲＡＭ回路１６６の▲▼端子へ加
えられ、そしてＮＡＮＤゲート１６９からの信号出力は
ＲＡＭチップ１６５の▲▼端子へ接続されている。

第３５図を説明すれば、アドレスマルチプレクスバス９
４はクオド（ｑｕａｄ）２１入力マルチプレクサ回路網
１７５の３つのゲートへ接続されている。アドレスマル
チプレクスバス９４は次のようにこのクオドチップの１
７５Ｂ−１７５Ｄへ接続されている。マルチプレクサ１
７５ＢのＡ、Ｄ、ＢそしてＣ出力端子はバス９４のＲＡ
０−ＲＡ３ラインへそれぞれ接続されている。マルチプ
レクサ１７５ＣのＡ、Ｄ、ＢそしてＣ出力端子はバス９
４のＲＡ４−ＲＡ７ラインへそれぞれ接続されている。
マルチプレクサ１７５ＤのＡ、ＤそしてＢ出力端子は、
バス９４のＲＡ８−ＲＡ１０ラインへそれぞれ接続され
ている。マルチプレクサ１７５ＡのＡ、Ｂ、ＣそしてＤ
出力端子は、それぞれＸ２、Ｘ３、Ｙ１そしてＹ３信号
ラインを形成している。マルチプレクサ１７５ＤのＣ出
力端子はＹ４信号ラインを形成している。マルチプレク
サチップ１７５Ａ−１７５ＤのＧ端子は共通基準９９へ
結線されている。

マルチプレクサチップ１７５Ａ−１７５Ｄはアドレスバ
ス９１と次のように連絡している。マルチプレクサ１７
５Ａの端子Ａ０とＢ０とはバス９１のＡ０とＡ１ライン
へそれぞれ接続されている。マルチプレクサ１７５Ｂの
端子Ａ０，Ｄ０，Ｂ０そしてＣ０はそれぞれバス９１の
Ａ０−Ａ３ラインへ接続されている。マルチプレクサ１
７５Ｃの端子Ａ０，Ｄ０，Ｂ０そしてＣ０はバス９１の
Ａ４−Ａ７ラインへ接続されている。マルチプレクサ１
７５Ｄの端子Ａ０，Ｄ０，Ｂ０そしてＣ０はバス９１の
Ａ８−Ａ１１ラインへそれぞれ接続されている。マルチ
プレクサチップ１７５ＡのＢ１ポートは基準電位９９へ
結線されている。マルチプレクサチップ１７５ＡのＡ１
ポートはＺ１ラインへ接続されており、そしてそれのＣ
０ポートはＺ２ラインへ接続されている。Ｃ１ポートは 信号を受けるよう接続されており、この信号はＮＯＲゲ
ート１７６の第１入力端子へも加えられる。マルチプレ
クサチップ１７５ＡのＤ０ポートはＲ／信号を受ける
ように接続されている。φ２信号ラインはマルチプレク
サチップ１７５Ａ−１７５Ｄの各々のＳ入力端子へ接続
されている。ＮＯＲゲート１７６の第２入力端子はＤＲ
ＩＶＥＲ ＥＮＡＢＬＥ信号を受けるよう接続されてい
る。

ＮＯＲゲート１７６からの信号出力は、非同期クリヤー
を有する３つの４ビットバイナリカウンタ（タイプ７４
ＬＳ１６１）１７７−１７９の作動可能化（ＥＮ）入力
端子へ接続されている。カウンタ１７７−１７９はＲＡ
Ｍ回路１６５と１６６に対し「ライト」（“ｗｒｉｔ
ｅ”），「作動可能化」（“ｅｎａｂｌｅ”）等のよう
な信号を多重送信する。カウンタ１７７−１７９はそれ
らの各出力ポートを介して次ようにＤＭＡアドレスバス
９３と直接連絡する。カウンタ１７７のＱ１−Ｑ４出力
端子はバス９３のＤＡ０−ＤＡ３ラインへそれぞれ接続
されている。カウンタ１７８のＱ１−Ｑ４出力端子はバ
ス９３のＤＡ４−ＤＡ７へそれぞれ接続されている。カ
ウンタ１７９のＱ１−Ｑ４出力端子はバス９３のＤＡ８
−ＤＡ１１ラインへそれぞれ接続されている。カウンタ
１７７−１７９のＱ１，Ｑ２，Ｑ３そしてＱ４出力端子
はマルチプレクサチップ１７５Ｂ−１７５ＤのＡ１，Ｄ
１，Ｂ１そしてＣ１ポートへそれぞれ接続されている。
カウンタ１７７−１７９の入力ポートＰ１−Ｐ４は全体
を１８０で示しているハードワイヤードジャンパーマト
リックスへ接続されている。カウンタ１７７−１７９の
Ｐ１−Ｐ４ポートはジャンパーマトリックス１８０へへ
接続され、正電源（Ｖ＋）か、又は基準電位９９のいず
れかへ接続されている。カウンタ１７７のＣ１端子とＣ
ＬＲ端子とは正電源並びにカウンタ１７８と１７９のＣ
ＬＲ入力端子へ接続されている。カウンタ１７７のＣＯ
端子はカウンタ１７８のＣＩ入力端子へ接続されてい
る。カウンタ１７８のＣＯ出力端子はカウンタ１７９の
ＣＩ入力端子へ接続されている。カウンタ１７９のＣＯ
出力端子はＮＯＲゲート１８１の第１入力端子へ接続さ
れている。ＮＯＲゲート１８１の第２入力端子はＦＩＯ
ラインへ接続されている。ＮＯＲゲート１８１からの信
号出力はカウンタ１７７−１７９の負荷（ＬＤ）入力端
子へ接続される。カウンタ１７７−１７９のクロック
（ＣＫ）入力端子はバスクロックラインからの信号を受
けるように接続されている。受信制御器１０Ｃからの受
信バス４５の出力接続（これはデコーダロジック３９に
ついて既に説明した受信バス接続に対応する）は第３７
図に示されている。第３７図を説明すれば、受信バス４
５のＤ０−Ｄ７，／ＤＡＶ，ＤＩＲ，ＤＣＬＫそして／
ＲＳＴラインはそれらのデコーダーロジック３９への接
続と一緒に示されている。

好ましい実施例においては、この方面の技術でよく知ら
れている仕方で標準ＲＳ−２３２シリアルインターフェ
ース１２１を介して受信制御回路はコンピュータ（すな
わち、第１５図のデータ処理コンピュータ４７）と連絡
している。データ処理コンピュータ４７は制御回路網１
０Ｃにより受信カード３６からの受信情報をユーザーの
好む仕方で分析し、分類しそして蓄積する。非揮発性デ
ータ記憶装置５０を使用して、メータの読み情報並びに
顧客や設備情報その他ユーザーが望む情報、そしてその
システムの使用についての情報のような記録保持データ
を記憶する。コンピュータは本発明の一体となる部分で
はないのでここではこれ以上説明しない。既にデータ処
理機能は簡単なプリント・アウト機能により全部置換さ
れる。

マイクロプロセッサの設計技術者ならば、上述の受信制
御回路が、直接メモリアクセスロジックを使用する型式
の制御回路の典型的な構造のものであるということが判
るであろう。然し、他のマイクロプロセッサ、又は本発
明の原理を実施するマイクロプロセッサを用いない制御
回路も当業者であれば容易に考えられるであろう。従っ
て、受信制御回路を本文では簡単に説明しておく。受信
バス４５に現われるＤＣＬＫ信号（即ち、データクロッ
ク）は、好ましい実施例では、すべてのバス転送を計時
し、そして連続して発生している１０ＫＨｚ信号であ
る。この信号はインターフェース回路網１２４から生
じ、そして第３３図の回路により緩衝されるＦ１１ライ
ン（第３２図）へ加えられ、そしてＤＣＬＫ端子で受信
バスへ加えられる。受信制御器はカウンタ１３０，１３
１，そして１４１により受信バス４５に受信カード３６
のナンバーを出力し、これらのカウンタはＢ０−Ｂ７接
続により受信バス４５へ受信カードナンバーを与える。
好ましい実施例において、第３３図のカウンタは１２８
の受信まで取扱うことができる。フリップ−フロップ１
４１（第３図）のＢ７出力ビットはマイクロプロセッサ
１００の制御下で、もしマイクロプロセッサ１００が望
むと、アドレスされている受信カードを不能化する。第
３３図のカウンタが与える受信カード３６のアイデンテ
ィフィケーション又は識別認定は受信バス４５を介して
入力／出力マルチプレクサ回路網へ送られ、そしてマイ
クロプロセッサ１００へ戻すためにデータバス９０へ送
られ、それによりマイクロプロセッサはどの受信カード
が尋問されているかを知ることができる。

受信カード３６から受信バス４５上で受けとられたデー
タは、送信に続く信号をクリヤするためラッチとして働
くフリップ−フロップ１５４、１５５を通る。フリップ
−フロップ１５４、１５５を介して加えられるデータは
マルチプレクサ回路１５０−１５３によりデータバス９
０へ加えられる。データバス９０に現われるデータは直
接スタティックＲＡＭチップ１６５と１６６へ、マイク
ロプロセッサの介入なしに、進むことができる。しか
し、マイクロプロセッサがアクセスするデータバスにデ
ータが現われるので、マイクロプロセッサはもしそれが
欲するのであれば転送されているデータを見ることがで
きる。しかし、受信カード３６から受けとられたデータ
はＲＡＭチップ１６５と１６６とに、マイクロプロセッ
サが介入することなく、入れられる。カウンタ１７７−
１７９はデータをＲＡＭに書込むアドレスを確立してい
る。マルチプレクサ回路網１７５Ｂ−１７５ＤはＲＡＭ
のアドレスラインを多重系としてそれらがカウンタ１７
７−１７９によってもマイクロプロセッサ１００によっ
てもアドレスされることができるようにしている。既に
説明したように、１７５ＡマルチプレクサチップはＲＡ
Ｍのため「ライト」、「作動可能化」等のファンクショ
ンを多重的に果す。

（発振器１０２を通っての）マイクロプロセッサのため
の主システムラインはカウンタとマイクロプロセッサ制
御器との間で１ＭＨｚのレートで切替わる。「φ２」ラ
インはどのアドレスが使用されるかを選択する。カウン
タ１７７−１７９の入力選択スイッチ（スイッチマトリ
クス１８０）はラップ・アラウンド(wrap−around)が生
じるボットムアドレスをセットする。データセレクタ回
路（第３１図）は、マイクロプロセッサ１００が出力マ
ルチプレクサ１５０−１５３を可能化する作動可能化回
路を形成する。フリップフロップ１５５からのＤ５入力
信号とフリップフロップ関連のバッファ回路とはＤＡＶ
ラインを監視している。ＤＡＶラインが「低下」する
と、ＤＩＲビットは適当なタイミングでフリップフロッ
プ１５５の助けによって論理的「低」にセットされる。
マイクロプロセッサからの ラインもフリップフロップ１５５へ加えられ、フリップ
フロップはＤＩＲを、例えＤＡＶが「低」レベルへ降下
していなくても論理的低にする。このことによりマイク
ロプロセッサ１００はＤＩＲを「低」にすることができ
る（即ち、受信カードにそれが正しく作用しているかど
うか尋ねる）。８バイトから成るメッセージが受信カー
ド３６からうけとられると、カードのナンバーとそのメ
ッセージとは、マイクロプロセッサが介入することな
く、自動的に制御回路に入る。従って、制御回路網１０
Ｃは直接メモリアクセス（ＤＭＡ）制御型の回路網とし
て参照される。

以上の説明に照らして本発明を変更することは当業者に
は容易である。本文の説明は、本発明の好ましい実施例
を形成し、そして本発明を開示する特定の回路例を示す
ことを意図するものである。従って本発明はこの実施例
や本文に説明した回路や要素に限定されるものではな
い。同様に、本発明は発明を説明するのに用いた特定の
計器の読みに限定されるものでもない。本発明のすべて
の変更と変態とは特許請求の範囲に含まれるものであ
る。

フロントページの続き (56)参考文献 特開 昭49−107553（ＪＰ，Ａ) 特開 昭57−211693（ＪＰ，Ａ) 米国特許4031513（ＵＳ，Ａ)

Claims (16)

【特許請求の範囲】
1. 【請求項１】自動／遠隔計器監視システムに使用するの
   に適したＲＦトランスポンダであって、このトランスポ
   ンダは、質問／受信手段から離れたところに配置された
   複数の計器のうちの少なくとも１つと共に作動するよう
   に構成された複数のトランスポンダの１つであり、上記
   質問／受信手段は、トランスポンダにＲＦ付勢信号を送
   信しそしてトランスポンダからのＲＦ信号を受信して処
   理し、上記トランスポンダは、 （ａ）パラメータ感知計器と共に作動するのに適した手
   段であって、この計器によって感知されるパラメータの
   状態に応答して感知した計器信号を発生するような手段
   と、 （ｂ）上記感知した計器信号を受け取るように作動的に
   接続されていて、これに応答してエンコードされたデー
   タ信号を発生するようなエンコード手段と、 （ｃ）ＲＦ付勢信号を受信すると共に、これに応答して
   トランスポンダ作動可能化信号を発生するようなＲＦ受
   信手段と、 （ｄ）上記トランスポンダ作動可能化信号及びエンコー
   ドされたデータ信号を受け取るように作動的に接続され
   ていて、これに応答してＲＦトランスポンダ信号を送信
   するようなＲＦ送信手段とを具備し、上記ＲＦトランス
   ポンダ信号は複数の離間されたＲＦ送信バーストを含
   み、その各々はエンコードされたデータ信号からのエン
   コードされた情報を含んでおり、そして （ｅ）上記送信手段に作動的に接続された手段であっ
   て、送信バーストが所定の周波数帯域巾内の異なった周
   波数で生じるように上記ＲＦトランスポンダ信号の周波
   数を能動的に変更する手段を更に具備したことを特徴と
   するＲＦトランスポンダ。
2. 【請求項２】上記パラメータ感知計器はメータであり、
   上記感知された計器信号は上記メータの商品消費パラメ
   ータに対応する請求の範囲第１項に記載のＲＦトランス
   ポンダ。
3. 【請求項３】上記ＲＦトランスポンダ信号の周波数を能
   動的に変更する上記手段は、所定の関数に基づいて上記
   ＲＦトランスポンダ信号の周波数を変更する請求の範囲
   第２項に記載のＲＦトランスポンダ。
4. 【請求項４】上記ＲＦ受信手段は、ＲＦ付勢信号を受け
   取った際にのみ上記トランスポンダ作動可能化信号を発
   生するように作動し、上記ＲＦ送信器は、上記トランス
   ポンダ作動可能化信号を受け取った際にのみ上記ＲＦト
   ランスポンダ信号を発生するように作動し、上記ＲＦト
   ランスポンダ信号は、上記離間されたＲＦ送信バースト
   を所定の一定数含んでいる請求の範囲第３項に記載のＲ
   Ｆトランスポンダ。
5. 【請求項５】上記ＲＦ受信手段は、 （ａ）上記ＲＦ受信信号を受信するためのアンテナと、 （ｂ）上記アンテナに作動的に接続されて上記ＲＦ付勢
   信号を受信して処理するための外部スケルチを有する超
   再生受信手段と、 （ｃ）上記外部スケルチに作動的に接続されて上記ＲＦ
   付勢信号を低いデューティサイクルでサンプリングする
   手段とを備えている請求の範囲第４項に記載のＲＦトラ
   ンスポンダ。
6. 【請求項６】複数の計器を監視すると共に、ＲＦウェイ
   ク・アップ信号によって付勢された時に、監視された計
   器からのデータを離れた位置にある質問受信手段に同時
   に送信するような自動／遠隔計器監視システムにおい
   て、 （ａ）ＲＦウェイク・アップ信号を発生し、離れた位置
   にある複数のＲＦトランスポンダからの同時読み出しを
   開始する質問送信手段と、 （ｂ）監視されるべき計器の少なくとも１つと共に作動
   するように各々構成された複数のＲＦトランスポンダと
   を具備し、各トランスポンダは、 （ｉ）監視されている計器の少なくとも１つからパラメ
   ータデータを収集するように作動的に接続されたデータ
   収集手段と、 （ii）ＲＦウェイク・アップ信号を受信し、これに応答
   して上記トランスポンダからの収集されたパラメータデ
   ータの送信を可能にし且つ開始するトランスポンダ受信
   手段と、 （iii）上記データ収集手段及びトランスポンダ受信手
   段に作動的に接続されて、ＲＦトランスポンダ信号を質
   問受信器に送信するためのトランスポンダ送信手段とを
   含み、上記ＲＦトランスポンダ信号は、作用周波数パラ
   メータによって特徴つけられるもので、複数のＲＦ送信
   バーストを含んでおり、その各々は収集されたパラメー
   タデータを含み、更に、 （iv）トランスポンダの送信器に作動的に接続されてい
   て、上記複数のトランスポンダによる同時の送信中に上
   記複数のＲＦトランスポンダ信号を互いに区別できるよ
   うに上記ＲＦトランスポンダ信号の作用周波数パラメー
   タを決定する手段を含み、 （ｃ）更に、上記トランスポンダから離れたところに配
   置され、上記質問送信手段と協働し、上記離れたところ
   に配置されたトランスポンダからの複数の同時送信のＲ
   Ｆトランスポンダ信号を受け取って処理する質問受信手
   段を具備したことを特徴とする自動／遠隔計器監視シス
   テム。
7. 【請求項７】上記計器はメータであり、上記データ収集
   手段によって収集される上記パラメータデータは上記メ
   ータの商品消費パラメータである請求の範囲第６項に記
   載の自動／遠隔計器監視システム。
8. 【請求項８】上記トランスポンダ受信手段は、受信した
   ＲＦ信号が上記質問送信手段によって送信された上記Ｒ
   Ｆウェイク・アップ信号に対応する所定の特性を有する
   ことを確認する手段を備えている請求の範囲第７項に記
   載の自動／遠隔計器監視システム。
9. 【請求項９】上記ＲＦトランスポンダ信号の上記作用周
   波数パラメータを決定する上記手段は、トランスポンダ
   送信の各々の上記送信バーストが所定の周波数帯域巾内
   の異なった周波数で生じるように上記ＲＦトランスポン
   ダ信号の周波数を所定の関数に基づいて変更する手段を
   備えている請求の範囲第７項に記載の自動／遠隔計器監
   視システム。
10. 【請求項１０】上記質問受信手段は、 （ａ）上記複数のＲＦトランスポンダから同時に受け取
    られる上記複数のＲＦトランスポンダ信号を受信する入
    力手段と、 （ｂ）そのトランスポンダによって送信シーケンス中に
    受信された各々の上記ＲＦトランスポンダの送信バース
    トの少なくとも１つを、同時に受信される他のトランス
    ポンダ信号から分離及び識別する手段とを備えている請
    求の範囲第６項に記載の自動／遠隔計器監視システム。
11. 【請求項１１】上記ＲＦトランスポンダ信号の上記作用
    周波数パラメータを決定する上記手段は、所定の関数に
    基づいて所定の送信帯域巾内で上記ＲＦトランスポンダ
    信号の周波数を変更する手段を備え、上記質問受信手段
    は、上記所定の周波数送信帯域巾を、該帯域巾全体にわ
    たって延びる複数のサブ帯域巾に分割するように同調さ
    れた複数の入力受信手段を備え、これにより、ＲＦトラ
    ンスポンダからの受信したＲＦ送信バーストが、該バー
    ストの周波数によって決定された複数の受信手段の１つ
    以上を選択的に作動するようにした請求の範囲第６項に
    記載の自動／遠隔計器監視システム。
12. 【請求項１２】計器のパラメータを自動的に監視してこ
    の監視したパラメータ情報を遠隔配置の質問／受信器か
    らのＲＦ質問信号に対する応答の際にこの質問／受信器
    へ送信するように作動的に接続された複数のＲＦトラン
    スポンダを有する形式の計器監視システムにおいて、上
    記質問／受信器と遠隔配置のＲＦトランスポンダとの間
    で通信を行なう方法が、 （ａ）質問／受信器からＲＦ質問信号を送信して、複数
    の遠隔配置のＲＦトランスポンダを同時に作動し、 （ｂ）上記作動されたＲＦトランスポンダの各々からの
    信号を直列の離間されたＲＦ送信バーストにおいてバー
    スト送信周波数で同時に送信し、この送信される信号
    は、上記トランスポンダが作動的に接続された計器から
    の監視されたパラメータ情報を少なくとも部分的に特徴
    付けるものであり、そして （ｃ）トランスポンダの次々の送信バーストの上記バー
    スト送信周波数を、少なくとも２つの同時作動のトラン
    スポンダのバースト送信周波数が異なるように変更する
    という段階を具備することを特徴とする方法。
13. 【請求項１３】トランスポンダの各次々の直列送信バー
    ストが異なったバースト送信周波数で生じるように送信
    中にトランスポンダのバースト送信周波数を変更する段
    階を更に備えた請求の範囲第１２項に記載の方法。
14. 【請求項１４】上記トランスポンダのバースト送信周波
    数を所定の関数に基づいて変更する段階を更に備えた請
    求の範囲第１３項に記載の方法。
15. 【請求項１５】複数の同時作動のＲＦトランスポンダの
    送信周波数は、所定の送信帯域巾内にあり、上記作動さ
    れたトランスポンダによって送信された上記複数のＲＦ
    信号を、上記所定の送信帯域巾内の別々の中心周波数に
    各々同調された複数のＲＦ受信器によって同時に受信す
    る段階を更に備えた請求の範囲第１４項に記載の方法。
16. 【請求項１６】上記複数のＲＦ受信器の上記中心周波数
    及びそれに関連した受信帯域巾を、この受信帯域巾が上
    記トランスポンダの送信帯域巾にわたって互いに重畳す
    るようにセットする段階を更に備えた請求の範囲第１５
    項に記載の方法。