JPH0642546B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH0642546B2 JPH0642546B2 JP62113385A JP11338587A JPH0642546B2 JP H0642546 B2 JPH0642546 B2 JP H0642546B2 JP 62113385 A JP62113385 A JP 62113385A JP 11338587 A JP11338587 A JP 11338587A JP H0642546 B2 JPH0642546 B2 JP H0642546B2
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- JP
- Japan
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- insulating film
- substrate
- concentration
- gate
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明はＭＯＳ型半導体装置に関し、特には接合リーク
電流の少ないＭＯＳ型半導体装置に関する。
電流の少ないＭＯＳ型半導体装置に関する。
〈従来の技術〉 電気的に書き込み消去が可能な読み出し専用メモリであ
るEEPROMや半導体上の容量に電荷を蓄えることで記憶を
行なうDRAM等のメモリセルには、半導体基板の空乏化を
防ぐために半導体基板に形成されたドレイン領域と素子
分離絶縁領域とに連続し、半導体基板上に絶縁膜を介し
て形成されたゲート領域下を覆う領域にドレイン領域と
同一導電型の不純物領域が形成されている。第３図はEE
PROMとして用いられるＭＯＳトランジスタの一部断面図
である。ｐ型Ｓｉ基板１にはｎ型不純物を拡散してドレ
イン領域２が形成され、また前記基板１の素子分離領域
にはフィールド絶縁膜３が形成される。ドレイン領域２
とフィールド絶縁膜３の間の基板１上には第１のゲート
絶縁膜４が形成され、該第１のゲート絶縁膜４上にはフ
ローティングゲート５、層間絶縁膜６及びコントロール
ゲート７が順次形成され、ゲートをなしている。このゲ
ートやドレイン領域２及びフィールド絶縁膜３を含むＳ
ｉ基板１は絶縁膜８で覆われ、保護されている。前記フ
ィールド絶縁膜３直下の基板１にはチャネル・ストッパ
としてｐ＋不純物領域９が形成され、隣接する素子間を
電気的に分離している。更に基板１のゲート直下には、
ｐ＋不純物領域９とドレイン領域２とに両側が隣接、ｎ
型不純物としてＡｓを７×1014cm-2程度注入した高濃度
ｎ＋不純物領域１０が形成され、該不純物領域１０がＳ
ｉ基板１の空乏化を防いでいる。
るEEPROMや半導体上の容量に電荷を蓄えることで記憶を
行なうDRAM等のメモリセルには、半導体基板の空乏化を
防ぐために半導体基板に形成されたドレイン領域と素子
分離絶縁領域とに連続し、半導体基板上に絶縁膜を介し
て形成されたゲート領域下を覆う領域にドレイン領域と
同一導電型の不純物領域が形成されている。第３図はEE
PROMとして用いられるＭＯＳトランジスタの一部断面図
である。ｐ型Ｓｉ基板１にはｎ型不純物を拡散してドレ
イン領域２が形成され、また前記基板１の素子分離領域
にはフィールド絶縁膜３が形成される。ドレイン領域２
とフィールド絶縁膜３の間の基板１上には第１のゲート
絶縁膜４が形成され、該第１のゲート絶縁膜４上にはフ
ローティングゲート５、層間絶縁膜６及びコントロール
ゲート７が順次形成され、ゲートをなしている。このゲ
ートやドレイン領域２及びフィールド絶縁膜３を含むＳ
ｉ基板１は絶縁膜８で覆われ、保護されている。前記フ
ィールド絶縁膜３直下の基板１にはチャネル・ストッパ
としてｐ＋不純物領域９が形成され、隣接する素子間を
電気的に分離している。更に基板１のゲート直下には、
ｐ＋不純物領域９とドレイン領域２とに両側が隣接、ｎ
型不純物としてＡｓを７×1014cm-2程度注入した高濃度
ｎ＋不純物領域１０が形成され、該不純物領域１０がＳ
ｉ基板１の空乏化を防いでいる。
〈発明が解決しようとする問題点〉 EEPROM或いはDRAM等の半導体装置に用いられるＭＯＳト
ランジスタのゲート絶縁膜は半導体装置の高集積化・高
密度化に伴って従来に比べ薄くなっている。ところで、
上記第３図からも明らかなように、チャネル・ストッパ
をなすｐ＋不純物領域９と高濃度ｎ＋不純物領域１０と
のＰＮ接合はゲート絶縁膜４下に形成されている。この
ため、ゲート絶縁膜４が薄くなると、リークの発生する
電圧が低下し、使用電圧範囲内のゲート電圧を印加した
時にも前記ＰＮ接合にリーク電流が発生してしまう。リ
ーク電流はEEPROMでは書き込み消去時の電流損失とな
り、DRAMにおいてはメモリ保持特性の悪化の原因とな
る。
ランジスタのゲート絶縁膜は半導体装置の高集積化・高
密度化に伴って従来に比べ薄くなっている。ところで、
上記第３図からも明らかなように、チャネル・ストッパ
をなすｐ＋不純物領域９と高濃度ｎ＋不純物領域１０と
のＰＮ接合はゲート絶縁膜４下に形成されている。この
ため、ゲート絶縁膜４が薄くなると、リークの発生する
電圧が低下し、使用電圧範囲内のゲート電圧を印加した
時にも前記ＰＮ接合にリーク電流が発生してしまう。リ
ーク電流はEEPROMでは書き込み消去時の電流損失とな
り、DRAMにおいてはメモリ保持特性の悪化の原因とな
る。
このリーク電流の発生を抑制させるにはＰＮ接合をより
厚い絶縁膜下に形成するとよい。そこで高濃度ｎ＋不純
物領域１０中のｎ型不純物をより高濃度にし、ｎ型不純
物をより広く拡散させることによってＰＮ接合をフィー
ルド絶縁膜３といったゲート絶縁膜４より厚い絶縁膜下
に形成する方法がある。しかし、この方法ではリーク電
流の発生を抑制することはできるが、第４図に示すよう
にｎ型不純物が高濃度化することによって高濃度ｎ＋不
純物領域１０上の絶縁膜の寿命等の特性が悪化するとい
う問題が生じる。
厚い絶縁膜下に形成するとよい。そこで高濃度ｎ＋不純
物領域１０中のｎ型不純物をより高濃度にし、ｎ型不純
物をより広く拡散させることによってＰＮ接合をフィー
ルド絶縁膜３といったゲート絶縁膜４より厚い絶縁膜下
に形成する方法がある。しかし、この方法ではリーク電
流の発生を抑制することはできるが、第４図に示すよう
にｎ型不純物が高濃度化することによって高濃度ｎ＋不
純物領域１０上の絶縁膜の寿命等の特性が悪化するとい
う問題が生じる。
〈問題点を解決するための手段〉 本発明は上述する問題点を解決するためになされたもの
で、第１の導電型の半導体基板に形成された第２の導電
型のドレイン領域と、前記半導体基板に形成された素子
分離領域下に形成された第１の導電型のチャネル・スト
ッパ領域とに両端が連続し、且つ前記半導体基板上のゲ
ート絶縁膜及びゲート電極から成るゲート領域下に形成
された高濃度不純物領域は第２の導電型であり、且つ拡
散係数の異なる少なくとも２種の不純物種からなる少な
くとも２重構造を有し、且つ前記チャネル・ストッパ領
域と前記素子分離領域下でＰＮ接合していることを特徴
とするＭＯＳ型半導体装置を提供するものである。
で、第１の導電型の半導体基板に形成された第２の導電
型のドレイン領域と、前記半導体基板に形成された素子
分離領域下に形成された第１の導電型のチャネル・スト
ッパ領域とに両端が連続し、且つ前記半導体基板上のゲ
ート絶縁膜及びゲート電極から成るゲート領域下に形成
された高濃度不純物領域は第２の導電型であり、且つ拡
散係数の異なる少なくとも２種の不純物種からなる少な
くとも２重構造を有し、且つ前記チャネル・ストッパ領
域と前記素子分離領域下でＰＮ接合していることを特徴
とするＭＯＳ型半導体装置を提供するものである。
〈作用〉 本発明の如く、半導体基板の空乏化を防ぐための高濃度
不純物領域を拡散係数の異なる少なくとも２種の不純物
種にて形成することにより、空乏化を防ぐに足りる従来
とほぼ同じ不純物量であっても、高濃度不純物領域をよ
り広く形成することが可能になる。
不純物領域を拡散係数の異なる少なくとも２種の不純物
種にて形成することにより、空乏化を防ぐに足りる従来
とほぼ同じ不純物量であっても、高濃度不純物領域をよ
り広く形成することが可能になる。
〈実施例〉 以下、図面を用いて本発明の実施例を説明するが、本発
明はこれに限定されるものではない。
明はこれに限定されるものではない。
第１図(a)〜(d)は本発明の一実施例の製造プロセスを示
す断面図である。ｐ型Ｓｉ基板１の主面上を洗浄し、該
主面上にＳｉＯ2膜１３を300〜1000Åの厚さに、ＳｉＯ
3Ｎ4膜１２を1000〜2000Åの厚さに順次形成した後、Ｓ
ｉ基板１上の活性領域をレジスト１１で選択的に覆い、
前記レジスト１１をマスクにしてプラズマエッチングを
行なって、第１図(a)の如くＳｉＯ2膜１３とＳｉ3Ｎ4膜
１２とをパターニングする。次いでレジスト１１をマス
クとしてｐ型Ｓｉ基板１に寄生チャネル防止のための硼
素イオンを120ＫｅＶで１×1013cm2注入した後、レジス
ト１１を除去し、Ｓｉ3Ｎ4膜１２をマスクにして950℃
Ｈ2Ｏ雰囲気中で５〜10時間の熱酸化を行なうと、第１
図(b)の如くｐ＋不純物領域９及び0.7〜1.5μｍの膜厚
のフィールド絶縁膜３が形成される。次いで上記Ｓｉ3
Ｎ4膜１２とＳｉＯ2膜１３を除去し、Ｓｉ基板１上を新
たにレジスト１４で選択的に覆い、該レジスト１４をマ
スクとしてＳｉ基板１に砒素及びリンのイオン注入を行
なって、第１及び第２の高濃度ｎ＋不純物領域１５ａ，
ｂを形成する。次に前記レジスト１４を除去した後、第
１図(c)の如く熱酸化法によりＳｉ基板１上に500〜1000
Å程度のゲート絶縁膜４を形成し、該ゲート絶縁膜４上
に電荷注入用の窪みを形成する。このゲート絶縁膜４上
に、ポリシリコンからなるフローティングゲート５と層
間絶縁膜６、及びリンをドープしたポリシリコンからな
るコントロールゲート７を順次形成する。この後、第１
図(d)の如く前記コントロールゲート７をマスクとして
Ｓｉ基板１に砒素を高濃度にイオン注入してドレイン領
域２を形成し、Ｓｉ基板１全面をＰＳＧ等の絶縁膜８で
覆う。この絶縁膜８にコンタクトホール（図示せず）を
形成し、Ａｌ等からなる電極（図示せず）を形成する。
す断面図である。ｐ型Ｓｉ基板１の主面上を洗浄し、該
主面上にＳｉＯ2膜１３を300〜1000Åの厚さに、ＳｉＯ
3Ｎ4膜１２を1000〜2000Åの厚さに順次形成した後、Ｓ
ｉ基板１上の活性領域をレジスト１１で選択的に覆い、
前記レジスト１１をマスクにしてプラズマエッチングを
行なって、第１図(a)の如くＳｉＯ2膜１３とＳｉ3Ｎ4膜
１２とをパターニングする。次いでレジスト１１をマス
クとしてｐ型Ｓｉ基板１に寄生チャネル防止のための硼
素イオンを120ＫｅＶで１×1013cm2注入した後、レジス
ト１１を除去し、Ｓｉ3Ｎ4膜１２をマスクにして950℃
Ｈ2Ｏ雰囲気中で５〜10時間の熱酸化を行なうと、第１
図(b)の如くｐ＋不純物領域９及び0.7〜1.5μｍの膜厚
のフィールド絶縁膜３が形成される。次いで上記Ｓｉ3
Ｎ4膜１２とＳｉＯ2膜１３を除去し、Ｓｉ基板１上を新
たにレジスト１４で選択的に覆い、該レジスト１４をマ
スクとしてＳｉ基板１に砒素及びリンのイオン注入を行
なって、第１及び第２の高濃度ｎ＋不純物領域１５ａ，
ｂを形成する。次に前記レジスト１４を除去した後、第
１図(c)の如く熱酸化法によりＳｉ基板１上に500〜1000
Å程度のゲート絶縁膜４を形成し、該ゲート絶縁膜４上
に電荷注入用の窪みを形成する。このゲート絶縁膜４上
に、ポリシリコンからなるフローティングゲート５と層
間絶縁膜６、及びリンをドープしたポリシリコンからな
るコントロールゲート７を順次形成する。この後、第１
図(d)の如く前記コントロールゲート７をマスクとして
Ｓｉ基板１に砒素を高濃度にイオン注入してドレイン領
域２を形成し、Ｓｉ基板１全面をＰＳＧ等の絶縁膜８で
覆う。この絶縁膜８にコンタクトホール（図示せず）を
形成し、Ａｌ等からなる電極（図示せず）を形成する。
上述の如く高濃度ｎ＋不純物領域の不純物種として拡散
係数の大きいリンと小さい砒素の２種を用いることによ
り、リンにより第１の高濃度ｎ＋不純物領域１５ａが形
成され、ゲート絶縁膜４より厚いフィールド絶縁膜３の
下で前記第１の高濃度ｎ＋不純物領域１５ａとチャネル
・ストッパ用のｐ＋不純物領域９とによるＰＮ接合が形
成されるため、リーク電流の発生を抑制できる。更に砒
素により第２の高濃度ｎ＋不純物領域１５ｂが従来と同
様に形成され、基板の空乏化を防ぐことが可能になる。
係数の大きいリンと小さい砒素の２種を用いることによ
り、リンにより第１の高濃度ｎ＋不純物領域１５ａが形
成され、ゲート絶縁膜４より厚いフィールド絶縁膜３の
下で前記第１の高濃度ｎ＋不純物領域１５ａとチャネル
・ストッパ用のｐ＋不純物領域９とによるＰＮ接合が形
成されるため、リーク電流の発生を抑制できる。更に砒
素により第２の高濃度ｎ＋不純物領域１５ｂが従来と同
様に形成され、基板の空乏化を防ぐことが可能になる。
上記本実施例において、ｎ型不純物を基板にイオン注入
したが、本発明はこれに限定されるものではなく、拡散
等他の方法であってもよい。
したが、本発明はこれに限定されるものではなく、拡散
等他の方法であってもよい。
第２図は高濃度ｎ＋不純物領域を形成する際、砒素注入
量を７×1014cm-2にし、リン注入量を変化させた時のＰ
Ｎ接合のリーク電流の変化を表した図である。同図か
ら、リンを注入するとリーク電流が低下することは明ら
かである。また、砒素を７×1014cm-2とリンを１×1014
cm-2とを注入する、つまりｎ型不純物を８×1014cm-2程
度Ｓｉ基板に注入し、高濃度ｎ＋不純物領域を形成して
も、第４図から明らかなように該高濃度ｎ＋不純物領域
上のゲート絶縁膜の寿命は従来とほぼ変わらない。
量を７×1014cm-2にし、リン注入量を変化させた時のＰ
Ｎ接合のリーク電流の変化を表した図である。同図か
ら、リンを注入するとリーク電流が低下することは明ら
かである。また、砒素を７×1014cm-2とリンを１×1014
cm-2とを注入する、つまりｎ型不純物を８×1014cm-2程
度Ｓｉ基板に注入し、高濃度ｎ＋不純物領域を形成して
も、第４図から明らかなように該高濃度ｎ＋不純物領域
上のゲート絶縁膜の寿命は従来とほぼ変わらない。
上記本実施例において高濃度ｎ＋不純物領域をなし、拡
散係数の異なるｎ型不純物としてリンと砒素を用いた
が、本発明はこれに限定されるものではなく、リンとア
ンチモンの組合せ、或いはリンと砒素とアンチモンの組
合せであってもよく、また他のｎ型不純物であっても上
記と同様の効果が得られるならば、それを用いてもよ
い。
散係数の異なるｎ型不純物としてリンと砒素を用いた
が、本発明はこれに限定されるものではなく、リンとア
ンチモンの組合せ、或いはリンと砒素とアンチモンの組
合せであってもよく、また他のｎ型不純物であっても上
記と同様の効果が得られるならば、それを用いてもよ
い。
〈発明の効果〉 本発明により、高濃度不純物領域の濃度を増加させるこ
となくＰＮ接合部がフィールド酸化膜下に形成されてい
るので、リーク電流の減少をゲート絶縁膜の特性を悪化
させることなく実施することが可能になる。したがっ
て、本発明は信頼性の高いＭＯＳ型半導体装置の製造に
寄与するものである。
となくＰＮ接合部がフィールド酸化膜下に形成されてい
るので、リーク電流の減少をゲート絶縁膜の特性を悪化
させることなく実施することが可能になる。したがっ
て、本発明は信頼性の高いＭＯＳ型半導体装置の製造に
寄与するものである。
第１図(a)〜(d)は本発明の一実施例の製造プロセスを示
す断面図、第２図はリン注入量に対するリーク電流の変
化を示す図、第３図は従来例を示す断面図、第４図は高
濃度ｎ＋不純物領域をなすｎ＋不純物濃度に対する前記
高濃度ｎ＋不純物領域上のゲート絶縁膜の寿命の変化を
示す図である。 １…ｐ型Ｓｉ基板 ２…ドレイン領域 ３…フィールド
絶縁膜 ４…ゲート絶縁膜 ５…フローティングゲート
６…層間絶縁膜 ７…コントロールゲート ８…絶縁
膜 ９…ｐ＋不純物領域 １５ａ…第１の高濃度ｎ＋不
純物領域 １５ｂ…第２の高濃度ｎ＋不純物領域
す断面図、第２図はリン注入量に対するリーク電流の変
化を示す図、第３図は従来例を示す断面図、第４図は高
濃度ｎ＋不純物領域をなすｎ＋不純物濃度に対する前記
高濃度ｎ＋不純物領域上のゲート絶縁膜の寿命の変化を
示す図である。 １…ｐ型Ｓｉ基板 ２…ドレイン領域 ３…フィールド
絶縁膜 ４…ゲート絶縁膜 ５…フローティングゲート
６…層間絶縁膜 ７…コントロールゲート ８…絶縁
膜 ９…ｐ＋不純物領域 １５ａ…第１の高濃度ｎ＋不
純物領域 １５ｂ…第２の高濃度ｎ＋不純物領域
Claims (2)
- 【請求項１】第１の導電型の半導体基板に形成された第
２の導電型のドレイン領域と前記半導体基板に形成され
た素子分離領域下に形成された第１の導電型のチャネル
・ストッパ領域とに両端が連続し、且つ前記半導体基板
上のゲート絶縁膜及びゲート電極から成るゲート領域下
に形成された高濃度不純物領域は、第２の導電型であ
り、且つ拡散係数の異なる少なくとも２種の不純物種か
らなる少なくとも２重構造を有し、且つ前記チャネル・
ストッパ領域と前記素子分離領域下でＰＮ接合している
ことを特徴とするＭＯＳ型半導体装置。 - 【請求項２】前記不純物種は１種がリンであり、他がひ
素及び／またはアンチモンであることを特徴とする特許
請求の範囲第１項記載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113385A JPH0642546B2 (ja) | 1987-05-08 | 1987-05-08 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113385A JPH0642546B2 (ja) | 1987-05-08 | 1987-05-08 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278276A JPS63278276A (ja) | 1988-11-15 |
| JPH0642546B2 true JPH0642546B2 (ja) | 1994-06-01 |
Family
ID=14610963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113385A Expired - Lifetime JPH0642546B2 (ja) | 1987-05-08 | 1987-05-08 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642546B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539217A (en) * | 1993-08-09 | 1996-07-23 | Cree Research, Inc. | Silicon carbide thyristor |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223165A (ja) * | 1984-04-19 | 1985-11-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6276676A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Ｍｏｓ型半導体集積回路装置 |
-
1987
- 1987-05-08 JP JP62113385A patent/JPH0642546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278276A (ja) | 1988-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |