JPS61179571A - メモリセルおよびそのアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は半導体デバイスに関するものであり、とくにダ
イナミックランダムアクセスメモリ、すなわちダイナミ
ックＲＡＭ（以下ｄＲＡＭという）に係わるものである
。

［従来の技術］ 大規模モノリシックｄＲＡＭの開発は多くの問題を提起
しているが、そのうちでももつとも重要なものの１つは
、チップ１個に集積するメモリセルの数を増大させるた
めに個々のセルの寸法を縮小してもソフトエラーの発生
率が増大しないようにするには、どうすればよいかとい
うことである。

大規模ｄＲＡＭはシリコンを主たる構成材料として用い
ており、各メモリセルはソースがキャパシタと、ドレイ
ンがビットラインと、ゲートがワードラインとそれぞれ
接続された１個のＭＯ８電界効果トランジスタを有する
のが普通である。このようなメモリセルは上記キャパシ
タに電荷を加えたときに髪ま論理１となり、加えないと
きには論理０となるように動作する。この場合のセルキ
ャパシタは、薄い酸化物層により上層としての電極層か
ら分離されかつ空乏層により基板と分離された反転層に
より形成するのが、従来の方式であった。

しかしながら回路動作を安定に保持するためには、該キ
ャパシタの容量はこれを充分なＳ／Ｎ比を与えるような
大きな値とすることが必要となり、そのためには基板内
における当該キャパシタの占有面積を大きくしなければ
ならない。さらに、このようなＭＯＳキャパシタはアル
ファ粒子により基板中に生成される電荷や（５ＨｃＶの
アルファ粒子で２００ヘムトクーロン（［Ｃ）以上の有
害電子を生成することが可能である）、基板から侵入す
るノイズや、当該キャパシタの全域にわたるＰＮ接合リ
ーク、および当該セル中のＭＯＳ　　ＦＥＴのサブスレ
ショルドリーク（スレショルド電圧以下でのリーク）等
の影響を受はヤコすい。ｄＲＡＭ１個にだくわえられる
電荷は通常２５０ｆＣであり、従って電源電圧が５Ｖの
場合、前記キャパシタの容量はこれを５０ｆ［とするこ
とが必要で、電荷蓄積用の二酸化物層の厚さが１５０人
の場合は、約２０平方ミクロンのキャパシタ領域が必要
であった。従来の２次元構造ｄＲＡＭを用いたメモリセ
ルにおいては、これがセルの寸法上の最小限度を規定す
るものであった。

こうした問題に対するひとつの試みがジョリイらの「八
［ｌｙｎａｍｉｃ　Ｒ１１＋ＨＣｅ１ｌ　　ｉｎ　Ｒｅ
ｃｒｙｓｔａｌｌｉｚｅｃｌＰｏｌｙｓｉｌｉｃｏｎ　
Ｊ　　（４１ＥＥＥ　Ｅｌｅｃ、　Ｄｅｖ、　Ｌｅｔｔ
、　８゜１９８３）であり、これはアクセストランジス
タや電荷蓄積キャパシタその他、セルの基本素子をすべ
てシリコン基板上の酸化物層に被着したビーム再結晶化
ポリシリコン層内に形成しようというものである。ごの
場合、ビットラインは再結晶化ポリシリコン層中に含ま
れ、トランジスタをオンとすることにより電荷蓄積領域
に電荷が流入することとなる。電荷蓄積領域としては上
面、下面および三方を熱成長酸化物で囲まれた高不純物
濃度の再結晶化ポリシリコンを用いる。かくて得られる
電荷蓄積能力は、当該領域上下の電極が薄い酸化物層に
より再結晶化ポリシリコン中の電荷蓄積ｇＡ域と分離さ
れているため、同等の蓄積面積とした通常のキャパシタ
の能力の約２倍となる。しかもこの電荷蓄積領域は、下
層の酸化物によって該領域周辺の回路から基板中に注入
される電荷や、アルファ粒子その仙ソフトエラーの原因
となる放射線等により基板中に入り込む電荷から隔離さ
れることとなる。ざらにまた、ビットラインの下方に厚
い酸化物層が存在し、かつ側壁酸化物のアイソレーショ
ンが完全であるため、ビットラインの容量が減少すると
いうこともある。しかしながら、たとえ容量を通常のも
のの２倍としたとしても、セルのキャパシタによる占有
面積を充分小さなものとすることは不可能である。

ｄＲＡＭを小型化するもうひとつの試みは、キャパシタ
の極板を基板内部にまで延在させることである。このよ
うなキャパシタはコルゲーテッド（波型）キャパシタと
呼ばれ、Ｈ，スナミらの「Ａ　Ｃｏｒｒｕｇａｔｅｄ　
Ｃａｐａｃｉｔｏｒ　Ｃｅ１ｌ　（ＣＣＣ）　ｆｏｒＨ
ｅｇａｂｉｔ　Ｄｙｎａｍｉｃ　８０３　Ｈｅｍｏｒｉ
ｅｓＪ　　（ＩＥＥＥ　ＩＥＤＨＴｅ、ｃ、ｈ、　Ｄｉ
ｇｅｓｔ　８０６．１９８２）や、同じ＜Ｈ，スナミら
の「八Ｃｏｒｒｕｇａｔｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃ
ｅ１ｌ　（ＣＣＣ）　ｆｏｒＨｅａａｂｉｔ　　Ｄ’ｙ
ｎａ１ｃ　　ＨＯ３ＨｅｍｏｒｉｅｓＪ　　　（４１Ｅ
ＥＥ　　Ｅｌｅｃ。

Ｄｅｖ、　Ｌｅｔｔ、　９０．１９８３　＞や、さらに
は１．イト−らのｒ　Ａｎ　Ｅｘｐｅｒｉｍｅｎｔａｌ
　ＩＭｂ　ＤＲＡ）４　Ｗｉｔｈ　Ｏｎ−ＣｈｉｐＶｏ
ｌｔａｇｅ　Ｌｉｍ１ｔｅｒ　ｊ　　（１９８４［ＥＥ
Ｅ　ｌ５ＳＣＣＤｉｇｅｓｔｏｆ　Ｔｅｃｈ、　Ｐａｐ
ｅｒ　２８２）等にその記載がある。このコルゲーテッ
ドキャパシタはシリコン基板の内部に２．５ミクロンの
深さまで延びており、これを製作するにはＣＶＤ二酸二
酸化シリコンスマスクいて、通常のＣＣｊ！４による反
応性スパッタエッチ法によってトレンチ（ｔｒｅｎｃｈ
）を形成した後、ウェットエッチを施すことによりドラ
イエッチに起因する傷や汚れを除く。かくてトレンチを
形成した後、二酸化シリコン／窒化シリコン／二酸化シ
リコンの３層からなる電荷蓄積層をトレンチ壁部に形成
し、しかる後トレンチをＬＰＧＶＤポリシリコンにより
充填して終りとする。このようなコルゲーテッドキャパ
シタは、容量を６０ｆＦとする３層７ミクロンのセルの
場合、通常のセルとくらべてその容量は７倍以上である
との由である。

セルキャパシタの占有面積を低減させるための第３の試
みは、上述のようにトレンチを形成する方法と類似のも
のであって、たとえばＥ、アライによる「５ｕｂｎ＋１
ｃｒｏｎ　８０３　ＶＬＳＩ　ＰｒｏｃｅｓｓＴｅｃｈ
ｎｏｌｏｏｉｅｓＪ　　（ＩＥＥＥ　ＩＥＤＨＴｅｃｈ
、　Ｄｉｇｅｓｔ　１９゜１９８３）やに、ミネギシら
による［Ａ　ＳｕｂｍｉｃｒｏｎＣＨＯ３Ｈｅｇａｂｉ
ｔ　Ｄｙｎａｍｉｃ　ＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　
ＵｓｉｎｇＤｏｐｅｄ　Ｆａｃｅ　Ｔｒｅｎｃｈ　Ｃａ
ｐａｃｉｔｏｒ　Ｃｅ１ｌＪ　　（ＩＥＥＥＩＥＤＨＴ
ｅｃｈ、　Ｄｉｇｅｓｔ　３１９．１９８３　）や、■
、モリエらによるｒ　ＤｅＤｌｅｔｉｏｎ　Ｔｒｅｎｃ
ｈ　ＣａｐａｃｉｔｏｒＴｅｃｈｎｏｌｏｎ　　ｆｏｒ
　Ｈｅｖａｂｉｔ　　Ｌｅｖｅｌ　　ＨＯ３ｄＲＡＨＪ
（４１ＥＥＥ　Ｅｌｅｃ、　Ｄｅｗ、　Ｌｅｔｔ、　４
１１．１９８３）等にその記載があるが、これらはいず
れもキャパシタの極板を基板に平行とする代りに、基板
のトレンチ壁部に形成することとした以外は、通常のセ
ルと同様の構成としてメモリセルについて述べたもので
ある。このようなトレンチ（溝掘り）キャパシタは単に
深いトレンチを用いるだけで基板の単位面積あたりの容
量を大きくとることができるもので、上記３論文によれ
ば次のようにして製作される。

すなわち、まず結晶方位（１００）　、ｐ型、抵抗率４
−５オームｃｒａのシリコン基板に幅０．４−１．０ミ
クロンのトレンチを形成したものを電子ビーム直接描画
法により作成する。ついで約１４ミリＴｏｒｒの圧力下
でＣＢｒＦ３による反応性イオンエツチング（ＲＩＥ）
によって深さ１−３ミクロンのトレンチを侵刻した後、
硝酸、酢酸、フッ化水素酸の混合液中でエッチ処理を施
すことにより、トレンチ表面からＲＩＥ処理に起因する
傷を取り除く。次にＰ　Ｈ／　Ｓ　ｉ　Ｈ／　０２ガス
システムを用いたＣＶＤによりＰＳＧ　（燐シリケート
ガラス）を蒸着してトレンチ表面層中に燐を拡散させ、
フッ化水素酸によりＰＳＧをエッチ除去する。つづいて
トレンチ表面上に１５０−５００人の５ｉ０２を乾燥酸
素中で成長させるか、またはＣＶＤによりＳｉ３Ｎ４を
厚さ５００人に蒸着し、最後にＬＰＧＶＤポリシリコン
によりトレンチを埋める。このようにトレンチ側壁の単
位面積あたりの容量は通常のキャパシタの単位面積あた
りの容量に匹敵するものであり、従ってトレンチ深さを
大きくしたキャパシタは、基板の単位面積あたりの電荷
蓄積面積を増大させることにより、セルの基板面積を低
減させることが可能である。

他方、トレンチを用いてアイソレーションを行なうこと
も周知の技法であって、その研究も広く行なわれており
、たとえばＲ，ラングによるｒＤｅｃｐ　Ｔｒｅｎｃｈ
　ｌ５ｏｌａｔｅｄ　ＣＨＯ３Ｄｅｖｉｃｅｓ　ｊ　　
（ＩＥＥＥＩＥＤＣＨＴｅｃｈ、　Ｄｉ（ｌｅｓｔ　２
３７．１９８２）や、Ｋ、チャムらによる［Ａ　５ｔｕ
ｄｙ　ｏｆ　ｔｈｅ　Ｔｒｅｎｃｈ　Ｉｎｖｅｒｓｉｏ
ｎＰｒｏｂｌｅｍ　ｉｎ　ｔｈｅ　Ｔｒｅｎｃｈ　ＣＨ
Ｏ３Ｔｅｃｈｎｏｌｏｇｙ　Ｊ　　（４ＩＥＥＥ　Ｅｌ
ｅｃ、　Ｄｅｖ、　Ｌｅｔｔ、３０３．１９８３　）や
、Ａ、Ａヤサ力らによるｒ　Ｕ−Ｇｒｏｏｖｅ　ｌ５ｏ
ｌａｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅｆｏｒ　ｌ１ｉａｈ
　５ｐｅｅｄ　　Ｂｉｐｏｌａｒ　　ＶＬＳＩ’ｓ　　
Ｊ　　（ＩＥＥＥ　　ＩＥＤｔＨＴｅｃｈ、　Ｄｌｇｅ
ｓｔ　６２．１９８２　＞や、Ｈ，ゴトーらによる［Ａ
ｎ　ｌ５Ｏ１ａｔｉＯｎ　ＴｅＣｈｎＯｌｏｏｙ　ｆｏ
ｒ　ＨｉｇｈＰｅｒｆｏｒｍａｎｃｅ　Ｂｉｐｏｌａｒ
　Ｍｅｍｏｒｉｅｓ−−１０Ｐ−１１１（ＩＥＥＥ　Ｉ
ＥＤ８１４Ｔｅｃｈ、　Ｄｉｏｅｓｔ　５８．１９８２
＞や、Ｔ。

ヤマグチらによる［ｔｌｉｇｈ−Ｓｐｅｅｄ　Ｌａｔｃ
ｈｕｐ−ＦｒｅｅＯ，５−μｍ−Ｃｈａｎｎｅｌ　　Ｃ
ＨＯ３Ｕｓｉｎｇ　　Ｓｅｌｆ−ＡｌｉｇｎｅｄＴｉＳ
ｉ２ａｎｄ　Ｄｅｅｐ　Ｔｒｅｎｃｈ　ｌ５ｏｌａｔｉ
ｏｎ　ＴｅｃｈｎｏｌｏａｉｅｓＪ（ＩＥＥＥ　ＩＥＤ
Ｉ　Ｔｅｃｈ、　Ｄｉｇｅｓｔ　５２２．１９８３　）
や、Ｓ。

コーヤマらによる「Ｄｉｒｅｃｔｉｏｎｓ　ｉｎ　ＣＨ
Ｏ３ＴｅｃｈｎｏｌｏａｙＪ　　（ＩＥＥＥ　ＩＥＤｔ
ＨＴｅｃｈ、　Ｄｉｇｅｓｔ　１５１゜１９８３）や、
Ｋ、チャムらによる ［Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ａｎｄ　Ｍｏｄ
ｅｌｌｉｎｇ　ｏｆ　ｔｈｅＴｒｅｎｃｈ　５ｕｒｆａ
ｃｅ　Ｐｒｏｂｌｅｍ　ｆｏｒ　ｔｈｅ　Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｅｄ　　ＣＱＯ３ＴｅｃｈｎｏｌｏｇｙＪ
　　　（ＩＥＥＥ　　ＩＥＤｔＨＴｅｃｈ。

Ｄｉｏｅｓｔ　２３．１９８３　）等にその記載がある
。これらに記載されたアイソレーション用トレンチは、
トレンチ形成コルゲーテッドキャパシタの作成につきさ
きに述べたと同様の方法で形成される。すなわら、パタ
ーン形成（典型的には酸化物のマスクを用イテ行なう）
や、ＣＢｒＦ　５ＣＣ１４、ＣＩ　　Ｈ、ＣＣｊ！Ｏ，
、等によるＲＩＥ処理や、侵刻処理や、側壁部の熱酸化
（ＬＰＣＶＤによる窒化物層形成をともなう）や、さら
にはポリシリコンによる埋込み等の処理手順を用いるも
のである。

［発明が解決しようとする問題点］ しかしながらトレンチキャパシタを用いることは、ｄＲ
ＡＭセルを小型化する上での問題を完全に解決するに至
るものではなく、縦形配置のＦＥＴや略略縦形配置とし
たトレンチキャパシタなど、いずれの場合においても、
セルが基板を占有する面積は依然として大きいのが現状
である。

［問題点を解決しようとするための手段］本発明はセル
キャパシタを形成した基板に設けたトレンチの側壁にセ
ルトランジスタを形成し、該トレンチの上方でワードラ
インおよびビットラインがたがいに交差するようにした
１トランジスタ型ｄＲＡＭセルの構造、およびこのよう
なセルからなるアレイを提供するもので、これによりト
ランジスタをキャパシタの上面に積層させて基板上のセ
ル面積を最小限とすることにより、個々のセルの集積密
度を高めるようにしたものである。

本発明の一実施態様において、キャパシタの一方の極板
とトランジスタのチャンネル領域とは上記トレンチのバ
ルク側壁中に形成され、また該キャパシタの他方の極板
と該トランジスタのゲート領域とは該トレンチを充填す
るポリシリコンにより形成され、かつトレンチの内側の
酸化物層により分離される。なお信号電荷は上記ポリシ
リコンにより形成された方のキャパシタ極板に蓄積され
る。

し実施例］ 第１Ａ図は本発明の実施例としてビットラインおよびワ
ードラインに接続した１トランジスタ１キヤパシタセル
を示すもので、その動作態様は下記の通りである。すな
わち、キャパシタ１２は１ビットの情報を表わす電荷を
蓄える（たとえば電荷が蓄積されてない状態は論理Ｏを
表わし、キャパシタの極板間電位５ボルトに対応する電
荷量が蓄積された状態は論理１を表わすものとする）。

この１ビツトの情報は、ゲート１６に接続されたワード
ライン１４に電圧を印加するごとにアクセスされ（読出
し、あるいは新しいビットの書込みを行なう〉、これに
よりトランジスタ１８をオンとする。このトランジスタ
１８がオンとなることにより、キャパシタ１２はビット
ライン２０と導通して、読出しまたは書込みが行なわれ
る。その際、漏洩電流その他の原因によるキャパシタ１
２の蓄積電荷の消滅分を補償すべく定期的に電荷のリフ
レッシュを行なう必要があり、これがすなわらダイナミ
ックＲＡＭ　（ｄＲＡＭ）なる名称の由来である。

第１Ｂ図はワードライン１４およびビットライン２ｏか
らなるｄＲＡＭアレイにおける各ラインの交点に、上記
実施例のメモリセル３０を配設したアレイの一部を示す
平面図であり、ビットライン２０はワードライン１４の
下方を通るように形成されている。これらメモリセル３
ｏは基板中でこれらラインの下方にまで延在して、メモ
リ密度を最大とするようにしである。いま図示のように
最小図形寸法をｆ、最小層間合せ許容寸法（＠小刷り合
せ誤差許容量）をＲとすると、各セルの面積は（２（ｆ
＋Ｒ））となる。従ってたとえば最小図形寸法が１．０
ミクロン、最小層間合せ許容寸法が０．２５ミクロンで
ある場合は、各セルの面積は約６．２５平方ミクロンと
なる。

第２図は本発明の実施例たる上記メモリセル３０の断面
図である。このメモリセル３０はＰ型エピ層３４を有す
るＰ＋型シリコン基根３２に形成されており、Ｎ＋型埋
込層からなるビットライン２ｏと、ビットライン絶縁用
の酸化物層４２と、Ｎ＋ポリシリコンによるワードライ
ン１４と前記トランジスタ１８のチャンネル４４と、該
トランジスタ１８のゲート酸化物層４６と、このトラン
ジスタ１８のソース領域を形成するＮ＋拡散領域４８と
、上記Ｐ＋型基板３２を前記キャパシタ１２の一方ずな
わち接地側極板とした場合の他方の極板を形成するＮ＋
ポリシリコン領域５０と、このキャパシタ１２の両極板
間に絶縁層を形成する酸化物／窒化物／酸化物スタック
５２とを有する。この第２図におけるメモリセル３ｏの
断面は第１Ｂ図の矢印線２−２に対応しており、従って
トレンチ形成キャパシタ１２およびトランジスタ１８の
断面構造はこの第１Ｂ図より明らかであろう。

上述のような構成のメモリセル３０において、キャパシ
タ１２はその一方の極板がＮ＋ｌＪ域４８゜５０により
、他方の極板が基板３２およびエビ層３４によりそれぞ
れ形成されている。ただしこの場合、エビ層３４の不純
物濃度はＰ＋型の基板３２よりもはるかに低いものとす
ることにより、拡散領ｖｉ４８とエビ層３４のＮ”　／
Ｐ接合の容量およびＮ＋型ポリシリコン領域５０／スタ
ック５２／Ｐ型エビ層３４の容量がいずれもＮ＋ポリシ
リコン領１４５０／スタック５２／Ｐ＋基板３２の容量
よりもはるかに小さく、無視しろる程度であるようにす
る。また次に説明するように、エビ層３４の極板面積は
基板３２の極板面積よりも小さく、この理由によっても
エビ層３４自体の容量はさして重要なファクタとはなら
ない。なお形成するトレンチの断面を１×１ミクロンと
し深さを５ミクロンとする場合は、この１ミクロン分の
深さをエビ層３４およびビットライン２０層により得る
ものとし、このとき前記キャパシタ１２の極板面積は約
１７平方ミクロンとなる。また図示のＰ＋基板３２は第
１Ｂ図に示すアレイのメモリセル３０すべてに共通の接
地層である。

各メモリセル３ｏのトランジスタ１８はポリシリコンゲ
ートを有するバルクシリコン構成となっており、チャン
ネル４４は１１１層３４の一部であり、ソース領域４８
（キャパシタ１２の一方の極板の一部でもある）および
ドレイン領域２０（ビットライン２ｏでもある）はＰエ
ピ層３４中のＮ＋拡散物質であり、ゲート酸化物層４６
は１１１層３４のトレンチ面上に成長しており、またゲ
ートはポリシリコンのワードライン１４饗の−部である
。絶縁酸化物層４２はかなりの厚みであるが、それでも
ゲートとしてのワードライン１４は、トランジスタ１８
のソースおよびドレイン領域とオーバーラツプする構造
となっている。

つぎに上記構成のメモリセル３０の制作方法の実施例に
つき説明するが、この説明を通して該メモリセル３０の
寸法上および材料上の特徴についし明らかにする。第３
八図ないし第３Ｇ図はこの制作手順を示すものである。

１　　結晶方位を（１００）とする抵抗率１Ｘ１０−２
オ一ムｃｍ以下のＰ＋シリコン基板３２に、キャリア濃
度が２×１０１６個／　ｃｍ　”でかつ、すべての熱処
理完了後における厚みが最終的に２．０ミクロンとなる
ような厚みの１１１層３４を成長さける。フィールド酸
化物層３６およびＰ型チャンネルストップ３８を通常の
方法により形成した後、応力緩和用の酸化物層を成長さ
せてこの酸化物層にＬＰＧＶＤ窒化物を蒸着する。つい
で活性領域（ビットライン２ｏおよびセルアレイの周辺
部）のパターン化およびプラズマエツチングにより、こ
の活性領域外の窒化物および酸化物を除去し、窒化物層
をマスクとしてボロンの注入を行なうことにより、キャ
リア濃度が１×１０１７個／傭３のチャンネルストップ
３８を深さ４００人まで形成した後、前記フィールド酸
化物層３６を８０００人の厚さに成長させる。ついで窒
化物層を除去した後、フォトリソグラフィ法により前記
活性領域のうちビットライン２ｏを形成する部分を画定
して、キャリア濃度が１×１０２０個／ｃａｒ　”とな
るようにヒ素の注入を行なって、これらビットライン２
０を深さ２０００人にまで形成する。しかる後にフォト
レジストを除去して、酸化物による保護膜を形成して得
た構造を第３Ａ図および第３Ｂ図に示す。ここに第３Ａ
図はビットライン２０に沿う断面図であり、また第３Ｂ
図はビットライン２０と直交する面における断面図であ
る。なお、ビットライン２０の線幅は第１Ｂ図につき述
べたように約１．５ミクロンとする。

２、　断面１ミクロンのトレンチを形成すべく、厚さ１
ミクロンのプラズマエンハンスドＣＶＤＩＩ？化物層６
４を蒸着しパターン化する。このパターン化酸化物層６
４をマスクとして用いてＨＣｌによるＲＩＥ処理を行な
うことにより、トレンチを深さ１．２５ミクキロンにま
で°侵刻する。かくて形成されたトレンチの壁面からＲ
ＩＥ処理による傷および汚れを酸によるウェットエッチ
により除去した後、保護酸化物層６５をトレンチの壁面
および底部に熱成長させ、ざらにトレンチの側壁処理に
ＬＰＧＶＤによる窒化物６６の蒸着を用いることにより
、側壁上の酸化物層を保護して、引き続く処理工程にお
ｔプる拡散の進行を抑えるようにする。上記酸化物層６
５の厚みはたとえば約２００人とし、また窒化物層６６
の厚みはたとえば１０００人とする。かくて得られる構
造を第３Ｃ図に示す。なおこの第３Ｃ図は以下の第３Ｄ
図ないし第３Ｇ図も同様であるが、いずれもビットライ
ン２ｏに沿う断面を示す図である。

３　　つぎに再度ＨＣＩを用いたＲＩＥ処理を行なって
、上記トレンチをざらに据り下げる。この場合、前記酸
化物層６４も若干浸食されるが、この層は当初の蒸着厚
みを充分大きくとっであるため、格別問題は生じない。

かくてトレンチの深さが最終的に約５．０ミクロンとな
った時点で、前述のようにして該トレンチを清浄化し、
酸化物を熱成長させて厚さ１００人のキャパシタ１２の
絶縁層スタック５２を形成した後、ＬＰＧＶＤ法により
厚さ７５人の窒化物を被着形成する。ついでこの窒化物
層の熱酸化を行なって誘電特性を完全なものとして、初
期の酸化物／窒化物／Ｒ化物層からなるスタック５２を
得る。かくて形成されたトレンチには、第３Ｄ図に示す
ようにＮ＋不純物注入ポリシリコン（領域５０）を充填
する。

４、　ポリシリコン領域５０に対して、たとえばフォト
レジスト上でスピンコーティングを行なうことによりこ
れを平坦化した後、その表面およびトレンチ内部の３０
００人まで完全にプラズマエッチ処理を施す。この場合
トレンチ内部のプラズマエッチは、絶縁スタック５２の
上端から下方、かつ基板３２の上方まで行なう。なお後
述するように、ポリシリコン領１１！５０がスタック５
２の上端のやや下方でかつ基板３２の上方に延在してい
る場合には、該ポリシリコン領１４５０の上端位置はさ
して厳密にしなくともよい。第３Ｅ図参照。

５　　スタック５２の露出部を除去する（この場合、窒
化物層６６は該スタック５２よりもはるかに厚いため、
スタック５２の露出部を除去するに当って窒化物層６６
が大幅に除去されることはない）。ついで燐の気相拡散
により、厚みが少なくとも２０００人の拡散領域４８を
形成する（第３Ｆ図）。なお第３Ｆ図では拡散領域４８
が２個所に形成されているように見えるが、これら領域
はトレンチを取り囲む単一の環状領域の一部であって、
前記トランジスタ１８のソースを形成するものである。

ただし現時点では、このトランジスタ１８のゲート酸化
物層はまだ形成されていない。

６、　　　ＬＰＣＶＤによりＮ＋型ポリシリコンの蒸着
を行なった後平坦化し、その平面およびトレンチ内の酸
化物層６５および酸化物層６６の直下まで完全にプラズ
マエッチを行なう。このＮ＋ポリシリコン層は、ポリシ
リコン領域５０の一部となってその厚みを大きくするも
ので、図面（第３Ｇ図）ではポリシリコン領域５０と同
じ符号で示しである。なおこの場合にも、ポリシリコン
領域５０が拡散領域４８と充分にオーバーラツプしてそ
れらの間の電気的接触状態が良好で、かつ酸化物層６６
および窒化物層６５が全面的に露出してトランジスタ１
８のゲートがそのチャンネル領域を確実に覆っている場
合には、ポリシリコン領域５０の上端位置はさして厳密
なものとしなくともよいが、これについても後述する。

７、　　ポリシリコン領域５０および拡散領域４８の露
出部に熱酸化物層５６を厚さ約１０００人に成長させる
。この場合、酸化物層６５はその下縁部でバーズビーク
を発生するが、それ以外の個所では窒化物層６６により
成長が妨げられる。

この熱酸化物層５６はトランジスタ１８のソース／ゲー
ト間寄生容量を低減すべく形成するもので、場合によっ
てはこれを省略してもよい。次に窒化物層６６をエッチ
した後、酸化物層６５（および該層よりもはるかに厚い
熱酸化物層５６の一部）にウェットエッチを施してこれ
を除去することにより、チャンネル４４および拡散領域
４８の一部を露出させる。この露出したチャンネル４４
にゲート酸化物層４６を厚さ２５０人に成長させ、（こ
れにより熱酸化物層５６の厚さが増大する）ついでＮ＋
のポリシリコン層１４の蒸着およびパターン化を行なっ
て前記ワードライン１４を形成し、第２図につき記載し
た断面構造のセルを得る。

次に本発明によるｄＲＡＭの第２の実施例（第４Ｃ図に
メモリセル１３０で示す）、および本発明ににる製作方
法の第２の実施例につき、以下第４八図ないし第４Ｄ図
を参照して説明する。これら第４Ａ図−第４Ｄ図は第２
図および第３Ａ図−第３Ｇ図とも同種の断面図である。

１、　結晶方位を（１００）とするＰ＋基板１３２に厚
さ１０００人の熱酸化物層１３５を成長させた後、厚さ
１ミクロンのプラズマエンハンスドＣＶＤｌｌ９化物層
１３７を蒸着する。つぎにこの酸化物層１３７のパター
ン化を行なって断面１平方ミクロンのトレンチを形成し
た後、該層をマスクとして用いてＨＣｌによるＲＩＥ処
理を行ない、これらトレンチを深さ５ミクロンに食刻す
る。

ついでトレンチ側壁を清浄化して、該側壁およびトレン
チ底面にキャパシタの酸化物層１５２を熱成長させ、し
かる後４ミクロンのヒ素注入のポリシリコン領域１５０
をスパッタ法により被着する（第４Ａ図）。

２、　上記各酸化物層のウェットエッチ処理を行なう。

これによりキャパシタ酸化物層１５２の露出部が除去さ
れて、ポリシリコン領域１５０のうち酸化物層１３７上
の部分がリフトオフ（取り外）される。つづいて厚さ２
０００人の１−２オ一ムｃｒｔｒシリコンエピ層１４４
の蒸着および該層に対するイオン注入を行なうことによ
り、Ｎ＋ビットライン２ｏおよび前記トランジスタ１８
のドレインとなるべき層１２０と、トランジスタ１８の
ソースとなるべき領域１４８とを形成する（第４Ｂ図）
。この場合、領域１４８はポリシリコン領域１５０の上
面に形成されるため、各種の欠陥をもつものであろうこ
とが当然予想されるが、トランジスタ１８のチャンネル
領域となるのが上記エビ層１４４の無注入部分であるた
め、そのような欠陥はさして問題とならない。

３、７ニール処理を施すことにより、注入不純物の拡散
をうながして上記領域１４８を若干膨出させる。ついで
ゲート酸化物層１４６を熱成長させて２５０人とした後
、Ｎ＋ポリシリコンの蒸着およびパターン化を行ってワ
ードライン１４を形成する。かくて得られたｄＲＡＭセ
ル１３０の構造を第４Ｃ図に示す。

次に本発明によるｄＲＡＭの第３の実施例につき説明す
る。この第３の実施例は、符号１６０で示され、上述の
ｄＲＡＭセル１３０の変形例であり、上述のような本発
明による方法の第２の実施例を変形した第３の方法実施
例により製作されるものである。なお以下の記載中、上
記と同じ符号は上記実施例における対応項目を示すもの
である。

１、　上記第２の実施例の工程（１）を行なった後、工
程（２）による酸化物層のエッチ処理を行なう。

２、　厚さ２０００人のＬＰＧＶＤポリシリコン層１４
４を蒸着して、これに不純物の注入を行なうことにより
Ｎ＋層１２０．１４８を形成する。

この結果得られる構成は第４Ｂ図のものと同等であるが
、ただしこの場合は、領域１２０，１４４゜１５０は第
２の実施例におけるようにエビ層ではなくポリシリコン
層である。

３、　アニール処理および固相エピタキシ処理により上
記領域１２０．１４４を基板１３２上でエビ層に変換す
るが、これにともなって領域１４８．１５０の一部が単
結晶化することとなる。

第４Ｄ図における波形の破線は、こうした部分的な単結
晶化を概念的に示すものである。ただしこのような結晶
化領域のうち、動作の特性に影響をもたらすのはもっば
ら前記領域１４４（トランジスタ１８のチャンネル領域
）のみである。なおこの処理に用いる高温により、不純
物イオンの拡散が生じて前記領域１４８は第４Ｄ図に示
すように膨出する。

かくて前記Ｎ＋型層１２０のパターン化およびエツチン
グを行なって、前記ビットライン２０を形成する。

４、　ついでゲート酸化物層１４６を厚さ２５０人に成
長させた後、Ｎ＋型ポリシリコン層１４の蒸着、パター
ン化およびエツチング処理を行なってワードライン１４
を形成する。かくて得られるｄＲＡＭセル１６０の断面
ｆ１造を第４Ｅ図に示す。

上述ノｃｌ　ＲＡＭ　ｔ／ｌｚ　１３０　、１６００）
動作Ｌｔイずれも、さきに説明したセルメモリセル３０
の動作と同等である。すなわち、トランジスタ１８はそ
のドレイン２０１チヤンネル領域１４４、ソース１４８
、ゲート１４がすべて縦型配置となっており、またキャ
パシタ１２についても、その一方の極板をＮ＋領［１４
８／１５０により、他方の橋板をＰ＋基板１３２により
それぞれ形成するとともに、酸化物層１５２及び領域１
４８と基板１３２間の逆バイアス接合とによって誘電体
層を形成するものである。

なおセル１６０の製作方法の上記工程（３）を変更　４
゜し、複数のビットライン２０間にチャンネルストップ
ａｔｔを画定し、インブラントするため固相エピタキシ
処理を行なった後、前記Ｎ＋層１２０のパターン形成お
よびエッチ処理を行なうこととしてもよい。この場合の
チャンネルストップ領域の形成方法は、本発明による方
法の第１の実施例におけるビットライン２０間のチャン
ネルストップ３８の形成方法に準する。

以上、本発明によるｄＲＡＭの実施例およびその製作方
法の実施例につき各種説明したが、これら実施例は上記
の各寸法やトレンチの形状、不純物注入深さ、代替材料
の種類等を適宜変更したり、イオン注入法に代えてイオ
ン拡散を用い、あるいはドライエツチングに代えてウェ
ットエツチング法を用いたり、ＲＩＥ法をおこなうにあ
たってＨＣｌの代りにハロゲン炭素化合物を用いたり、
前記保護用窒化物層６６を省略したり、その他もろもろ
の変更を加えること等は、これまでの記載からしてただ
ちに想到しうるところであろう。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はそれぞれ本発明によるｄＲＡ
Ｍセルの等何回路を示すｌ１ｌｉｉ略図および該セルを
用いたセルアレイを示す平面図、第２図は本発明による
ｄＲＡＭセルの第１の実施例を第１Ｂ図の線２−２に沿
う断面で示す断面図、第３八図ないし第３Ｇ図はこの第
１の実施例によるｄＲＡＭセルを本発明によるセル製作
方法の第１の実施例により製作する場合の一連の工程を
示す図、第４八図ないし第４Ｅ図は本発明による第２お
よび第３の実施例によるｄＲＡＭセルを本発明によるセ
ル製作方法の第２および第３の実施例により製作する場
合に一連の工程を示す図である。 １２・・・キャパシタ、 １４・・・ワードライン、 １６・・・ゲート、 １８・・・トランジスタ、 ２０・・・ビットライン、 ３０．１３０，１６０・・・メモリセル、３２．１３２
・・・基板、 ３４．１４４・・・エビ層、 ４２・・・酸化物層、 ４４・・・チャンネル、 ４６．１４６・・・ゲート酸化物層、 ４８・・・拡散領域、 ５０．１５０・・・ポリシリコン領域、５２．１５２・
・・酸化物／窒化物／酸化物スタック。

Claims (1)

1. 【特許請求の範囲】 （１）基板上に設けたメモリセルアレイにおいて、（ａ
   ）この基板上に設けた複数本の互いに平行な第１の導体
   ラインと、 （ｂ）前記第１の導体ラインと交差しかつこれから絶縁
   された複数本の互いに平行な第２の導体ラインと、 （ｃ）前記第１および第２の導体ラインの交差する点に
   それぞれ設けた複数のメモリセルを含み、これらメモリ
   セルの各々は前記交差点の下方において前記基板中に形
   成したトレンチ内に設けた電界効果トランジスタおよび
   キャパシタを含み、該トランジスタのドレイン領域はこ
   れを前記第１の導体ラインのうちの１本と接続し、また
   そのゲート領域はこれを前記第２の導体ラインのうちの
   １本と接続し、さらにそのソース領域はこれを前記キャ
   パシタの極板のうち第１の極板に接続したことを特徴と
   するメモリセルアレイ。 （２）（ａ）前記キャパシタの極板のうち第２の極板は
   これを前記基板に接続してなる特許請求の範囲第１項に
   記載のメモリセルアレイ。 （３）半導体基板に設けたメモリセルにおいて、（ａ）
   この基板に設けたトレンチ内に形成したキャパシタと、 （ｂ）前記トレンチ内に形成しかつ前記キャパシタと接
   続してなるトランジスタを含むことを特徴とするメモリ
   セルアレイ。 （４）基板上に設けたメモリセルアレイにおいて、（ａ
   ）この基板上に設けた複数本の互いに平行な第１の導体
   ラインと、 （ｂ）前記第１の導体ラインと交差しかつこれから絶縁
   された複数本の互いに平行な第２の導体ラインと、 （ｃ）前記第１および第２の導体ラインの交差する点に
   それぞれ設けた複数のメモリセルを含み、これらメモリ
   セルの各々は前記第１の導体ラインのうちの１本と前記
   第２の導体ラインのうちの１本とが交差する点において
   前記基板中に形成したトレンチ内に形成した電界効果ト
   ランジスタおよびキャパシタを含み、該トランジスタの
   ゲートはこれを前記トレンチ内に挿入した材料により形
   成し、またそのソース領域、チャンネル領域およびドレ
   イン領域はこれを前記基板中に形成し、該ドレイン領域
   はこれを前記第１の導体ラインのうちの１本と接続し、
   該ゲート領域はこれを前記第２の導体ラインのうちの１
   本と接続し、さらに該ソース領域はこれを前記キャパシ
   タと接続したことを特徴とするメモリセルアレイ。 （５）（ａ）前記基板はこれをシリコンとし、かつ（ｂ
   ）前記第１の導体ラインはこれを前記基板に形成した不
   純物注入領域により形成してなる特許請求の範囲第４項
   に記載のメモリセルアレイ。 （６）（ａ）前記ソース領域、チャンネル領域およびド
   レイン領域はこれを固相エピタキシャル成長法により形
   成したことを特徴としてなる特許請求の範囲第５項に記
   載のメモリセルアレイ。 （７）（ａ）前記ソース領域、チャンネル領域およびド
   レイン領域はこれをエピタキシャル蒸着法により形成し
   たことを特徴とする特許請求の範囲第５項に記載のメモ
   リセルアレイ。 （８）半導体基板に設けたメモリセルにおいて、（ａ）
   この基板に設けた実質的に垂直のトレンチの側壁底部に
   形成した電荷蓄積用キャパシタと、（ｂ）前記トレンチ
   の側壁上において前記キャパシタと前記基板の表面との
   間に設けた電界効果トランジスタとを含み、該トランジ
   スタのソースはこれを前記キャパシタの一方の極板と接
   続し、そのドレインはこれを前記基板の実質的に表面上
   に設けたビットラインと接続し、さらにそのゲートはこ
   れを前記基板の実質的に表面上に設けたワードラインと
   接続したことを特徴とするメモリセルアレイ。 （９）（ａ）前記電荷蓄積用キャパシタは（ｉ）前記ト
   レンチの側壁内に形成された第１の領域と、前記基板内
   に形成されかつ該第１の領域と隣接する第２の領域との
   ２つの部分からなる第１の極板と、（ｉｉ）該第１の領
   域において前記側壁上に形成した絶縁層と、（ｉｉｉ）
   前記トレンチ内の絶縁層上に形成された第１の層と、前
   記第２の領域近傍において前記基板内に形成されかつ該
   第１の層と隣接する第３の領域との２つの部分からなる
   第２の極板とからなり、これら第２および第３の領域は
   その導電型を互いに逆の導電型とすることによりそれら
   の間に接合部を形成し、 （ｂ）前記トランジスタはそのソース領域、チャンネル
   領域およびドレイン領域をすべて前記トレンチの側壁中
   に形成し、ソース領域はこれを前記第３の領域と隣接さ
   せ、またそのゲート絶縁層はこれを前記チャンネル領域
   において前記側壁上に形成してなる特許請求の範囲第８
   項に記載のメモリセルアレイ。 （１０）（ａ）前記基板はこれをシリコンとし、かつ（
   ｂ）前記キャパシタに電荷がたくわえられた際には前記
   接合部に逆バイアスが加えられるようにしてなる特許請
   求の範囲第８項に記載のメモリセルアレイ。 （１１）（ａ）前記第１の領域の前記第２の領域近傍に
   おけるキャリア濃度はこれを該第２の領域より相隔てた
   部位におけるキャリア濃度よりもはるかに低くしてなる
   特許請求の範囲第９項に記載のメモリセルアレイ。 （１２）（ａ）前記第１の層はこれを多結晶構造もしく
   は無定型結晶構造としたことを特徴とする特許請求の範
   囲第９項に記載のメモリセルアレイ。 （１３）（ａ）前記第１の層は少なくとも前記第３の領
   域近傍においてこれを前記第３の領域をシードとして固
   相エピタキシャル成長により形成させた単結晶からなる
   ものとしたことを特徴とする特許請求の範囲第９項に記
   載のメモリセルアレイ。 （１４）（ａ）前記第１の層はこれをエピタキシャル蒸
   着法により形成したことを特徴とする特許請求の範囲第
   ９項に記載のメモリセルアレイ。 （１５）実質的にその表面上にワードラインとビットラ
   インを設けた基板中に形成したトレンチ内に構成した１
   トランジスタ／１キャパシタメモリセルにおいて、 （２）該トレンチの前記基板表面に隣接した部分の層に
   該トランジスタのゲートを形成してこのゲートを前記ワ
   ードラインに接続し、 （ｂ）前記トランジスタはそのソース領域、チャンネル
   領域およびドレイン領域を前記基板の表面近傍において
   前記トレンチの側壁の一部に形成し、また前記ドレイン
   領域は前記基板表面に隣接してこれを形成するとともに
   前記ビットラインのうちの１本と接続し、 （ｃ）前記キャパシタの第１の極板はこれを前記トレン
   チ内に設けてこの第１の極板を前記層から絶縁するとと
   もに前記ソース領域と接続し、（ｄ）前記キャパシタの
   第２の極板はこれを実質的に前記基板の１領域に形成し
   て前記トレンチの側壁に隣接させ、この第２の極板を前
   記基板を介して設置させたことを特徴とする１トランジ
   スタ／１キャパシタメモリセル。 （１６）半導体基板に形成したトレンチを有するメモリ
   セル内に１トランジスタ／１キャパシタメモリセルを製
   造するにあたつて （ａ）前記基板にトレンチを形成し、 （ｂ）該トレンチの側壁上に絶縁層を形成し、（ｃ）前
   記トレンチの底部を半導体材料により充填し、 （ｄ）該トレンチの非充填部および前記側壁に電界効果
   トランジスタを形成して、前記半導体材料に隣接する前
   記トレンチの上部を部分的に充填することにより前記ト
   ランジスタのソース領域を形成し、前記半導体材料およ
   び前記ソース領域の両者が前記キャパシタの一方の極板
   を形成するようにしたことを特徴とする１トランジスタ
   ／１キャパシタメモリセルの製造方法。