JPH064326A - エラー訂正装置 - Google Patents

Abstract

(57)【要約】 【目的】 ノイズの根本原因であるエラーの誤判定・誤
訂正を防止することができるエラー訂正装置を得る。 【構成】 エラー訂正回路１３は、フレームデインタリ
ーブされＢＤＩ回路１１に書き込まれた１フレーム分の
ビットデータについて、１ブロック８２ビットごとにビ
ットエラーの検出・訂正を行う。そして、各ブロックご
とに、訂正ブロックフラグＥＦ０と訂正不能ブロックフ
ラグＥＦ１を付加するとともに、各フレームごとに訂正
不能フレームフラグＥＦ２を付加する。補間回路２１で
は、これらのフラグをチェックし、現フレームに訂正不
能ブロックが含まれていないときには、現フレーム内の
すべてのブロックのデータを採用する一方、現フレーム
に訂正不能ブロックが含まれているときには、訂正不能
ブロックまたはエラー訂正ブロック以降、エラーなしブ
ロックが所定数連続するまでの間、それらのブロックの
データを採用せずに、前値をもって補間する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＵＳＥ音声信号等の音
声信号のデコーダに係わり、特に受信信号のエラー訂正
を行う機能を有する音声信号デコーダに関する。

【０００２】

【従来の技術】近年、衛星放送の電波に乗せてハイビジ
ョン放送を行うためにいわゆるＭＵＳＥ（MUltiple Sub
-nyquist sampling Encoding）方式が開発され、実験放
送が行われている。このＭＵＳＥ方式では、音声信号は
専用の帯域をもたずディジタル符号化され映像の垂直帰
線期間に時間軸を圧縮して多重されている。また、この
方式では、伝送経路上において集中的に発生するバース
トエラーに対処するために、予め送出する信号にいわゆ
るフレームインタリーブが施されており、受信側ではＭ
ＵＳＥ音声デコーダにより受信信号の時間軸を元の状態
に伸長するとともに、フレームインタリーブの逆の操作
であるフレームデインタリーブを施してデータの並べ換
え処理を行う。これにより局所的なエラーを分散させる
ことができ、その後のエラー訂正が可能となる。

【０００３】ＭＵＳＥ方式では、エラー訂正に関してＢ
ＣＨ符号が採用され、８２ビットを１つの訂正ブロック
としてエラー訂正を行うようになっている。ＭＵＳＥ方
式では、エラー訂正モードとして標準モードと強化モー
ドがある。

【０００４】このうち、標準モードでは１訂正ブロック
当たり１ビットまでのエラーが訂正可能であるが、２ビ
ット以上のエラーの場合は以下のようになる。２ビット
エラー：１００％検出可能 ３ビットエラー：殆どの場合１ビットエラーと誤判定
（確率＝８２／１２８） ４ビットエラー：エラーなしと誤判定の可能性あり（確
率＝１／１２８） ５ビットエラー：殆どの場合１ビットエラーと誤判定
（確率＝８２／１２８） ６ビットエラー：エラーなしと誤判定の可能性あり（確
率＝１／１２８） 一方、強化モードにおいては１訂正ブロック当たり２ビ
ットまでのエラーが訂正可能であるが、３ビット以上の
エラーの場合は以下のようになる。

【０００５】３ビットエラー：１００％検出可能 ４ビットエラー：２ビットエラーとの誤判定あり（確率
＝１／５） ５ビットエラー：まれに１ビットエラーとの誤判定あり
（確率＝１／２００） ６ビットエラー：１ビットエラーとの誤判定あり（確率
＝１／５） ７ビットエラー：まれに１ビットエラーとの誤判定あり
（確率＝１／２００）

【０００６】

【発明が解決しようとする課題】このように、ＢＣＨ符
号によるエラー訂正方式を採用するＭＵＳＥ音声信号デ
コーダでは、標準モードにおいては１ビットのエラー訂
正と２ビットのエラー検出が可能であり、強化モードに
おいては２ビットまでのエラー訂正と３ビットのエラー
検出が可能である。

【０００７】しかしながら、標準モードにおける３ビッ
ト以上のエラー及び強化モードにおける４ビット以上の
エラーについては、上記したように誤判定の可能性が高
く、このため、誤ったデータを正しいものとして再生に
適用することでノイズを発生してしまうという問題があ
った。

【０００８】この発明は係る課題を解決するためになさ
れたもので、ノイズの根本原因であるエラーの誤判定・
誤訂正を防止することができるエラー訂正装置を得るこ
とを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
るエラー訂正装置は、(i) フレームデインタリーブされ
た各フレーム内のビットデータを所定ビット数からなる
ブロックを単位として扱い、各ブロックごとにビットエ
ラーの検出・訂正を行うエラー訂正回路と、(ii)前記エ
ラー訂正回路で処理された各ブロックごとに、当該ブロ
ックがエラーを含み現にエラー訂正が行われたものか、
あるいはエラーを含まずエラー訂正が不要であったもの
かを示す訂正ブロックフラグＥＦ０を保持する第１レジ
スタと、(iii) エラー訂正回路で処理された各ブロック
ごとに、当該ブロックが訂正不能ブロックか否かを示す
訂正不能ブロックフラグＥＦ１を保持する第２レジスタ
と、(iv)エラー訂正回路で処理された各フレームごと
に、当該フレームがエラー訂正不能ブロックを含むフレ
ームか否かを示す訂正不能フレームフラグＥＦ２を保持
する第３レジスタと、(v) 第１レジスタ、第２レジスタ
及び第３レジスタの内容をチェックするフラグチェック
手段と、(vi)このフラグチェック手段によるチェックの
結果、現フレームに訂正不能ブロックが含まれていない
ときには、現フレーム内のすべてのブロックのデータを
採用する一方、現フレームに訂正不能ブロックが含まれ
ているときには、現フレーム内において訂正不能ブロッ
クまたはエラー訂正ブロック以降、エラーなしブロック
が所定数連続するまでの間、それらのブロックのデータ
を採用しないことを決定する決定手段と、を有するもの
である。

【００１０】請求項２記載の発明に係るエラー訂正装置
は、(i) フレームデインタリーブされた各フレーム内の
ビットデータを所定ビット数からなるブロックを単位と
して扱い、各ブロックごとにビットエラーの検出・訂正
を行うエラー訂正回路と、(ii)エラー訂正回路で処理さ
れた各ブロックごとに、当該ブロックがエラーを含み現
にエラー訂正が行われたものか、あるいはエラーを含ま
ずエラー訂正が不要であったものかを示す訂正ブロック
フラグＥＦ０を保持する第１レジスタと、(iii) エラー
訂正回路で処理された各ブロックごとに、当該ブロック
が訂正不能ブロックか否かを示す訂正不能ブロックフラ
グＥＦ１を保持する第２レジスタと、(iv)エラー訂正回
路で処理された各フレームごとに、当該フレームがエラ
ー訂正不能ブロックを含むフレームか否かを示す訂正不
能フレームフラグＥＦ２を保持する第３レジスタと、
(v) 第１レジスタ、第２レジスタ及び第３レジスタの内
容をチェックするフラグチェック手段と、(vi)このフラ
グチェック手段によるチェックの結果、現フレーム及び
直前フレームのいずれにも訂正不能ブロックが含まれて
いないときには、現フレーム内のすべてのブロックのデ
ータを採用する一方、現フレームまたは直前フレームの
少なくともいずれか一方に訂正不能ブロックが含まれて
いるときには、現フレーム内において訂正不能ブロック
またはエラー訂正ブロック以降、エラーなしブロックが
所定数連続するまでの間、それらのブロックのデータを
採用しないことを決定する決定手段と、を有するもので
ある。

【００１１】請求項３記載の発明に係るエラー訂正装置
は、請求項１または請求項２記載のエラー訂正装置にお
いて、フラグチェック手段によるチェックの結果、前記
決定手段が、現フレーム内において訂正不能ブロックま
たは訂正ブロック以降、エラーなしブロックが所定数連
続するまでの間、それらのブロックのデータを採用しな
いことを決定したときには、これらのブロックのデータ
に代えて、これらの非採用ブロック以前のブロックのデ
ータで補間を行うことを特徴とするものである。

【００１２】

【作用】請求項１記載の発明に係るエラー訂正装置で
は、現フレームに訂正不能ブロックが含まれていないと
きには、現フレーム内のすべてのブロックのデータがそ
のまま採用される一方、現フレームに訂正不能ブロック
が含まれているときには、現フレームの訂正不能ブロッ
クまたはエラー訂正ブロック以降、エラーなしブロック
が所定数連続するまでの間、それらのブロックのデータ
は採用されない。

【００１３】請求項２記載の発明に係るエラー訂正装置
では、現フレーム及び直前フレームのいずれにも訂正不
能ブロックが含まれないときには、現フレーム内のすべ
てのブロックのデータがそのまま採用される一方、現フ
レームまたは直前フレームの少なくともいずれか一方に
訂正不能ブロックが含まれているときには、現フレーム
の訂正不能ブロックまたはエラー訂正ブロック以降、エ
ラーなしブロックが所定数連続するまでの間、それらの
ブロックのデータは採用されない。

【００１４】請求項３記載の発明に係るエラー訂正装置
では、請求項１または請求項２記載のエラー訂正装置に
おいて、前記決定手段が採用しないことを決定したブロ
ックのデータに代えて、これらの非採用ブロック以前の
ブロックのデータで補間が行われる。

【００１５】

【実施例】以下、実施例に基づき本発明を説明する。こ
こではまず、本発明の原理及びこの原理が適用される根
拠となる技術的思想について説明する。

【００１６】一般に、衛星放送では、伝送途中でノイズ
の混入する頻度は少なく、極めて安定してデータ伝送が
行われるため、上記したように比較的簡単なＢＣＨ符号
によるエラー訂正が採用されている。通常の受信状態で
は、ビットエラーの発生は極めて少ないので、まれに１
ビットエラーが見られる程度である。従って、このよう
な状態では、当然良好な信号の再生ができる。

【００１７】しかしながら、例えばアンテナの設定が不
正のときや、選局を切り換えたとき、その他何らかの事
情により受信状態が良くない場合には、いわゆるバース
トエラーの発生もあり得る。このようなバーストエラー
の場合は、フレームデインタリーブとビットデインタリ
ーブとによりビットエラーが分散されるため、あるブロ
ックに３ビット以上のエラーがあって訂正不能と判定さ
れた場合には、前後周辺のブロックにも３ビット以上の
エラーが混入している可能性が高い。

【００１８】例えば、図９（Ａ）に示すようなバースト
エラーが混入した場合、フレームデインタリーブとビッ
トデインタリーブとにより２５フレームにわたってエラ
ービットが分散されるので、バーストエラーの時間長に
よって定まるほぼ一定の確率で各ブロックにエラービッ
トが分散される。このため、あるブロックで訂正不能と
なった場合、これを含むフレーム（１ｍｓ）と次に続く
フレームについては、データの不調期間に突入したもの
と推定される。従って、このようなブロックで１ビット
エラーとして訂正されたとしても、誤訂正である可能性
が高い。

【００１９】そこで、本発明では、あるブロックで訂正
不能と判定された場合、そのフレームとこれに続く１フ
レームについては、１ビットエラーまたは２ビットエラ
ーと判定して訂正した場合であっても、これらのブロッ
クのデータは信頼性が低下しているため、再生にそのま
まは採用せず、所定の補間を行うこととする。

【００２０】さらに、このような状況においては、ノー
エラーと判定されたブロックのデータも信頼性が低いこ
とから、所定数（本実施例では４）以上のブロックがノ
ーエラーであった場合に初めてデータの信頼性ありとし
て、すなわちデータの信頼性不調期間を通過したものと
して、本来のブロックのデータを採用することとする。

【００２１】これにより、誤ったデータを再生に適用す
る可能性が大幅に減少し、上記のような受信状態の良く
ないときに発生する耳障りなノイズを除去することがで
きる。

【００２２】以下、図面とともに本実施例を詳細に説明
する。

【００２３】図１は、本発明の一実施例におけるエラー
訂正装置を適用したＭＵＳＥ音声デコーダの要部を表し
たものである。この装置には、放送局側で施されたビッ
トインタリーブの逆の処理を行うためのビットデインタ
リーブ（ＢＤＩ）回路１１が備えられ、ランダム・アク
セス・メモリ（ＲＡＭ）１２、エラー訂正回路１３、レ
ンジ伸長回路１８、及びタイミング制御回路１４が接続
されている。レンジ伸長回路１８の出力側は補間回路２
１の入力側に接続され、さらにこの補間回路２１の出力
側はＤＰＣＭデコーダ２３に接続されている。ＤＰＣＭ
デコーダ２３の出力側はＤ／Ａ変換回路２５の入力側へ
と接続されている。

【００２４】なお、本実施例で取り扱われているＰＣＭ
データはいわゆる差分ＰＣＭデータであり、ＤＰＣＭデ
コーダ２３はこれをデコードして出力する。

【００２５】次に、以上の各構成回路の動作を説明す
る。

【００２６】ＲＡＭ１２には、受信後復調処理や所定の
データ変換等を施されたレート４．０５ＭＨｚのデータ
９が１ビットずつ書き込まれる一方、音声信号の伝送レ
ートである１．３５ＭＨｚでデータ１５の読出しが１ビ
ットずつ行われる。このときのデータ読出しは、書き込
み時の順序と異なる所定の順序で行われ、これにより、
放送局側で施されたフレームインタリーブの逆の処理で
あるフレームデインタリーブが時間軸伸張と同時に行わ
れる。なお、このようなＲＡＭ１２の動作については、
例えば本出願人による他の出願（特願平４−１３７０６
６号）に詳細に記載してあるので、ここでは詳細説明を
省略する。

【００２７】ＲＡＭ１２から入力されたデータは、上記
したように１．３５ＭＨｚのレートを有し、１フレーム
（１ｍｓ）当たり１３５０ビットのデータ構成となって
いる。

【００２８】図２は、Ａモードにおける１フレームのデ
ータ構成を表したものである。この図に示すように、１
フレームは、１６ビットのフレーム同期信号３１、２２
ビットの制御信号３２、１６ビットのレンジビット信号
３３，３４、各８×３２ビットの４チャネルの音声信号
３５〜３８、１２８ビットの独立データ３９、及び８×
１６ビットのチェックビット４０から構成されている。

【００２９】ＲＡＭ１２から出力されたビットデータ
は、ＢＤＩ回路１１に順次入力され、図３に示すような
ビット配列で、２つのシフトレジスタ群ＳＲ１，ＳＲ２
のいずれかに書き込まれる。この図はＡモードの場合を
示すが、フレーム同期信号と制御信号を除く１３１２ビ
ットのデータは、８２ビット×１６ブロックのマトリッ
クス状に配列される。これらの１３１２ビットのデータ
は、例えば長さ１６ビットの８２本のシフトレジスタの
各々に縦の列（１６ビット）をそれぞれ対応させて書き
込まれる。

【００３０】この図で、データｄ1 〜ｄ32は、音声チャ
ネル１〜４のそれぞれについての各８ビットの音声サン
プルデータを示すが、例えば音声チャネル１のデータｄ
1 〜ｄ16は８本のシフトレジスタに対応して書き込ま
れ、同様にデータｄ17〜ｄ32は８本のシフトレジスタに
対応して書き込まれる。また、レンジビットは１本のシ
フトレジスタに書き込まれる。

【００３１】このときの書込は、ＲＡＭ１２からの入力
順に従い、図示のように、各シフトレジスタの最上ビッ
トから下方へ、左方のシフトレジスタから右方のシフト
レジスタへと１ビットずつ行われる。

【００３２】なお、このＢＤＩ回路１１からの出力は、
各音声チャネルごとに８ビットパラレルの音声サンプル
データとしてｄ1 〜ｄ16，ｄ17〜ｄ32の順で出力され
る。

【００３３】なお、Ｂモードの場合は、フレーム構成は
図４に示す通りであり、また、ＢＤＩ回路１１内でのビ
ット配列は図５に示す通りである。これらの図に示すよ
うに、Ｂモードでは、音声チャネル１及び２のそれぞれ
について各１１ビットの音声サンプルデータｄ1 〜ｄ48
が再生に供される。

【００３４】エラー訂正回路１３は、図３に示したシフ
トレジスタ群の横方向の８２ビットを１ブロックとして
ＢＣＨ符号によるエラー訂正を行う回路であり、１６ブ
ロックの訂正を行うことにより１フレーム分のエラー訂
正を終了する。各ブロック訂正においては、図示した横
方向に８２ビットの各ビットが順次エラー訂正回路１３
に入力され、これが一巡することにより１ブロック訂正
が終了する。このエラー訂正回路１３の動作としては、
例えば本出願人による他の出願（特願平４−１５２１０
０号）に詳細に記載してあるので、ここでは詳細説明を
省略する。

【００３５】エラー訂正回路１３は、各ブロックのエラ
ー訂正の際、エラー訂正が行われたブロックか否かを示
す訂正ブロックフラグＥＦ０と、エラー訂正が不能か否
かを示す訂正不能ブロックフラグＥＦ１を各ブロックの
チェックビットを利用して付加する。すなわち、エラー
訂正回路１３は、エラーを含んでいてこれが訂正された
ブロックについては、エラー訂正フラグＥＦ０として
“１”を付加し、そうでないブロックには“０”を付加
する。また、エラー訂正が不能のブロックには訂正不能
ブロックフラグＥＦ１として“１”を付加し、そうでな
いブロックには“０”を付加する。

【００３６】さらに、エラー訂正回路１３は、１フレー
ム中に１つでも訂正不能ブロックが含まれていたとき、
すなわちいずれか１つのブロックについての訂正不能ブ
ロックフラグＥＦ１が“１”であったときには、当該フ
レーム中に訂正不能ブロックが含まれていることを示す
訂正不能ブロックフラグＥＦ１として“１”を前記した
チェックビットの他のビットを利用して付加する。

【００３７】タイミング制御回路１４は、書込制御信号
ＷＲ、読出制御信号ＲＤ、及びエラー訂正実行信号ＥＲ
をＢＤＩ回路１１等に出力して、それぞれ、ＲＡＭ１２
からＢＤＩ回路１１への書込み動作、エラー訂正回路１
３によるエラー訂正動作、及びＢＤＩ回路１１からレン
ジ伸長回路１８への出力動作の動作を制御する。これら
の動作は同時には成しえないので、上記した各種制御信
号により、２つのシフトレジスタ群ＳＲ１，ＳＲ２を切
り換えて行われる。すなわち、例えばＲＡＭ１２からシ
フトレジスタ群ＳＲ１へデータを書き込むときは、エラ
ー訂正回路１３によりシフトレジスタ群ＳＲ２のデータ
を対象としてエラー訂正を行い、次にシフトレジスタ群
ＳＲ１のデータを対象としてエラー訂正を行っていると
きは、シフトレジスタ群ＳＲ２のデータをレンジ伸長回
路１８に読み出す等の制御を行う。 さて、エラー訂正
回路１３によりエラー訂正処理されたデータは、上記し
たように、例えばＡモードでは各８ビットの音声サンプ
ルデータ（ｄ1 〜ｄ32）１７として、順次出力される。
このとき、上記したチェックビットを利用して付加され
た訂正ブロックフラグＥＦ０，訂正不能ブロックフラグ
ＥＦ１，及び訂正不能フレームフラグＥＦ２も３ビット
のフラグデータ１６として出力される。

【００３８】レンジ伸長回路１８は、ＢＤＩ回路１１か
ら出力された８ビット（Ｂモードでは１１ビット）の音
声サンプルデータ１７を１５ビット（Ｂモードでは１６
ビット）の音声サンプルデータ１９に伸長して出力する
とともに、上記３ビットのフラグデータ１６をそのまま
フラグデータ２０として出力する。

【００３９】次に、補間回路２１について説明する。

【００４０】この回路は、フラグデータ２０を基に、音
声サンプルデータ１９をそのまま採用するか、あるいは
前値で補間を行うかの判定を行う。図６に示すように、
この補間回路２１には、３つのレジスタ５１〜５３が設
けられ、その各々に対し、上記フラグデータ２０の訂正
ブロックフラグＥＦ０，訂正不能ブロックフラグＥＦ１
及び訂正不能フレームフラグＥＦ２が入力されるように
なっている。レジスタ５及び５２としては、例えば１６
ビットのシフトレジスタが用いられ、上記した１フレー
ム１６ブロック分の訂正ブロックフラグＥＦ０または訂
正不能ブロックフラグＥＦ１が順次入力される。また、
レジスタ５３は、現フレームと直前フレームの訂正不能
フレームフラグＥＦ２とを格納するためのビットＦ
（０），Ｆ（−１）を有している。

【００４１】この補間回路２１には判定回路５４が設け
られ、レジスタ５１〜５３に格納された訂正ブロックフ
ラグＥＦ０、訂正不能ブロックフラグＥＦ１及び訂正不
能フレームフラグＥＦ２の値を基に、切換器５５の切換
制御を行うようになっている。

【００４２】切換器５５は、判定回路５４からの切換制
御信号５８に応答して、レンジ伸長回路１８からの音声
サンプルデータ１９、または差分０データ５７のいずれ
か一方を選択し出力し、補間処理済のデータ２２として
ＤＰＣＭデコーダ２３へと出力するようになっている。

【００４３】以上のような構成の補間回路２１の動作を
さらに詳細に説明する。

【００４４】判定回路５４は、レジスタ５１〜５３をチ
ェックし、図７に示す条件に従って切換制御信号５８を
出力する。すなわち、この図に示すように、Ｆ（０）＝
Ｆ（−１）＝“０”のとき、すなわち現フレーム及び直
前フレームのいずれも訂正不能ブロックを含まない場合
には、現フレーム内のすべてのブロックのデータを採用
可能と判定する。

【００４５】一方、Ｆ（０）とＦ（−１）のいずれか一
方が“１”であるとき、すなわち現フレーム及び直前フ
レームのいずれか一方に訂正不能ブロックが含まれてい
る場合には、レジスタ５１，５２を調べて、訂正ブロッ
クフラグＥＦ０または訂正不能ブロックフラグＥＦ１が
“１”であるブロックを検出し、そのブロックについて
は、該当するデータを採用しないものと判定する。

【００４６】さらに、判定回路５４は、ＥＦ０またはＥ
Ｆ１が“１”のブロックに続く４ブロックについてのＥ
Ｆ０を調べ、これらがすべての“０”であったときにそ
の４ブロック目のデータ以降を採用するものと判定す
る。

【００４７】そして、判定回路５４は、レンジ伸長回路
１８からの音声サンプルデータ１９を採用する場合に
は、切換制御信号５８として“０”を出力し、採用しな
い場合には“１”を出力する。

【００４８】切換器５５は、切換制御信号５８が“０”
のときは音声サンプルデータ１９側に切り換え、切換制
御信号５８が“１”のときには差分０データ５７側に切
り換える。これにより、現フレーム及び直前フレームの
いずれも訂正不能ブロックを含まない場合には、現フレ
ーム内のすべてのブロックのデータがそのままＤＰＣＭ
データ２３（図１）に入力される一方、現フレーム及び
直前フレームのいずれか一方に訂正不能ブロックが含ま
れている場合には、ＥＦ０またはＥＦ１が“１”のブロ
ックのデータがその直前ブロックのデータで補間される
とともに、それ以降、未訂正ブロック（すなわちノーエ
ラーブロック）が４ブロック連続するまで、前記した直
前ブロックのデータで補間が行われる。

【００４９】図８は、補間回路２１の動作の一例を表し
たものである。この例では、同図（ｃ）に示すように、
現フレームには訂正不能ブロックが含まれないが（Ｆ
（０）＝“０”）、直前フレームには訂正不能ブロック
が含まれている（Ｆ（−１）＝“１”）。また、同図
（ａ），（ｂ）に示すように、第３ブロックＢ3 は訂正
不能ブロック、第１０ブロックＢ10はエラー訂正が行わ
れたブロックである。

【００５０】この場合には、第３ブロックＢ3 が訂正不
能ブロックであるため、同図（ｄ）に示すように、これ
に対応する音声サンプルデータｄ3 及びｄ19が採用除外
される（×印）。そして、その後の４ブロックＢ4 〜Ｂ
7 がチェックされるが、この場合には４ブロックとも訂
正ブロックフラグＥＦ０が“０”のため、３ブロック目
までのブロックについては音声サンプルデータｄ4 〜ｄ
6 及びｄ20〜ｄ22は採用されず（×印）、４ブロック目
以降のブロックについては音声サンプルデータｄ7 〜ｄ
9 及びｄ23〜ｄ25が採用される。

【００５１】さらに、第１０ブロックＢ10がエラー訂正
ブロックであるため、これに対応する音声サンプルデー
タｄ10及びｄ26が採用除外される（×印）。そして、そ
の後の４ブロックＢ11〜Ｂ14がチェックされるが、これ
ら４ブロックとも訂正ブロックフラグＥＦ０が“０”の
ため、３ブロック目までのブロックについては音声サン
プルデータｄ11〜ｄ13及びｄ27〜ｄ29は採用されず（×
印）、その４ブロック目以降のブロックについては音声
サンプルデータｄ14〜ｄ16及びｄ30〜ｄ32が採用される
（○印）。

【００５２】ＤＰＣＭデコーダ２３は、補間回路２１か
ら補間処理されたデータを入力されると、これをデコー
ドして通常のＰＣＭ信号を出力し、これがＤ／Ａ変換器
２５でアナログ信号に変換されて音声信号として出力さ
れる。このとき、上記した補間回路２１により、誤訂正
により誤ったデータがそのまま再生に供せられることが
防止されているため、耳障りなノイズが除去されること
となる。

【００５３】なお、以上の説明においては前値を用いて
補間を行うこととしたが、これに限定されるものではな
く、他の方法による補間処理を行うことも可能である。

【００５４】また、本実施例では、現フレームと直前フ
レームにおける訂正不能ブロックの有無を判定の一基準
としたが、これに限定されるものではなく、例えば現フ
レームにおける訂正不能ブロックの有無のみを基準にし
てもよい。逆に、現フレームから数フレーム過去までの
フレームを対象にして訂正不能ブロックの有無を判定す
るようにしてもよい。

【００５５】さらに、本実施例では、現フレームまたは
直前フレームに訂正不能ブロックが含まれる場合に、訂
正不能ブロックまたはエラー訂正ブロックから４ブロッ
ク間の監視を行うこととしたが、これ以上または以下の
ブロックを対象として監視を行うようにしてもよい。

【００５６】そして、上記した補間基準については、図
６に示すように、補間の基準を示す補間モード信号５９
を判定回路に入力可能とし、この信号により、受信状況
に応じて補間の基準を随時調整できるようにすることも
できる。

【００５７】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、現フレームに訂正不能ブロックが含まれて
いるときには、現フレームの訂正不能ブロックまたはエ
ラー訂正ブロック以降、エラーなしブロックが所定数連
続するまでの間、それらのブロックのデータを採用しな
いこととしたので、誤ったデータを再生に適用する可能
性が大幅に減少し、受信状態の良くないときに発生する
耳障りなノイズを効果的に除去することができる。

【００５８】また、請求項２記載の発明によれば、現フ
レームまたは直前フレームの少なくともいずれか一方に
訂正不能ブロックが含まれているときには、現フレーム
の訂正不能ブロックまたはエラー訂正ブロック以降、エ
ラーなしブロックが所定数連続するまでの間、それらの
ブロックのデータを採用しないこととしたので、請求項
１記載の発明に比べてさらに厳格な判定を行うことがで
き、ノイズ除去効果を高めることができるという効果が
ある。

【００５９】請求項３記載の発明によれば、請求項１ま
たは請求項２記載のエラー訂正装置において、非採用と
なったブロックのデータに代えて、これらの非採用ブロ
ック以前のブロックのデータを用いて補間を行うことと
したので、補間処理が極めて簡単になるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例におけるエラー訂正装置を適
用したＭＵＳＥ音声デコーダの要部を示すブロック図で
ある。

【図２】Ａモードにおけるフレーム構成を示す説明図で
ある。

【図３】ＡモードにおけるＢＤＩ回路でのビット配列を
示す説明図である。

【図４】Ｂモードにおけるフレーム構成を示す説明図で
ある。

【図５】ＢモードにおけるＢＤＩ回路でのビット配列を
示す説明図である。

【図６】補間回路の構成を示すブロック図である。

【図７】補間回路内の判定回路の判定基準を示す説明図
である。

【図８】補間回路の動作の一例を示す説明図である。

【図９】バーストエラーがフレームデインタリーブによ
り分散される様子を示す説明図である。

【符号の説明】

１１ ＢＤＩ回路 １２ ＲＡＭ １３ エラー訂正回路 １４ タイミング制御回路 ２１ 補間回路 ２３ ＤＰＣＭデコーダ ５１〜５３ レジスタ ５４ 判定回路 ５５ 切換器 ＥＦ０ 訂正ブロックフラグ ＥＦ１ 訂正不能ブロックフラグ ＥＦ２ 訂正不能フレームフラグ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フレームデインタリーブされた各フレー
   ム内のビットデータを所定ビット数からなるブロックを
   単位として扱い、各ブロックごとにビットエラーの検出
   ・訂正を行うエラー訂正回路と、 前記エラー訂正回路で処理された各ブロックごとに、当
   該ブロックがエラーを含み現にエラー訂正が行われたも
   のか、あるいはエラーを含まずエラー訂正が不要であっ
   たものかを示す訂正ブロックフラグＥＦ０を保持する第
   １レジスタと、 前記エラー訂正回路で処理された各ブロックごとに、当
   該ブロックが訂正不能ブロックか否かを示す訂正不能ブ
   ロックフラグＥＦ１を保持する第２レジスタと、 前記エラー訂正回路で処理された各フレームごとに、当
   該フレームが前記エラー訂正不能ブロックを含むフレー
   ムか否かを示す訂正不能フレームフラグＥＦ２を保持す
   る第３レジスタと、 前記第１レジスタ、第２レジスタ及び第３レジスタの内
   容をチェックするフラグチェック手段と、 このフラグチェック手段によるチェックの結果、現フレ
   ームに訂正不能ブロックが含まれていないときには、該
   現フレーム内のすべてのブロックのデータを採用する一
   方、該現フレームに訂正不能ブロックが含まれていると
   きには、該現フレーム内において訂正不能ブロックまた
   はエラー訂正ブロック以降、エラーなしブロックが所定
   数連続するまでの間、それらのブロックのデータを採用
   しないことを決定する決定手段と、を具備することを特
   徴とするエラー訂正装置。
2. 【請求項２】 フレームデインタリーブされた各フレー
   ム内のビットデータを所定ビット数からなるブロックを
   単位として扱い、各ブロックごとにビットエラーの検出
   ・訂正を行うエラー訂正回路と、 前記エラー訂正回路で処理された各ブロックごとに、当
   該ブロックがエラーを含み現にエラー訂正が行われたも
   のか、あるいはエラーを含まずエラー訂正が不要であっ
   たものかを示す訂正ブロックフラグＥＦ０を保持する第
   １レジスタと、 前記エラー訂正回路で処理された各ブロックごとに、当
   該ブロックが訂正不能ブロックか否かを示す訂正不能ブ
   ロックフラグＥＦ１を保持する第２レジスタと、 前記エラー訂正回路で処理された各フレームごとに、当
   該フレームが前記エラー訂正不能ブロックを含むフレー
   ムか否かを示す訂正不能フレームフラグＥＦ２を保持す
   る第３レジスタと、 前記第１レジスタ、第２レジスタ及び第３レジスタの内
   容をチェックするフラグチェック手段と、 このフラグチェック手段によるチェックの結果、現フレ
   ーム及び直前フレームのいずれにも訂正不能ブロックが
   含まれていないときには、該現フレーム内のすべてのブ
   ロックのデータを採用する一方、該現フレームまたは直
   前フレームの少なくともいずれか一方に訂正不能ブロッ
   クが含まれているときには、該現フレーム内において訂
   正不能ブロックまたはエラー訂正ブロック以降エラーな
   しブロックが所定数連続するまでの間、それらのブロッ
   クのデータを採用しないことを決定する決定手段と、を
   具備することを特徴とするエラー訂正装置。
3. 【請求項３】 前記フラグチェック手段によるチェック
   の結果、前記決定手段が、現フレーム内において訂正不
   能ブロックまたはエラー訂正ブロック以降、前記第１レ
   ジスタが示すエラーなしブロックが所定数連続するまで
   の間、それらのブロックのデータを採用しないことを決
   定したときには、これらのブロックのデータに代えて、
   これらの非採用ブロック以前のブロックのデータで補間
   を行うことを特徴とする請求項１または請求項２記載の
   エラー訂正装置。