JPH0644149A - 同時切替制限器 - Google Patents
同時切替制限器Info
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- JPH0644149A JPH0644149A JP4099103A JP9910392A JPH0644149A JP H0644149 A JPH0644149 A JP H0644149A JP 4099103 A JP4099103 A JP 4099103A JP 9910392 A JP9910392 A JP 9910392A JP H0644149 A JPH0644149 A JP H0644149A
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Abstract
(57)【要約】
【構成】 データバスに出力するデータを切替えるため
の制御信号を複数段に遅延させた制御信号、または、一
つのクロック信号のタイミングを複数段にずらせた制御
信号を生成し、この制御信号によってデータバスに出力
するデータを１ビット単位または数ビット単位に分割し
てデータ保持部またはデータ改修部に取込む。 【効果】 信号レベルを同時に変化させてデータバスに
出力するときのビット数を大幅に減少させることがで
き、従って、データバスに発生するノイズのレベルを低
下させて、装置の誤動作を防止できる。
の制御信号を複数段に遅延させた制御信号、または、一
つのクロック信号のタイミングを複数段にずらせた制御
信号を生成し、この制御信号によってデータバスに出力
するデータを１ビット単位または数ビット単位に分割し
てデータ保持部またはデータ改修部に取込む。 【効果】 信号レベルを同時に変化させてデータバスに
出力するときのビット数を大幅に減少させることがで
き、従って、データバスに発生するノイズのレベルを低
下させて、装置の誤動作を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルデータの伝達
のために使用する同時切替制限器に関し、特に多数ビッ
トを同時に伝達するデータバスを制御するための同時切
替制限器に関する。
のために使用する同時切替制限器に関し、特に多数ビッ
トを同時に伝達するデータバスを制御するための同時切
替制限器に関する。
【０００２】
【従来の技術】デジタルデータを伝達するのため一手段
として、従来は、多数のビットで構成されているデジタ
ルデータの一単位の構成ビット数、または複数の単位の
構成ビット数と同数のデータ伝達経路で構成したデータ
バスと、このデータバスに出力されているデータの有効
部を決定するための単独または複数の制御信号の伝達経
路とを設け、上記の制御信号の状態と連動してデータバ
スへのデータの送り出しまたはデータバスからのデータ
の取込みを行うという手段が採用されている。
として、従来は、多数のビットで構成されているデジタ
ルデータの一単位の構成ビット数、または複数の単位の
構成ビット数と同数のデータ伝達経路で構成したデータ
バスと、このデータバスに出力されているデータの有効
部を決定するための単独または複数の制御信号の伝達経
路とを設け、上記の制御信号の状態と連動してデータバ
スへのデータの送り出しまたはデータバスからのデータ
の取込みを行うという手段が採用されている。
【０００３】同様な信号経路の配置において、複数のデ
ータ出力部およびデータ入力部によって信号経路を共有
し、複数のデータ出力部のうちの任意の一つのデータ出
力部および複数のデータ入力部のうちの任意の一つのデ
ータ入力部を選択してそれらの間でデータを行うように
しているのが一般的である。
ータ出力部およびデータ入力部によって信号経路を共有
し、複数のデータ出力部のうちの任意の一つのデータ出
力部および複数のデータ入力部のうちの任意の一つのデ
ータ入力部を選択してそれらの間でデータを行うように
しているのが一般的である。
【０００４】このような手段は、データを伝達するため
のデータ出力部は、制御信号の状態の変化と連動してデ
ータバスに対して送出するデータを整えるため、タイミ
ングを指定する制御信号によってデータを整えて保持す
るデータラッチ回路と、データ出力部およびデータ入力
部の選択状況に応じて動作を規制するための制御信号に
よってデータバスに対するデータ信号の出力を制御され
るバスドライバとが設けられている。
のデータ出力部は、制御信号の状態の変化と連動してデ
ータバスに対して送出するデータを整えるため、タイミ
ングを指定する制御信号によってデータを整えて保持す
るデータラッチ回路と、データ出力部およびデータ入力
部の選択状況に応じて動作を規制するための制御信号に
よってデータバスに対するデータ信号の出力を制御され
るバスドライバとが設けられている。
【０００５】
【発明が解決しようとする課題】上述したような従来の
デジタルデータの伝達手段は、データの有効部を決定す
るための制御信号の状態の変化に応じてデータバスに対
して送出するデータを整えるとき、データバスの全ビッ
トが同じタイミングで同時に変化する。
デジタルデータの伝達手段は、データの有効部を決定す
るための制御信号の状態の変化に応じてデータバスに対
して送出するデータを整えるとき、データバスの全ビッ
トが同じタイミングで同時に変化する。
【０００６】また、データ出力部およびデータ入力部の
選択状況が変ってデータバスに対するデータ信号の出力
状態が変化するときも、データバスの全ビットが同時に
変化する。
選択状況が変ってデータバスに対するデータ信号の出力
状態が変化するときも、データバスの全ビットが同時に
変化する。
【０００７】データバスによって伝達されるデータの組
合わせによっては、大多数のビットが、最悪の場合は全
ビットが、同じビット値で反転することがあり、このと
き、データバスの駆動信号の変化がグランドレベルの変
動や信号線間の誘導ノイズを誘発して他の信号に影響を
与え、影響の度合によってはその信号の論理値が反転す
ることがある。このため、この信号によって制御される
装置が誤動作を起すという欠点を有している。
合わせによっては、大多数のビットが、最悪の場合は全
ビットが、同じビット値で反転することがあり、このと
き、データバスの駆動信号の変化がグランドレベルの変
動や信号線間の誘導ノイズを誘発して他の信号に影響を
与え、影響の度合によってはその信号の論理値が反転す
ることがある。このため、この信号によって制御される
装置が誤動作を起すという欠点を有している。
【０００８】
【課題を解決するための手段】本発明の第一の同時切替
制限器は、データバスに出力するデータを整えるための
数段階の遅延差を有する制御信号を出力するデータ整備
制御信号遅延部と、前記データバスに送出するデータを
１ビット単位または数ビット単位に前記データ整備制御
信号遅延部からの前記制御信号によって取込むデータを
切替えるかまたは取込んだデータを保持して出力するデ
ータ保持部とを備えたものであり、更に、データバスに
接続するバスドライバの出力を規制するための数段階の
遅延差を有する制御信号を出力する出力規制制御信号遅
延部と、前記データ保持部の出力信号を１ビット単位ま
たは数ビット単位に前記出力規制制御信号遅延部からの
制御信号に基いて出力する出力データ規制部とを備えた
ものである。
制限器は、データバスに出力するデータを整えるための
数段階の遅延差を有する制御信号を出力するデータ整備
制御信号遅延部と、前記データバスに送出するデータを
１ビット単位または数ビット単位に前記データ整備制御
信号遅延部からの前記制御信号によって取込むデータを
切替えるかまたは取込んだデータを保持して出力するデ
ータ保持部とを備えたものであり、更に、データバスに
接続するバスドライバの出力を規制するための数段階の
遅延差を有する制御信号を出力する出力規制制御信号遅
延部と、前記データ保持部の出力信号を１ビット単位ま
たは数ビット単位に前記出力規制制御信号遅延部からの
制御信号に基いて出力する出力データ規制部とを備えた
ものである。
【０００９】本発明の第二の同時切替制限器は、同じ周
期で位相が異なる複数のクロック信号からなる制御信号
を発生するタイミング発生部と、データバスに出力する
データを前記タイミング発生部からの制御信号によって
異なったクロックで取込んで出力するデータ改修部とを
備えたものであり、更に、データバスに接続するバスド
ライバの出力を規制するためにタイミングを数段階に変
化させた制御信号を出力する出力規制制御信号改修部
と、前記データ保持部の出力信号を１ビット単位または
数ビット単位に前記出力規制制御信号改修部からの制御
信号に基いて出力する出力データ規制部とを備えたもの
である。
期で位相が異なる複数のクロック信号からなる制御信号
を発生するタイミング発生部と、データバスに出力する
データを前記タイミング発生部からの制御信号によって
異なったクロックで取込んで出力するデータ改修部とを
備えたものであり、更に、データバスに接続するバスド
ライバの出力を規制するためにタイミングを数段階に変
化させた制御信号を出力する出力規制制御信号改修部
と、前記データ保持部の出力信号を１ビット単位または
数ビット単位に前記出力規制制御信号改修部からの制御
信号に基いて出力する出力データ規制部とを備えたもの
である。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第一の実施例を示す回路図
である。
である。
【００１２】図１の同時切替制限器１は、従来から用い
られている一般的なデータバスへの出力部であるデータ
ラッチ部２およびバスドライバ３の間に配置され、９ビ
ットのデータバスを３ビット単位に同時に切替える機能
を有している。
られている一般的なデータバスへの出力部であるデータ
ラッチ部２およびバスドライバ３の間に配置され、９ビ
ットのデータバスを３ビット単位に同時に切替える機能
を有している。
【００１３】データラッチ部２は、本体制御部（図示省
略）が発生するデータ信号１０を、制御信号１１によっ
て取込んでラッチした後、データ信号２０として出力す
る。制御信号１１は、データバスに送出するデータを整
えるためのタイミングを指定する信号である。
略）が発生するデータ信号１０を、制御信号１１によっ
て取込んでラッチした後、データ信号２０として出力す
る。制御信号１１は、データバスに送出するデータを整
えるためのタイミングを指定する信号である。
【００１４】データラッチ部２が出力したデータ信号２
０は、従来は、信号レベルが同時に変化してバスドライ
バ３を介してデータバスに出力されていたため、切替え
の駆動のときの出力が大きくなって、信号レベルの同時
切替えによるノイズがデータバスに発生していたが、図
１の実施例においては、データ整備制御信号遅延部４か
ら制御信号４０がデータ保持部５に送られるため、デー
タ保持部５は、データラッチ部２が出力したデータ信号
２０を、タイミングを複数段に分散して取込んでラッチ
した後、出力する。
０は、従来は、信号レベルが同時に変化してバスドライ
バ３を介してデータバスに出力されていたため、切替え
の駆動のときの出力が大きくなって、信号レベルの同時
切替えによるノイズがデータバスに発生していたが、図
１の実施例においては、データ整備制御信号遅延部４か
ら制御信号４０がデータ保持部５に送られるため、デー
タ保持部５は、データラッチ部２が出力したデータ信号
２０を、タイミングを複数段に分散して取込んでラッチ
した後、出力する。
【００１５】制御信号４０は、遅延素子４１および４２
によって異った時間だけ遅延した信号であり、３種類の
タイミングをデータ保持部５のデータラッチ回路５１〜
５９に対して指示する。従って、データ保持部５が出力
するデータ信号５０は、全ビットの信号レベルが同時に
変化することはなく、これがデータバスに出力されたと
き、信号レベルの同時切替えによってデータバスに発生
するノイズは大幅に減少する。
によって異った時間だけ遅延した信号であり、３種類の
タイミングをデータ保持部５のデータラッチ回路５１〜
５９に対して指示する。従って、データ保持部５が出力
するデータ信号５０は、全ビットの信号レベルが同時に
変化することはなく、これがデータバスに出力されたと
き、信号レベルの同時切替えによってデータバスに発生
するノイズは大幅に減少する。
【００１６】しかし、複数の出力部が同じデータバスを
共用する場合は、それら中の一つの出力部を選択し、バ
スドライバの出力を規制するための制御信号によって、
データバスに対してデータ信号を出力するバスドライバ
の駆動を制御することがあり、このときも、データバス
上の信号レベルの同時切替えが発生し、上述のときと同
様な現象が起る。
共用する場合は、それら中の一つの出力部を選択し、バ
スドライバの出力を規制するための制御信号によって、
データバスに対してデータ信号を出力するバスドライバ
の駆動を制御することがあり、このときも、データバス
上の信号レベルの同時切替えが発生し、上述のときと同
様な現象が起る。
【００１７】図１の出力規制制御信号遅延部６は、バス
ドライバ３の出力を規制するための制御信号１２を、遅
延素子４１および４２によって異った時間だけ遅延した
制御信号６０を出力する。出力データ規制部７は、制御
信号６０に基き、バスドライバ３が出力を禁止されてい
るときの出力状態と等価なデータと、データ保持部５が
出力するデータ信号５０とを分割して切替えて出力す
る。また、バスドライバ３の出力部も、出力規制制御信
号遅延部６で遅延されて補正された制御信号６０の一つ
によって制御し、バスドライバ３の出力部が同時に駆動
や停止を行っても、データ信号７０が制御されているた
め、データバス上の信号レベルが同時に切替わることは
ない。なお、バスドライバ３が、制御信号６０によって
個々のビットの出力部を制御することができるときは、
バスドライバ３によって出力データ規制部７を兼ねさせ
ることが可能である。
ドライバ３の出力を規制するための制御信号１２を、遅
延素子４１および４２によって異った時間だけ遅延した
制御信号６０を出力する。出力データ規制部７は、制御
信号６０に基き、バスドライバ３が出力を禁止されてい
るときの出力状態と等価なデータと、データ保持部５が
出力するデータ信号５０とを分割して切替えて出力す
る。また、バスドライバ３の出力部も、出力規制制御信
号遅延部６で遅延されて補正された制御信号６０の一つ
によって制御し、バスドライバ３の出力部が同時に駆動
や停止を行っても、データ信号７０が制御されているた
め、データバス上の信号レベルが同時に切替わることは
ない。なお、バスドライバ３が、制御信号６０によって
個々のビットの出力部を制御することができるときは、
バスドライバ３によって出力データ規制部７を兼ねさせ
ることが可能である。
【００１８】次に上述のように構成した同時切替制限器
１の動作について説明する。
１の動作について説明する。
【００１９】図１の実施例は、既述のように、９ビット
のデータバスのデータを切替えるとき、同時に切替える
ビット数を３ビットに制限したものであり、データ整備
制御信号遅延部４の遅延素子４１は、制御信号１１を所
定の時間だけ遅らせてた信号４０ｂを出力し、遅延素子
４２は、遅延素子４１の出力信号４０ｂを更に所定の時
間だけ遅らせてた信号４０ｃを出力する。従って制御信
号４０は、制御信号１１と同じタイミングの制御信号４
０ａを含めた３段階の遅延差を有する信号となる。
のデータバスのデータを切替えるとき、同時に切替える
ビット数を３ビットに制限したものであり、データ整備
制御信号遅延部４の遅延素子４１は、制御信号１１を所
定の時間だけ遅らせてた信号４０ｂを出力し、遅延素子
４２は、遅延素子４１の出力信号４０ｂを更に所定の時
間だけ遅らせてた信号４０ｃを出力する。従って制御信
号４０は、制御信号１１と同じタイミングの制御信号４
０ａを含めた３段階の遅延差を有する信号となる。
【００２０】データ保持部５のデータラッチ回路（Ｄタ
イプラッチ）５１および５４および５７は、それぞれデ
ータラッチ部２の出力のデータ信号２０の第一ビットお
よび第四ビットおよび第七ビットを入力し、制御信号４
０のうちのデータラッチ部２がデータを取込むときのタ
イミングを指定する制御信号１１と同じタイミングの制
御信号４０ａによってデータ信号２０を取込んで出力す
る。制御信号１１は、一定時間の間アクティブになる信
号であり、この信号によってデータ信号１０がデータラ
ッチ部２に取込まれる。
イプラッチ）５１および５４および５７は、それぞれデ
ータラッチ部２の出力のデータ信号２０の第一ビットお
よび第四ビットおよび第七ビットを入力し、制御信号４
０のうちのデータラッチ部２がデータを取込むときのタ
イミングを指定する制御信号１１と同じタイミングの制
御信号４０ａによってデータ信号２０を取込んで出力す
る。制御信号１１は、一定時間の間アクティブになる信
号であり、この信号によってデータ信号１０がデータラ
ッチ部２に取込まれる。
【００２１】データ保持部５のデータラッチ回路（Ｄタ
イプラッチ）５２および５５および５８は、それぞれデ
ータラッチ部２の出力のデータ信号２０の第二ビットお
よび第五ビットおよび第八ビットを入力し、遅延素子４
１によって制御信号１１より所定の時間だけ遅らせてた
制御信号４０ｂによってデータ信号２０を取込んで出力
する。データラッチ回路（Ｄタイプラッチ）５３および
５６および５９は、それぞれデータラッチ部２の出力の
データ信号２０の第三ビットおよび第六ビットおよび第
九ビットを入力し、遅延素子４２によって制御信号１１
ｂより所定の時間だけ遅らせてた制御信号４０ｃによっ
てデータ信号２０を取込んで出力する。データラッチ回
路（Ｄタイプラッチ）５１〜５９は、それぞれが入力す
る制御信号１１ａ〜１１ｃがインアクチブの間、取込ん
だデータ信号を保持する。従って、データ保持部５が出
力するデータ信号５０は、たかだか３ビットを同時に信
号レベルを反転させるのみである。
イプラッチ）５２および５５および５８は、それぞれデ
ータラッチ部２の出力のデータ信号２０の第二ビットお
よび第五ビットおよび第八ビットを入力し、遅延素子４
１によって制御信号１１より所定の時間だけ遅らせてた
制御信号４０ｂによってデータ信号２０を取込んで出力
する。データラッチ回路（Ｄタイプラッチ）５３および
５６および５９は、それぞれデータラッチ部２の出力の
データ信号２０の第三ビットおよび第六ビットおよび第
九ビットを入力し、遅延素子４２によって制御信号１１
ｂより所定の時間だけ遅らせてた制御信号４０ｃによっ
てデータ信号２０を取込んで出力する。データラッチ回
路（Ｄタイプラッチ）５１〜５９は、それぞれが入力す
る制御信号１１ａ〜１１ｃがインアクチブの間、取込ん
だデータ信号を保持する。従って、データ保持部５が出
力するデータ信号５０は、たかだか３ビットを同時に信
号レベルを反転させるのみである。
【００２２】出力規制制御信号遅延部６の遅延素子６１
は、制御信号１２を所定の時間だけ遅らせてた制御信号
６０ｂを出力し、遅延素子６２は、遅延素子６１の出力
の制御信号６０ｂを更に所定の時間だけ遅らせてた制御
信号６０ｃを出力する。従って制御信号６０は、制御信
号１２と同じタイミングの制御信号６０ａを含めた３段
階の遅延差を有する信号となる。３入力オア回路６３
は、制御信号６０ａ〜６０ｃを入力してそれらの論理和
の制御信号６４を出力する。従って、制御信号６４は、
制御信号６０ａ〜６０ｃにうちの何れかがアクティブで
ある間はアクティブであるようにアクティブ時間を延長
した信号となる。
は、制御信号１２を所定の時間だけ遅らせてた制御信号
６０ｂを出力し、遅延素子６２は、遅延素子６１の出力
の制御信号６０ｂを更に所定の時間だけ遅らせてた制御
信号６０ｃを出力する。従って制御信号６０は、制御信
号１２と同じタイミングの制御信号６０ａを含めた３段
階の遅延差を有する信号となる。３入力オア回路６３
は、制御信号６０ａ〜６０ｃを入力してそれらの論理和
の制御信号６４を出力する。従って、制御信号６４は、
制御信号６０ａ〜６０ｃにうちの何れかがアクティブで
ある間はアクティブであるようにアクティブ時間を延長
した信号となる。
【００２３】出力データ規制部７の２入力アンド回路７
１および７４および７７は、制御信号１２と同じタイミ
ングの制御信号６０ａがアクティブである間は、それぞ
れが入力するＤタイプラッチ５１または５４または５７
からのデータ信号５０の論理値を出力し、制御信号６０
ａがインアクティブである間は、論理値“０”を出力す
る。２入力アンド回路７２および７５および７８は、制
御信号６０ｂがアクティブである間は、それぞれが入力
するＤタイプラッチ５２または５５または５８からのデ
ータ信号５０の論理値を出力し、制御信号６０ｂがイン
アクティブである間は、論理値“０”を出力する。２入
力アンド回路７３および７６および７９は、制御信号６
０ｃがアクティブである間は、それぞれが入力するＤタ
イプラッチ５３または５６または５９からのデータ信号
５０の論理値を出力し、制御信号６０ｃがインアクティ
ブである間は、論理値“０”を出力する。従って、制御
信号１２がアクティブに変ったとき、出力データ規制部
７の出力のデータ信号７０が同時にアクティブに反転す
るのは３ビットのみであり、同様に、制御信号１２がイ
ンアクティブに変ったとき、出力データ規制部７の出力
のデータ信号７０が同時にインアクティブに反転するの
も３ビットのみである。
１および７４および７７は、制御信号１２と同じタイミ
ングの制御信号６０ａがアクティブである間は、それぞ
れが入力するＤタイプラッチ５１または５４または５７
からのデータ信号５０の論理値を出力し、制御信号６０
ａがインアクティブである間は、論理値“０”を出力す
る。２入力アンド回路７２および７５および７８は、制
御信号６０ｂがアクティブである間は、それぞれが入力
するＤタイプラッチ５２または５５または５８からのデ
ータ信号５０の論理値を出力し、制御信号６０ｂがイン
アクティブである間は、論理値“０”を出力する。２入
力アンド回路７３および７６および７９は、制御信号６
０ｃがアクティブである間は、それぞれが入力するＤタ
イプラッチ５３または５６または５９からのデータ信号
５０の論理値を出力し、制御信号６０ｃがインアクティ
ブである間は、論理値“０”を出力する。従って、制御
信号１２がアクティブに変ったとき、出力データ規制部
７の出力のデータ信号７０が同時にアクティブに反転す
るのは３ビットのみであり、同様に、制御信号１２がイ
ンアクティブに変ったとき、出力データ規制部７の出力
のデータ信号７０が同時にインアクティブに反転するの
も３ビットのみである。
【００２４】バスドライバ３は、その出力部の出力を制
御する信号がインアクティブのときに論理値“０”を出
力するように構成してある。従って制御用の信号として
３入力オア回路６３の出力の制御信号６４を用いること
により、制御信号１２が変化しとたときも、バスドライ
バ３の出力のデータ信号３０は、たかだか３ビットしか
同時に反転しない。
御する信号がインアクティブのときに論理値“０”を出
力するように構成してある。従って制御用の信号として
３入力オア回路６３の出力の制御信号６４を用いること
により、制御信号１２が変化しとたときも、バスドライ
バ３の出力のデータ信号３０は、たかだか３ビットしか
同時に反転しない。
【００２５】データ信号を分割する数および分割すると
きのビットの組合わせは、図１の実施例に限定されるも
のではなく、全体を均等に分割して適当に組合わせれば
よい。またビットの総数が異なる場合も、そのビット数
に応じて分割数を定め、図１の実施例と同様な構成で各
機能要素の構成数を増減する。
きのビットの組合わせは、図１の実施例に限定されるも
のではなく、全体を均等に分割して適当に組合わせれば
よい。またビットの総数が異なる場合も、そのビット数
に応じて分割数を定め、図１の実施例と同様な構成で各
機能要素の構成数を増減する。
【００２６】図２は本発明の第二の実施例を示す回路図
である。
である。
【００２７】図２の同時切替制限器１０１は、従来から
用いられている一般的なデータバスへの出力部であるデ
ータラッチ部２およびバスドライバ３の間に配置され、
９ビットのデータバスを３ビット単位に同時に切替える
機能を有している。
用いられている一般的なデータバスへの出力部であるデ
ータラッチ部２およびバスドライバ３の間に配置され、
９ビットのデータバスを３ビット単位に同時に切替える
機能を有している。
【００２８】データラッチ部２は、図１の実施例と同じ
ものであり、本体制御部（図示省略）が発生するデータ
信号１０を、制御信号１１によって取込んでラッチした
後、データ信号２０として出力する。制御信号１１は、
データバスに送出するデータを整えるためのタイミング
を指定する信号である。
ものであり、本体制御部（図示省略）が発生するデータ
信号１０を、制御信号１１によって取込んでラッチした
後、データ信号２０として出力する。制御信号１１は、
データバスに送出するデータを整えるためのタイミング
を指定する信号である。
【００２９】タイミング発生部４は、同じ周期で位相が
異なる複数のクロック信号からなる制御信号１４０を発
生する。データ改修部１０５は、データラッチ部２が出
力するデータ信号を制御信号１４０によって取込み、タ
イミングを分散したデータ信号１５０を出力する。従っ
てデータ改修部１０５が出力するデータ信号１５０は、
データバス上で信号レベルが切替わるとき、全てのビッ
トが同時に切替わることはなく、これがデータバスに出
力されたとき、信号レベルの同時切替えによってデータ
バスに発生するノイズは大幅に減少する。
異なる複数のクロック信号からなる制御信号１４０を発
生する。データ改修部１０５は、データラッチ部２が出
力するデータ信号を制御信号１４０によって取込み、タ
イミングを分散したデータ信号１５０を出力する。従っ
てデータ改修部１０５が出力するデータ信号１５０は、
データバス上で信号レベルが切替わるとき、全てのビッ
トが同時に切替わることはなく、これがデータバスに出
力されたとき、信号レベルの同時切替えによってデータ
バスに発生するノイズは大幅に減少する。
【００３０】複数の出力部が同じデータバスを共用する
場合は、それら中の一つの出力部を選択し、バスドライ
バの出力を規制するための制御信号によって、データバ
スに対してデータ信号を出力するバスドライバの駆動を
制御することがあり、このときも、データバス上の信号
レベルの同時切替えが発生し、上述のときと同様な現象
が起る。出力規制制御信号改修部１０６は、バスドライ
バ３の出力を規制するための制御信号１１２を基準と
し、タイミングを３段階に変えた制御信号１６０を出力
する。出力データ規制部１０７は、制御信号１６０に基
いて、バスドライバ３が出力を禁止されているときの出
力状態と等価なデータと、データ改修部１０５が出力す
るデータ信号１５０とを分割して切替えて出力する。ま
た、バスドライバ３の出力部も、出力規制制御信号改修
部１０６でタイミングを補正された制御信号１６０のう
ちの一つの信号で制御し、バスドライバ３の出力部が同
時に駆動や停止を行っても、データ信号１７０が制御さ
れているため、データバス上の信号レベルが同時に切替
わることはない。なお、バスドライバ３の制御を分割す
ることができ、それらを制御信号１６０によって制御す
ることができるときは、バスドライバ３によって出力デ
ータ規制部１０７を兼ねさせることが可能である。
場合は、それら中の一つの出力部を選択し、バスドライ
バの出力を規制するための制御信号によって、データバ
スに対してデータ信号を出力するバスドライバの駆動を
制御することがあり、このときも、データバス上の信号
レベルの同時切替えが発生し、上述のときと同様な現象
が起る。出力規制制御信号改修部１０６は、バスドライ
バ３の出力を規制するための制御信号１１２を基準と
し、タイミングを３段階に変えた制御信号１６０を出力
する。出力データ規制部１０７は、制御信号１６０に基
いて、バスドライバ３が出力を禁止されているときの出
力状態と等価なデータと、データ改修部１０５が出力す
るデータ信号１５０とを分割して切替えて出力する。ま
た、バスドライバ３の出力部も、出力規制制御信号改修
部１０６でタイミングを補正された制御信号１６０のう
ちの一つの信号で制御し、バスドライバ３の出力部が同
時に駆動や停止を行っても、データ信号１７０が制御さ
れているため、データバス上の信号レベルが同時に切替
わることはない。なお、バスドライバ３の制御を分割す
ることができ、それらを制御信号１６０によって制御す
ることができるときは、バスドライバ３によって出力デ
ータ規制部１０７を兼ねさせることが可能である。
【００３１】次に上述のように構成した同時切替制限器
１０１の動作について説明する。
１０１の動作について説明する。
【００３２】図２の実施例は、既述のように、９ビット
のデータバスのデータを切替えるとき、同時に切替える
ビット数を３ビットに制限したものである。
のデータバスのデータを切替えるとき、同時に切替える
ビット数を３ビットに制限したものである。
【００３３】タイミング発生部１０４のオシレータ１４
１は、一定周期のデジタルのクロック信号４１０を発生
する。２入力ノア回路１４２は、Ｄタイプフリップフロ
ップ（Ｆ／Ｆ）１４３および１４４の出力信号を入力
し、それらが共に論理値“０”のとき論理値“１”を出
力し、それ以外のときは論理値“０”を出力する。
１は、一定周期のデジタルのクロック信号４１０を発生
する。２入力ノア回路１４２は、Ｄタイプフリップフロ
ップ（Ｆ／Ｆ）１４３および１４４の出力信号を入力
し、それらが共に論理値“０”のとき論理値“１”を出
力し、それ以外のときは論理値“０”を出力する。
【００３４】ＤタイプＦ／Ｆ１４３は２入力ノア回路１
４２の出力信号を、ＤタイプＦ／Ｆ１４４はＤタイプＦ
／Ｆ１４３の出力信号を、ＤタイプＦ／Ｆ１４５はＤタ
イプＦ／Ｆ１４４の出力信号をそれぞれデータとし、ク
ロック信号４１０の周期で入力信号を変化させた出力信
号を出力する。この結果、ＤタイプＦ／Ｆ１４３〜１４
５は、それらのうちの何れか一つの出力信号のみが論理
値“１”となり、他のＤタイプＦ／Ｆの出力信号は論理
値“０”となる。そしてその状態は、クロック信号４１
０の１周期毎に順次に移動し、異なる位相差を有する３
個のクロック信号１４０ａ・１４０ｂ・１４０ｃからな
る制御信号１４０を出力する。
４２の出力信号を、ＤタイプＦ／Ｆ１４４はＤタイプＦ
／Ｆ１４３の出力信号を、ＤタイプＦ／Ｆ１４５はＤタ
イプＦ／Ｆ１４４の出力信号をそれぞれデータとし、ク
ロック信号４１０の周期で入力信号を変化させた出力信
号を出力する。この結果、ＤタイプＦ／Ｆ１４３〜１４
５は、それらのうちの何れか一つの出力信号のみが論理
値“１”となり、他のＤタイプＦ／Ｆの出力信号は論理
値“０”となる。そしてその状態は、クロック信号４１
０の１周期毎に順次に移動し、異なる位相差を有する３
個のクロック信号１４０ａ・１４０ｂ・１４０ｃからな
る制御信号１４０を出力する。
【００３５】データ改修部１０５のＤタイプＦ／Ｆ１５
１および１５４および１５７は、それぞれデータラッチ
部２の出力のデータ信号２０の第一ビットおよび第四ビ
ットおよび第七ビットを入力し、制御信号１４０のうち
のＤタイプＦ／Ｆ１４３の出力のクロック信号１４０ａ
によって データ信号２０を取込んで出力する。
１および１５４および１５７は、それぞれデータラッチ
部２の出力のデータ信号２０の第一ビットおよび第四ビ
ットおよび第七ビットを入力し、制御信号１４０のうち
のＤタイプＦ／Ｆ１４３の出力のクロック信号１４０ａ
によって データ信号２０を取込んで出力する。
【００３６】同様に、データ改修部１０５のＤタイプＦ
／Ｆ１５２および１５５および１５８は、それぞれデー
タラッチ部２の出力のデータ信号２０の第二ビットおよ
び第五ビットおよび第八ビットを入力し、制御信号１４
０のうちのＤタイプＦ／Ｆ１４４の出力のクロック信号
１４０ｂによって データ信号２０を取込んで出力す
る。
／Ｆ１５２および１５５および１５８は、それぞれデー
タラッチ部２の出力のデータ信号２０の第二ビットおよ
び第五ビットおよび第八ビットを入力し、制御信号１４
０のうちのＤタイプＦ／Ｆ１４４の出力のクロック信号
１４０ｂによって データ信号２０を取込んで出力す
る。
【００３７】また、データ改修部１０５のＤタイプＦ／
Ｆ１５３および１５６および１５９は、それぞれデータ
ラッチ部２の出力のデータ信号２０の第三ビットおよび
第六ビットおよび第九ビットを入力し、制御信号１４０
のうちのＤタイプＦ／Ｆ１４５の出力のクロック信号１
４０ｃによって データ信号２０を取込んで出力する。
Ｆ１５３および１５６および１５９は、それぞれデータ
ラッチ部２の出力のデータ信号２０の第三ビットおよび
第六ビットおよび第九ビットを入力し、制御信号１４０
のうちのＤタイプＦ／Ｆ１４５の出力のクロック信号１
４０ｃによって データ信号２０を取込んで出力する。
【００３８】従って、ＤタイプＦ／Ｆ１５１〜１５９の
出力は、３ビット単位でクロック信号４１０の１周期分
ずつずれて変化するため、全てが同時に変化することは
なく、データ改修部５が出力するデータ信号１５０も、
たかだか３ビットしか同時に反転しない。
出力は、３ビット単位でクロック信号４１０の１周期分
ずつずれて変化するため、全てが同時に変化することは
なく、データ改修部５が出力するデータ信号１５０も、
たかだか３ビットしか同時に反転しない。
【００３９】出力規制制御信号改修部１０６のＤタイプ
Ｆ／Ｆ１６１は制御信号１１２を、ＤタイプＦ／Ｆ１６
２はＤタイプＦ／Ｆ１６１の出力の制御信号１６０ａ
を、ＤタイプＦ／Ｆ１６３はＤタイプＦ／Ｆ１６２の出
力の制御信号１６０ｂをそれぞれデータとし、クロック
信号４１０の周期でそれぞれのデータを取込んで制御信
号１６０ａ〜１６０ｃを出力する。３入力オア回路１６
４は、制御信号１６０ａ〜１６０ｃを入力してそれらの
論理和の制御信号１６５を信号を出力する。従って、Ｄ
タイプＦ／Ｆ１６１〜１６３の出力信号が制御信号１１
２と等価な状態から１周期ずつ遅れて変化する信号であ
るため、３入力オア回路１６４の出力信号は、それらの
何れかがアクティブ状態であるときはアクティブ状態と
なる制御信号１６５を出力する。バスドライバ３は、そ
の出力部の出力を制御する信号が論理値“１”のときに
出力するように構成してある。
Ｆ／Ｆ１６１は制御信号１１２を、ＤタイプＦ／Ｆ１６
２はＤタイプＦ／Ｆ１６１の出力の制御信号１６０ａ
を、ＤタイプＦ／Ｆ１６３はＤタイプＦ／Ｆ１６２の出
力の制御信号１６０ｂをそれぞれデータとし、クロック
信号４１０の周期でそれぞれのデータを取込んで制御信
号１６０ａ〜１６０ｃを出力する。３入力オア回路１６
４は、制御信号１６０ａ〜１６０ｃを入力してそれらの
論理和の制御信号１６５を信号を出力する。従って、Ｄ
タイプＦ／Ｆ１６１〜１６３の出力信号が制御信号１１
２と等価な状態から１周期ずつ遅れて変化する信号であ
るため、３入力オア回路１６４の出力信号は、それらの
何れかがアクティブ状態であるときはアクティブ状態と
なる制御信号１６５を出力する。バスドライバ３は、そ
の出力部の出力を制御する信号が論理値“１”のときに
出力するように構成してある。
【００４０】出力データ規制部１０７の２入力アンド回
路１７１および１７４および１７７は、制御信号１６０
のうちのＤタイプＦ／Ｆ１６１の出力の制御信号１６０
ａがアクティブ（論理値“１”）である間は、それぞれ
が入力するＤタイプＦ／Ｆ１５１または１５４または１
５７からのデータ信号１５０の論理値を出力し、制御信
号６０ａがインアクティブ（論理値“０”）である間
は、論理値“０”を出力する。２入力アンド回路１７２
および１７５および１７８は、制御信号１６０ｂがアク
ティブである間は、それぞれが入力するＤタイプＦ／Ｆ
１５２または１５５または１５８からのデータ信号１５
０の論理値を出力し、制御信号１６０ｂがインアクティ
ブである間は、論理値“０”を出力する。２入力アンド
回路１７３および１７６および１７９は、制御信号１６
０ｃがアクティブである間は、それぞれが入力するＤタ
イプＦ／Ｆ１５３または１５６または１５９からのデー
タ信号１５０の論理値を出力し、制御信号１６０ｃがイ
ンアクティブである間は、論理値“０”を出力する。従
って、制御信号１１２が論理値“１”に変った後、出力
データ規制部１０７の出力のデータ信号１７０が同時に
アクティブに反転するのは３ビットのみであり、同様
に、制御信号１１２がインアクティブに変ったとき、出
力データ規制部１０７の出力のデータ信号１７０が同時
にインアクティブに反転するのも３ビットのみである。
路１７１および１７４および１７７は、制御信号１６０
のうちのＤタイプＦ／Ｆ１６１の出力の制御信号１６０
ａがアクティブ（論理値“１”）である間は、それぞれ
が入力するＤタイプＦ／Ｆ１５１または１５４または１
５７からのデータ信号１５０の論理値を出力し、制御信
号６０ａがインアクティブ（論理値“０”）である間
は、論理値“０”を出力する。２入力アンド回路１７２
および１７５および１７８は、制御信号１６０ｂがアク
ティブである間は、それぞれが入力するＤタイプＦ／Ｆ
１５２または１５５または１５８からのデータ信号１５
０の論理値を出力し、制御信号１６０ｂがインアクティ
ブである間は、論理値“０”を出力する。２入力アンド
回路１７３および１７６および１７９は、制御信号１６
０ｃがアクティブである間は、それぞれが入力するＤタ
イプＦ／Ｆ１５３または１５６または１５９からのデー
タ信号１５０の論理値を出力し、制御信号１６０ｃがイ
ンアクティブである間は、論理値“０”を出力する。従
って、制御信号１１２が論理値“１”に変った後、出力
データ規制部１０７の出力のデータ信号１７０が同時に
アクティブに反転するのは３ビットのみであり、同様
に、制御信号１１２がインアクティブに変ったとき、出
力データ規制部１０７の出力のデータ信号１７０が同時
にインアクティブに反転するのも３ビットのみである。
【００４１】バスドライバ３は、その出力部の出力を制
御する信号がインアクティブのときに論理値“０”を出
力するように構成してある。従って制御用の信号として
３入力オア回路１６４の出力の制御信号１６５を用いる
ことにより、制御信号１１２が変化しとたときも、バス
ドライバ３の出力のデータ信号３０は、たかだか３ビッ
トしか同時に反転しない。
御する信号がインアクティブのときに論理値“０”を出
力するように構成してある。従って制御用の信号として
３入力オア回路１６４の出力の制御信号１６５を用いる
ことにより、制御信号１１２が変化しとたときも、バス
ドライバ３の出力のデータ信号３０は、たかだか３ビッ
トしか同時に反転しない。
【００４２】
【発明の効果】以上説明したように、本発明の同時切替
制限器は、データバスに出力するデータを切替えるため
の制御信号を複数段に遅延させた制御信号、または、一
つのクロック信号のタイミングを複数段にずらせた制御
信号を生成し、この制御信号によってデータバスに出力
するデータを１ビット単位または数ビット単位に分割し
てデータ保持部またはデータ改修部に取込むことによ
り、信号レベルを同時に変化させてデータバスに出力す
るときのビット数を大幅に減少させることができるとい
うという効果があり、従って、データバスに発生するノ
イズのレベルを低下させて、装置の誤動作を防止できる
という効果がある。
制限器は、データバスに出力するデータを切替えるため
の制御信号を複数段に遅延させた制御信号、または、一
つのクロック信号のタイミングを複数段にずらせた制御
信号を生成し、この制御信号によってデータバスに出力
するデータを１ビット単位または数ビット単位に分割し
てデータ保持部またはデータ改修部に取込むことによ
り、信号レベルを同時に変化させてデータバスに出力す
るときのビット数を大幅に減少させることができるとい
うという効果があり、従って、データバスに発生するノ
イズのレベルを低下させて、装置の誤動作を防止できる
という効果がある。
【図１】本発明の第一の実施例を示す回路図である。
【図２】本発明の第二の実施例を示す回路図である。
１・１０１ 同時切替制限器 ２ データラッチ部 ３ バスドライバ ４ データ整備制御信号遅延部 ５ データ保持部 ６ 出力規制制御信号遅延部 ７ 出力データ規制部 １０・２０・３０・５０・７０・１５０・１７０ デ
ータ信号 １１・１２・４０・４０ａ〜４０ｃ・６０・６０ａ〜６
０ｃ・６４・１１２・１４０・１４０ａ〜１４０ｃ・１
６０・１６０ａ〜１６０ｃ・１６５ 制御信号 ４１・４２・６１・６２ 遅延素子 ５１〜５９ データラッチ回路 ６３・１６４ ３入力オア回路 ７１〜７９・１７１〜１７９ ２入力アンド回路 １０４ タイミング発生器 １０５ データ改修部 １０６ 出力規制制御信号改修部 １０７ 出力データ規制部 １４１ オシレータ １４２ ２入力ノア回路 １４３〜１４５・１５１〜１５９・１６１〜１６３
Ｄタイプフリップフロップ（Ｆ／Ｆ） ４１０ クロック信号
ータ信号 １１・１２・４０・４０ａ〜４０ｃ・６０・６０ａ〜６
０ｃ・６４・１１２・１４０・１４０ａ〜１４０ｃ・１
６０・１６０ａ〜１６０ｃ・１６５ 制御信号 ４１・４２・６１・６２ 遅延素子 ５１〜５９ データラッチ回路 ６３・１６４ ３入力オア回路 ７１〜７９・１７１〜１７９ ２入力アンド回路 １０４ タイミング発生器 １０５ データ改修部 １０６ 出力規制制御信号改修部 １０７ 出力データ規制部 １４１ オシレータ １４２ ２入力ノア回路 １４３〜１４５・１５１〜１５９・１６１〜１６３
Ｄタイプフリップフロップ（Ｆ／Ｆ） ４１０ クロック信号
Claims (4)
- 【請求項１】 データバスに出力するデータを整えるた
めの数段階の遅延差を有する制御信号を出力するデータ
整備制御信号遅延部と、前記データバスに送出するデー
タを１ビット単位または数ビット単位に前記データ整備
制御信号遅延部からの前記制御信号によって取込むかま
たは取込んだデータを保持して出力するデータ保持部と
を備えることを特徴とする同時切替制限器。 - 【請求項２】 データバスに出力するデータを整えるた
めの数段階の遅延差を有する制御信号を出力するデータ
整備制御信号遅延部と、前記データバスに送出するデー
タを１ビット単位または数ビット単位に前記データ整備
制御信号遅延部からの前記制御信号によって取込むデー
タを切替えるかまたは取込んだデータを保持して出力す
るデータ保持部と、データバスに接続するバスドライバ
の出力を規制するための数段階の遅延差を有する制御信
号を出力する出力規制制御信号遅延部と、前記データ保
持部の出力信号を１ビット単位または数ビット単位に前
記出力規制制御信号遅延部からの制御信号に基いて出力
する出力データ規制部とを備えることを特徴とする同時
切替制限器。 - 【請求項３】 同じ周期で位相が異なる複数のクロック
信号からなる制御信号を発生するタイミング発生部と、
データバスに出力するデータを前記タイミング発生部か
らの制御信号によって異なったクロックで取込んで出力
するデータ改修部とを備えることを特徴とする同時切替
制限器。 - 【請求項４】 同じ周期で位相が異なる複数のクロック
信号からなる制御信号を発生するタイミング発生部と、
データバスに出力するデータを前記タイミング発生部か
らの制御信号によって異なったクロックで取込んで出力
するデータ改修部と、データバスに接続するバスドライ
バの出力を規制するためにタイミングを数段階に変化さ
せた制御信号を出力する出力規制制御信号改修部と、前
記データ保持部の出力信号を１ビット単位または数ビッ
ト単位に前記出力規制制御信号改修部からの制御信号に
基いて出力する出力データ規制部とを備えることを特徴
とする同時切替制限器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099103A JPH0644149A (ja) | 1992-04-20 | 1992-04-20 | 同時切替制限器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099103A JPH0644149A (ja) | 1992-04-20 | 1992-04-20 | 同時切替制限器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644149A true JPH0644149A (ja) | 1994-02-18 |
Family
ID=14238511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099103A Withdrawn JPH0644149A (ja) | 1992-04-20 | 1992-04-20 | 同時切替制限器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644149A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11288339A (ja) * | 1998-04-01 | 1999-10-19 | Mitsubishi Electric Corp | 制御回路 |
| JP2005234737A (ja) * | 2004-02-18 | 2005-09-02 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
| JP2007322538A (ja) * | 2006-05-30 | 2007-12-13 | Toshiba Corp | 半導体装置及び表示装置 |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
-
1992
- 1992-04-20 JP JP4099103A patent/JPH0644149A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11288339A (ja) * | 1998-04-01 | 1999-10-19 | Mitsubishi Electric Corp | 制御回路 |
| JP2005234737A (ja) * | 2004-02-18 | 2005-09-02 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
| JP2007322538A (ja) * | 2006-05-30 | 2007-12-13 | Toshiba Corp | 半導体装置及び表示装置 |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
| US9105324B2 (en) | 2010-08-31 | 2015-08-11 | Micron Technology, Inc. | Channel skewing |
| US9542985B2 (en) | 2010-08-31 | 2017-01-10 | Micron Technology, Inc. | Channel skewing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |