JPH0644211B2 - バス制御方式 - Google Patents
バス制御方式Info
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- JPH0644211B2 JPH0644211B2 JP58148943A JP14894383A JPH0644211B2 JP H0644211 B2 JPH0644211 B2 JP H0644211B2 JP 58148943 A JP58148943 A JP 58148943A JP 14894383 A JP14894383 A JP 14894383A JP H0644211 B2 JPH0644211 B2 JP H0644211B2
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- bus
- tristate
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- tri
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- Bus Control (AREA)
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Description
【発明の詳細な説明】 （１）発明の技術分野 本発明は電子計算機などにおけるトライステートバスが
第１・第２装置間に接続されていて、第２装置から主装
置へ伝送する信号が無いとき、第１装置から主装置への
信号を時間遅れ無く送出するようにバスを制御する方式
に関する。
第１・第２装置間に接続されていて、第２装置から主装
置へ伝送する信号が無いとき、第１装置から主装置への
信号を時間遅れ無く送出するようにバスを制御する方式
に関する。
（２）従来技術と問題点 電子計算機の記憶装置のように当初の装置に対し装置を
増設したとき、当初から準備されていた記憶装置を経由
して増設装置が利用される。即ち、第１図に示すよう
に、当初から準備されていた記憶装置を第１装置ＭＭ
１、増設装置を第２装置ＭＭ２とする。主装置としての
中央処理装置ＣＰＵとの入出力端子をＲＤ，ＷＤと示
し、前者は読出し、後者は書込みデータの端子であっ
て、図ではデータの１ビットのみ示している。トライス
テート素子ＴＳ１，ＴＳ２が第１・第２装置間にそれぞ
れ１個設けられ、第１・第２装置間即ち、両トライステ
ート素子間はトライステートバスＴＳＢ１で結ばれてい
る。記憶装置は第１装置側にアレイカード形で８枚、増
設側の第２装置に同様８枚（図ではｎ枚と表示）存在
し、アドレス選択により選出される。なお、図面にはア
レイカードの出力回路のみを示し、＊ＳＥＬｎはｎ枚目
のアレイカードを選択する信号の意味である。第１装置
内のＡＮＤ１は論理積演算回路で、その動作はトライス
テートバスの一つＴＳＢ１を介する第２装置からの信号
と、自己装置（第１装置）のアレイカードからの読出デ
ータとを演算して、中央処理装置ＣＰＵへの端子ＲＤに
信号を与えることである。印はトライステートバスＴ
ＳＢ１と、その他のトライステートバスＴＳＢ２，ＴＳ
Ｂ３の論理“１”の電位を保証させるためプルアップ抵
抗を接続することを示す。アレイカードの何れか一つが
選出されたとき、そのカード出力をＡＮＤ１に印加する
ためのトライステートバスＴＳＢ２には、アレイカード
の出力が現れ、同第１装置内の他のアレイカードとＡＮ
Ｄ１との接続線ＴＳＢ３は“１”となる。
増設したとき、当初から準備されていた記憶装置を経由
して増設装置が利用される。即ち、第１図に示すよう
に、当初から準備されていた記憶装置を第１装置ＭＭ
１、増設装置を第２装置ＭＭ２とする。主装置としての
中央処理装置ＣＰＵとの入出力端子をＲＤ，ＷＤと示
し、前者は読出し、後者は書込みデータの端子であっ
て、図ではデータの１ビットのみ示している。トライス
テート素子ＴＳ１，ＴＳ２が第１・第２装置間にそれぞ
れ１個設けられ、第１・第２装置間即ち、両トライステ
ート素子間はトライステートバスＴＳＢ１で結ばれてい
る。記憶装置は第１装置側にアレイカード形で８枚、増
設側の第２装置に同様８枚（図ではｎ枚と表示）存在
し、アドレス選択により選出される。なお、図面にはア
レイカードの出力回路のみを示し、＊ＳＥＬｎはｎ枚目
のアレイカードを選択する信号の意味である。第１装置
内のＡＮＤ１は論理積演算回路で、その動作はトライス
テートバスの一つＴＳＢ１を介する第２装置からの信号
と、自己装置（第１装置）のアレイカードからの読出デ
ータとを演算して、中央処理装置ＣＰＵへの端子ＲＤに
信号を与えることである。印はトライステートバスＴ
ＳＢ１と、その他のトライステートバスＴＳＢ２，ＴＳ
Ｂ３の論理“１”の電位を保証させるためプルアップ抵
抗を接続することを示す。アレイカードの何れか一つが
選出されたとき、そのカード出力をＡＮＤ１に印加する
ためのトライステートバスＴＳＢ２には、アレイカード
の出力が現れ、同第１装置内の他のアレイカードとＡＮ
Ｄ１との接続線ＴＳＢ３は“１”となる。
なお、第１図において、＊ＷＤＯＮはメモリの動作サイ
クルの前半において、図示しないＣＰＵからのデータ書
込ルートをイネーブルとするための信号である。
クルの前半において、図示しないＣＰＵからのデータ書
込ルートをイネーブルとするための信号である。
＊ＡＤＭＯＮは第２装置のアレイカードが選択されたと
きのみ所定のタイミングで、動作サイクルの後半にオン
となる信号で、第２装置からデータを読出す経路を確立
するための信号である。
きのみ所定のタイミングで、動作サイクルの後半にオン
となる信号で、第２装置からデータを読出す経路を確立
するための信号である。
第１図において、ＤＭＰＸはデータマルチプレクス信号
を示す。またＷＢＦ１，ＷＢＦ２はデータのバッファを
示す。ＷＤＤは書込みデータのアレイカード側の入力端
子を示す。
を示す。またＷＢＦ１，ＷＢＦ２はデータのバッファを
示す。ＷＤＤは書込みデータのアレイカード側の入力端
子を示す。
第１・第２の各装置内にある８枚のアレーカードのそれ
ぞれは、トライステート素子を持ち、４枚のアレーカー
ドがドットによって一つのトライステートバスＴＳＢ２
に接続されている。このバスは装置内にあるために極め
て短い配線長で構成され、終端抵抗とＡＮＤ１素子に接
続される。アレーカードのドット出力をＴＳＢ２とＴＳ
Ｂ３の二つに分けたことは、単にドット数を減らすため
であり、論理的には一つで済むものである。第１または
第２装置が読出し動作を開始したとき、図示していない
デコード回路が読出アドレスをデコードして、その動作
によって作成された選択信号＊ＳＥＬ０〜＊ＳＥＬｎの
何れか一つがオンとなり、対応する１枚のアレーカード
が動作を開始する。アクセスタイムを経過して、読出デ
ータが確定した頃に該読出データをトライステートバス
に出力するためのＤＭＰＸ０〜ｎ信号をアレーカードに
入力する。この信号も先のデコード回路によって一つの
みがオンとなるように制御され、これによって選択され
た１枚のアレーカード上のトライステート素子をオンに
して、読出データをバスに送出する。選択されたアレー
カードを接続するバスをＴＳＢ２とすれば、このバスに
はアレーカードからの出力が現れ、他方の非選択のアレ
ーカードを接続するＴＳＢ３のバスは、トライステート
素子がオフのために高インピーダンスとなり、且つ終端
抵抗によってプルアップされているために、論理的に高
電位の方向に充電されて“１”の信号が現れる。この結
果、ＡＮＤ１素子で論理積が取られ、選択されたアレー
カードの出力のみが主装置に出力される。
ぞれは、トライステート素子を持ち、４枚のアレーカー
ドがドットによって一つのトライステートバスＴＳＢ２
に接続されている。このバスは装置内にあるために極め
て短い配線長で構成され、終端抵抗とＡＮＤ１素子に接
続される。アレーカードのドット出力をＴＳＢ２とＴＳ
Ｂ３の二つに分けたことは、単にドット数を減らすため
であり、論理的には一つで済むものである。第１または
第２装置が読出し動作を開始したとき、図示していない
デコード回路が読出アドレスをデコードして、その動作
によって作成された選択信号＊ＳＥＬ０〜＊ＳＥＬｎの
何れか一つがオンとなり、対応する１枚のアレーカード
が動作を開始する。アクセスタイムを経過して、読出デ
ータが確定した頃に該読出データをトライステートバス
に出力するためのＤＭＰＸ０〜ｎ信号をアレーカードに
入力する。この信号も先のデコード回路によって一つの
みがオンとなるように制御され、これによって選択され
た１枚のアレーカード上のトライステート素子をオンに
して、読出データをバスに送出する。選択されたアレー
カードを接続するバスをＴＳＢ２とすれば、このバスに
はアレーカードからの出力が現れ、他方の非選択のアレ
ーカードを接続するＴＳＢ３のバスは、トライステート
素子がオフのために高インピーダンスとなり、且つ終端
抵抗によってプルアップされているために、論理的に高
電位の方向に充電されて“１”の信号が現れる。この結
果、ＡＮＤ１素子で論理積が取られ、選択されたアレー
カードの出力のみが主装置に出力される。
また、該アドレスによって第２装置側上のアレーカード
が選択された場合、第１装置側のＴＳＢ２，ＴＳＢ３の
各バスに接続されているアレーカードは非選択状態とな
って、高インピーダンスを出力するので、先と同様にＴ
ＳＢ２，ＴＳＢ３のバスは論理“１”の信号が出力され
る。これによって第２装置内で選択されたアレーカード
の出力のみがトライステートバスＴＳＢ１を経由してＡ
ＮＤ１の素子で論理積が取られ、その後に主装置に送出
される。
が選択された場合、第１装置側のＴＳＢ２，ＴＳＢ３の
各バスに接続されているアレーカードは非選択状態とな
って、高インピーダンスを出力するので、先と同様にＴ
ＳＢ２，ＴＳＢ３のバスは論理“１”の信号が出力され
る。これによって第２装置内で選択されたアレーカード
の出力のみがトライステートバスＴＳＢ１を経由してＡ
ＮＤ１の素子で論理積が取られ、その後に主装置に送出
される。
書込み動作についても、書込みアドレスによって選択さ
れた１枚のアレーカードにのみ書込みデータが書込まれ
るが、本発明には直接の関係が無いため、詳細な説明は
省略する。
れた１枚のアレーカードにのみ書込みデータが書込まれ
るが、本発明には直接の関係が無いため、詳細な説明は
省略する。
次に第２図は第１図のタイムチャートを示すため、第２
図により第１図の動作を更に詳しく説明する。第２図に
おいて、ＳＴは動作開始信号、ＷＤは書込データを示
す。ＣＰＵからはＳＴ信号と共にＷＤバス上にＡＤＤ信
号が送出される。ＡＤＤはアドレスの送出タイミングの
部分であり、ここにはオペレーションコードと、書込み
用のアドレスと、読出用のアドレスが入っている。本発
明ではこの両アドレスが異なった場合を示している。Ｒ
Ｄはメモリの読出データを示す。またＲＡＳ信号はメモ
リサイクル中の起動信号で、ＷＥ信号は書込み許可信号
を示し、ＷＥ信号はＲＡＳ信号と同時のとき許可状態を
得る。
図により第１図の動作を更に詳しく説明する。第２図に
おいて、ＳＴは動作開始信号、ＷＤは書込データを示
す。ＣＰＵからはＳＴ信号と共にＷＤバス上にＡＤＤ信
号が送出される。ＡＤＤはアドレスの送出タイミングの
部分であり、ここにはオペレーションコードと、書込み
用のアドレスと、読出用のアドレスが入っている。本発
明ではこの両アドレスが異なった場合を示している。Ｒ
Ｄはメモリの読出データを示す。またＲＡＳ信号はメモ
リサイクル中の起動信号で、ＷＥ信号は書込み許可信号
を示し、ＷＥ信号はＲＡＳ信号と同時のとき許可状態を
得る。
第１・第２装置に対する主装置として中央処理装置ＣＰ
Ｕを使用し、第１・第２装置のメモリ動作は第２図に示
すように１メモリサイクル中にメモリを２回起動する。
これは、それぞれ別のアドレスに対して同時に書込みと
読出の要求が中央処理装置ＣＰＵによって要求された場
合、１メモリサイクルの前半にＣＰＵからの書込みデー
タを受取ながら、読出アドレスに対応するメモリ素子を
起動して読出動作を行ない読出データＲＤを得る。
Ｕを使用し、第１・第２装置のメモリ動作は第２図に示
すように１メモリサイクル中にメモリを２回起動する。
これは、それぞれ別のアドレスに対して同時に書込みと
読出の要求が中央処理装置ＣＰＵによって要求された場
合、１メモリサイクルの前半にＣＰＵからの書込みデー
タを受取ながら、読出アドレスに対応するメモリ素子を
起動して読出動作を行ない読出データＲＤを得る。
次に後半のサイクルでは、書込みアドレスに対応するメ
モリ素子を起動し、書込みデータレジスタに格納されて
いた先の書込みデータを、書込み動作によって書込みを
行ない、メモリサイクルを終わる。
モリ素子を起動し、書込みデータレジスタに格納されて
いた先の書込みデータを、書込み動作によって書込みを
行ない、メモリサイクルを終わる。
サイクルの前半にはＣＰＵから書込みデータがＷＤ１〜
ＷＤ４と示すように４回送出され、トライステートバス
ＴＳＢ１を経由して、第２装置側に書込みデータが送出
される。そして第２装置のアレイカードについて書込み
アドレスによって指定されたアドレス位置より連続した
アドレスに書込みデータを書込む。この間には第１装置
内のメモリ素子が起動され、読出動作が開始される。こ
のメモリ素子から読出したデータが４回続けて読出さ
れ、それは読出しアドレスによって指定されたアドレス
からである。そして、先の書込みデータの伝送が終わる
とき、それを待ってからＴＳＢ１またはＴＳＢ２からの
読出データをＡＮＤ１素子を経由してＣＰＵに送出す
る。換言すれば、最後の書込みデータを受け取らない限
り、読出データの送出が出来ないことことになる。
ＷＤ４と示すように４回送出され、トライステートバス
ＴＳＢ１を経由して、第２装置側に書込みデータが送出
される。そして第２装置のアレイカードについて書込み
アドレスによって指定されたアドレス位置より連続した
アドレスに書込みデータを書込む。この間には第１装置
内のメモリ素子が起動され、読出動作が開始される。こ
のメモリ素子から読出したデータが４回続けて読出さ
れ、それは読出しアドレスによって指定されたアドレス
からである。そして、先の書込みデータの伝送が終わる
とき、それを待ってからＴＳＢ１またはＴＳＢ２からの
読出データをＡＮＤ１素子を経由してＣＰＵに送出す
る。換言すれば、最後の書込みデータを受け取らない限
り、読出データの送出が出来ないことことになる。
ＣＰＵは当面の処理に不要なデータを、書込みデータと
して書込みアドレスと共に記憶装置に送って書込みの依
頼をし、且つ代わりにＣＰＵの処理に必要なデータを、
読出データとして送って貰うように読出アドレスを記憶
装置に送って読出しの依頼をする。この入出力のデータ
転送は、一つの動作開始信号によって実行され、書込み
データと読出データの入れ換えになることから、本明細
書ではこの動作を「スワップ」と称している。
して書込みアドレスと共に記憶装置に送って書込みの依
頼をし、且つ代わりにＣＰＵの処理に必要なデータを、
読出データとして送って貰うように読出アドレスを記憶
装置に送って読出しの依頼をする。この入出力のデータ
転送は、一つの動作開始信号によって実行され、書込み
データと読出データの入れ換えになることから、本明細
書ではこの動作を「スワップ」と称している。
第１装置と第２装置を接続するトライステートバフＴＳ
Ｂ１を制御するため＊ＷＤＯＮと、＊ＡＤＭＯＮ信号が
あり、第１装置から第２装置に対し書込みデータを送出
するときは＊ＷＤＯＮ信号を“０”とする。逆に第２装
置から第１装置へ読出しデータを伝送するときは＊ＡＤ
ＭＯＮ信号を“１”とする。
Ｂ１を制御するため＊ＷＤＯＮと、＊ＡＤＭＯＮ信号が
あり、第１装置から第２装置に対し書込みデータを送出
するときは＊ＷＤＯＮ信号を“０”とする。逆に第２装
置から第１装置へ読出しデータを伝送するときは＊ＡＤ
ＭＯＮ信号を“１”とする。
次に従来技術としての第１図が或る条件において動作不
良を起こすことがあるので、その点について第３図によ
り説明する。第３図は第１装置が読出し、第２装置が書
込み動作を行ない、第２装置への書込みデータが３回
目、４回目となり、特にそのＷＤ４が“０”であった場
合が問題となる。即ち、第２図に示す４回目の書込みデ
ータＷＤ４がアレイカードへ取り込まれたとき、トライ
ステート素子ＴＳ１に対する＊ＷＤＯＮが“１”となっ
て、トライステートバスＴＳＢ１が高インピーダンス状
態に変化する。そのとき書込みデータＷＤが論理“０”
であると、トライステートバスＴＳＢ１からの電位は
“０”から“１”の状態へゆっくりと充電されながら上
昇する。そのため１メモリサイクルの後半の動作として
ＡＮＤ１素子において論理積演算を取ることが出来ず、
結果的に読出データの送出を遅らせることになり、性能
低下となっている。なお、アレーカードの数が増えると
き、各出力端子は静電容量として見えるから、ドット数
が多いほど、この静電容量が増加する。またバスの信号
線が長い場合も静電容量が大きくなり、電荷の充放電時
間が増大して、遅延時間の増加となる欠点が生じた。
良を起こすことがあるので、その点について第３図によ
り説明する。第３図は第１装置が読出し、第２装置が書
込み動作を行ない、第２装置への書込みデータが３回
目、４回目となり、特にそのＷＤ４が“０”であった場
合が問題となる。即ち、第２図に示す４回目の書込みデ
ータＷＤ４がアレイカードへ取り込まれたとき、トライ
ステート素子ＴＳ１に対する＊ＷＤＯＮが“１”となっ
て、トライステートバスＴＳＢ１が高インピーダンス状
態に変化する。そのとき書込みデータＷＤが論理“０”
であると、トライステートバスＴＳＢ１からの電位は
“０”から“１”の状態へゆっくりと充電されながら上
昇する。そのため１メモリサイクルの後半の動作として
ＡＮＤ１素子において論理積演算を取ることが出来ず、
結果的に読出データの送出を遅らせることになり、性能
低下となっている。なお、アレーカードの数が増えると
き、各出力端子は静電容量として見えるから、ドット数
が多いほど、この静電容量が増加する。またバスの信号
線が長い場合も静電容量が大きくなり、電荷の充放電時
間が増大して、遅延時間の増加となる欠点が生じた。
（３）発明の目的 本発明の目的は前述の欠点を改善し、簡易な構成でトラ
イステートバスの電位を所定値にして、第１装置が選ば
れたとき、第１装置からの信号を時間遅れなく送出する
ように制御する方式を提供することにある。
イステートバスの電位を所定値にして、第１装置が選ば
れたとき、第１装置からの信号を時間遅れなく送出する
ように制御する方式を提供することにある。
（４）発明の構成 前述の目的を達成するための本発明の構成は、主装置と
の入力端子・出力端子を有する第１装置と、該第１装置
を介してのみ主装置との信号伝送ができる第２装置を有
し、両装置間をトライステートバスで結合し、両装置上
に前記トライステートバスを駆動するためのトライステ
ートバッファをそれぞれ設け、これらのバッファ出力を
オンまたはオフに排他的に制御することで信号を送受さ
せるバス制御方式において、第１装置内には自己装置か
らの信号と第２装置からトライステートバスを介しての
信号とを論理積演算してから主装置へ送出する回路と、
第１装置側のトライステートバッファ出力がオフ、第２
装置側のトライステートバッファ出力がオンとなるよう
に出力制御して、第１装置が第２装置からの信号を受け
取れるようにトライステートバスを受信用に切換える回
路と、 第２装置側のトライステートバッファ出力がオフとなる
ように制御して第１装置内からの信号のみを主装置へ送
出するように切換えた時、前記トライステートバスが高
インピーダンスに保持される代わりに、第１装置側のト
ライステートバッファの出力をオンにして、且つ論理
“１”の信号を前記トライステートバスに出力する回路
とを具備することである。
の入力端子・出力端子を有する第１装置と、該第１装置
を介してのみ主装置との信号伝送ができる第２装置を有
し、両装置間をトライステートバスで結合し、両装置上
に前記トライステートバスを駆動するためのトライステ
ートバッファをそれぞれ設け、これらのバッファ出力を
オンまたはオフに排他的に制御することで信号を送受さ
せるバス制御方式において、第１装置内には自己装置か
らの信号と第２装置からトライステートバスを介しての
信号とを論理積演算してから主装置へ送出する回路と、
第１装置側のトライステートバッファ出力がオフ、第２
装置側のトライステートバッファ出力がオンとなるよう
に出力制御して、第１装置が第２装置からの信号を受け
取れるようにトライステートバスを受信用に切換える回
路と、 第２装置側のトライステートバッファ出力がオフとなる
ように制御して第１装置内からの信号のみを主装置へ送
出するように切換えた時、前記トライステートバスが高
インピーダンスに保持される代わりに、第１装置側のト
ライステートバッファの出力をオンにして、且つ論理
“１”の信号を前記トライステートバスに出力する回路
とを具備することである。
（５）発明の実施例 第４図は本発明の一実施例として、第１装置におけるト
ライステート素子ＴＳ１と、素子に印加される信号を含
め第１図に対応する回路図を示す。
ライステート素子ＴＳ１と、素子に印加される信号を含
め第１図に対応する回路図を示す。
したがって第１図と同一符号は同様のものを示す。ＡＮ
Ｄ３は新設の論理積演算回路、ＮＡ１，ＮＡ２は新設の
ナンド演算回路を示す。ナンド回路ＮＡ１は第１装置の
アレイカード選択信号＊ＳＥＬ０〜＊ＳＥＬ７について
演算する。
Ｄ３は新設の論理積演算回路、ＮＡ１，ＮＡ２は新設の
ナンド演算回路を示す。ナンド回路ＮＡ１は第１装置の
アレイカード選択信号＊ＳＥＬ０〜＊ＳＥＬ７について
演算する。
今＊ＷＤＯＮが“０”のとき、即ち書込データが転送さ
れているときは、トライステートバスＴＳＢ１の入力側
でＷＤが選択される。そして＊ＷＤＯＮはＡＮＤ３を介
して第１図の＊ＷＤＭＯＮの入力していた端子に印加さ
れる。
れているときは、トライステートバスＴＳＢ１の入力側
でＷＤが選択される。そして＊ＷＤＯＮはＡＮＤ３を介
して第１図の＊ＷＤＭＯＮの入力していた端子に印加さ
れる。
次に読出データＲＤを転送するとき、＊ＷＤＯＮが
“１”となる。更に第２装置が選択されると、＊ＳＥＬ
０〜＊ＳＥＬ７は全部“１”で、＊ＳＥＬ８〜＊ＳＥＬ
ｎの内１つが“１”となる。ＮＡ１の出力は“０”とな
り、ＮＡ２を介してのＡＮＤ３の出力は“１”になるか
ら、トライステートバスは高インピーダンスとなる。し
たがって第２装置からの読出データＲＤを受け入れるこ
とが出来る。
“１”となる。更に第２装置が選択されると、＊ＳＥＬ
０〜＊ＳＥＬ７は全部“１”で、＊ＳＥＬ８〜＊ＳＥＬ
ｎの内１つが“１”となる。ＮＡ１の出力は“０”とな
り、ＮＡ２を介してのＡＮＤ３の出力は“１”になるか
ら、トライステートバスは高インピーダンスとなる。し
たがって第２装置からの読出データＲＤを受け入れるこ
とが出来る。
＊ＷＤＯＮが“１”となったとき、若し第１装置が選択
されると、＊ＳＥＬ０〜＊ＳＥＬ７の何れか１つが
“０”となり、ＮＡ２の出力が“１”となって、ＡＮＤ
３の出力を即時に“０”とすると共に、トライステート
素子ＴＳ１の入力端子を「ＷＤ」から「“１”」側に切
換えるため、トライステートバスＴＳＢ１には論理
“１”が出力される。ＡＮＤ１素子の入力信号として、
トライステートバス出力を論理“１”にして使用すると
きは、トライステート素子ＴＳ１をオンとし、論理
“１”信号を積極的に送出するから、ＡＮＤ１素子の論
理“１”出力が短時間で“１”の状態となる。したがっ
てＣＰＵの動作として、トライステートバスにおける電
位安定を待つことが不要となる。
されると、＊ＳＥＬ０〜＊ＳＥＬ７の何れか１つが
“０”となり、ＮＡ２の出力が“１”となって、ＡＮＤ
３の出力を即時に“０”とすると共に、トライステート
素子ＴＳ１の入力端子を「ＷＤ」から「“１”」側に切
換えるため、トライステートバスＴＳＢ１には論理
“１”が出力される。ＡＮＤ１素子の入力信号として、
トライステートバス出力を論理“１”にして使用すると
きは、トライステート素子ＴＳ１をオンとし、論理
“１”信号を積極的に送出するから、ＡＮＤ１素子の論
理“１”出力が短時間で“１”の状態となる。したがっ
てＣＰＵの動作として、トライステートバスにおける電
位安定を待つことが不要となる。
第４図における論理演算回路ＡＮＤ３〜ＮＡ２が本発明
における伝送切り換えの回路と、論理“１”の信号をト
ライステートバスＴＳＢ１に与える回路となっている。
における伝送切り換えの回路と、論理“１”の信号をト
ライステートバスＴＳＢ１に与える回路となっている。
（６）発明の効果 このようにして本発明によると、トライステートバスに
おける論理が書込み・読出しの切換時に直ちに確定する
ため、動作が早い。また従来のトライステートバスは終
端抵抗を使用する論理“１”であったが、本発明による
と回路出力による論理“１”を与えるため、外部雑音に
対し動作が安定である。
おける論理が書込み・読出しの切換時に直ちに確定する
ため、動作が早い。また従来のトライステートバスは終
端抵抗を使用する論理“１”であったが、本発明による
と回路出力による論理“１”を与えるため、外部雑音に
対し動作が安定である。
第１図は従来の第１・第２装置を含むメモリシステムを
示す図、 第２図・第３図は第１図の動作説明用タイムチャート、 第４図は本発明の一実施例を示す回路構成図である。 ＭＭ１……第１装置、ＭＭ２……第２装置 ＣＰＵ……中央処理装置 ＴＳＢ１，ＴＳＢ２，ＴＳＢ３……トライステートバス ＴＳ１，ＴＳ２……トライステート素子 ＡＮＤ１，ＡＮＤ２，ＡＮＤ３……論理積演算回路 ＮＡ１，ＮＡ２……ナンド回路
示す図、 第２図・第３図は第１図の動作説明用タイムチャート、 第４図は本発明の一実施例を示す回路構成図である。 ＭＭ１……第１装置、ＭＭ２……第２装置 ＣＰＵ……中央処理装置 ＴＳＢ１，ＴＳＢ２，ＴＳＢ３……トライステートバス ＴＳ１，ＴＳ２……トライステート素子 ＡＮＤ１，ＡＮＤ２，ＡＮＤ３……論理積演算回路 ＮＡ１，ＮＡ２……ナンド回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−5820（ＪＰ，Ａ) 特開 昭57−45623（ＪＰ，Ａ) 特開 昭54−37438（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主装置との入力端子・出力端子を有する第
１装置と、該第１装置を介してのみ主装置との信号伝送
ができる第２装置を有し、第１装置と第２装置間をトラ
イステートバスで結合し、両装置上に前記トライステー
トバスを駆動するためのトライステートバッファをそれ
ぞれ設け、これらのバッファ出力をオンまたはオフに排
他的に制御することで信号を送受させるバス制御方式に
おいて、 第１装置内には自己装置からの信号と第２装置からのト
ライステートバスを介しての信号とを論理積演算してか
ら主装置へ送出する回路と、 第１装置側のトライステートバッファ出力がオフ、第２
装置側のトライステートバッファ出力がオンとなるよう
に出力制御して、第１装置が第２装置からの信号を受け
取れるようにトライステートバスを受信用に切換える回
路と、 第２装置側のトライステートバッファ出力がオフとなる
ように制御して第１装置内からの信号のみを主装置へ送
出するように切換えた時、前記トライステートバスが高
インピーダンスに保持される代わりに、第１装置側のト
ライステートバッファの出力をオンにして、且つ論理
“１”の信号を前記トライステートバスに出力する回路
とを具備すること を特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148943A JPH0644211B2 (ja) | 1983-08-15 | 1983-08-15 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148943A JPH0644211B2 (ja) | 1983-08-15 | 1983-08-15 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041158A JPS6041158A (ja) | 1985-03-04 |
| JPH0644211B2 true JPH0644211B2 (ja) | 1994-06-08 |
Family
ID=15464124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58148943A Expired - Lifetime JPH0644211B2 (ja) | 1983-08-15 | 1983-08-15 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644211B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187850U (ja) * | 1987-05-28 | 1988-12-01 | ||
| JPH0396338A (ja) * | 1989-06-14 | 1991-04-22 | Mitsubishi Heavy Ind Ltd | 耐食材料 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437438A (en) * | 1977-08-27 | 1979-03-19 | Nec Corp | Bus control system |
-
1983
- 1983-08-15 JP JP58148943A patent/JPH0644211B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6041158A (ja) | 1985-03-04 |
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