JPH0644259B2 - デ−タ転送動作を調整するためのシステム - Google Patents

Description

【発明の詳細な説明】 発明の分野 この発明は、周辺端末装置および主ホストコンピュータ
の間でデータの転送が実行され、中間Ｉ／Ｏサブシステ
ムがデータ転送のハウスキーピング義務を実行するため
に使用される、システムに関するものである。

発明の背景 発展しつつある技術の、切れ目なくつながる領域は、主
ホストコンピュータシステムと、１つまたはそれ以上の
周辺端末装置との間のデータの転送に関する技術を含ん
でいる。このため、主ホストコンピュータのモニタリン
グおよびハウスキーピングの問題を緩和し、周辺端末装
置を制御することの負担を引受け、かつ周辺端末装置お
よび主ホストコンピュータシステムの間で生じるデータ
転送の制御をモニタするために使用される、Ｉ／Ｏサブ
システムが開発されている。

データリンクプロセッサとして知られる周辺コントロー
ラを使用する、そのようなＩ／Ｏサブシステムの特定の
実施例が開発されており、それによって、主ホストコン
ピュータからの開始コマンドは、１つまたはそれ以上の
周辺装置とのデータ転送動作を管理する周辺コントロー
ラへと前進させられる。これらのシステムにおいて、主
ホストコンピュータはまた、“データリンクワード”を
提供し、それは、周辺コントローラに対して開始された
各々のタスクを識別する。タスクの完了後に、周辺コン
トローラは、完了、未完了または特定のタスクに含まれ
る問題についての結果／記述子ワードを主ホストシステ
ムに通知する。

これらのタイプの周辺コントローラは、本件開示の譲受
人に対し発行されたいくつもの特許において説明されて
おり、さらに、これらの特許は、以下のように援用され
てここに含まれる。

Ｄ．Ａ．Ｍillers，IIによって発明され、“入力−出力
サブシステムのための中央処理装置およびモジュラプロ
セッサ−コントローラにインターフェイスを提供するイ
ンターフェイスシステム”と題され、１９７８年８月８
日に発行された、アメリカ合衆国特許４，１０６，０９
２号。

Ｄ．Ｊ．Ｃook およびＤ．Ａ．Ｍillers，IIによって発
明され、“入力−出力サブシステムのためのモジュラブ
ロックユニット”と題され、１９７８年２月１４日に発
行された、アメリカ合衆国特許４，０７４，３５２号。

Ｄ．Ｊ．Ｃook およびＤ．Ａ．Ｍillers，IIによって発
明され、“入力−出力サブシステムのためのインテリジ
ェント入力−出力インターフェイス制御ユニット”と題
され、１９７９年７月２４日に発行された、アメリカ合
衆国特許４，１６２，５２０号。

Ｄ．Ｊ．Ｃook およびＤ．Ａ．Ｍillers，IIによって発
明され、“ディジタルデータ処理システムのための入力
−出力サブシステム”と題され、１９８０年２月１９日
に発行された、アメリカ合衆国特許４，１８９，７６９
号。

Ｋ．Ｗ．Ｂaun およびＪ．Ｇ．Ｓaunders によって発明
され、“磁気テープデータ転送システムのためのデータ
リングプロセッサ”と題され、１９８１年７月２１日に
発行された、アメリカ合衆国特許４，２８０，１９３
号。

Ｋ．Ｗ．Ｂaun およびＤ．Ａ．Ｍillers，IIによって発
明され、“データリンクプロセッサを使用するＩ／Ｏサ
ブシステム”と題され、１９８２年１月２６日に発行さ
れた、アメリカ合衆国特許４，３１３，１６２号。

Ｋ．Ｗ．Ｂaun によって発明され、“コンピュータに接
続された周辺コントローラのための共通フロントエンド
制御”と題され、１９８２年３月３０日に発行された、
アメリカ合衆国特許４，３２２，７９２号。

援用されてここに含まれる上述の特許は、“データリン
クプロセッサ”、すなわちＤＬＰとして知られ、主ホス
トコンピュータおよび周辺端末装置の間のデータ転送ネ
ットワークにおいて使用される、この形式の周辺コント
ローラの使用について、背景となる理解をもたらす。

上述のＢaun の特許において、モジュラコンポーネント
から構成された周辺コントローラについて説明されてお
り、このモジュラコンポーネントは、すべての形式の周
辺コントローラに対して普遍的な特性を有し、かつ周辺
従属基板回路に接続された、共通フロントエンド制御回
路から構成されている。その周辺従属回路は、特定の周
辺端末装置の特性を取扱うように特定化されている。

この開示は同様に、１つまたはそれ以上の磁気テープ装
置に接続するテープ制御装置（ＴＣＵ）のような、特定
の形式の周辺端末装置を取扱うのに特に適した、周辺従
属回路と対等に動作する共通制御回路または共通フロン
トエンドを、周辺コントローラが使用するという点で、
上述のシステムの一般的なパターンに従う周辺コントロ
ーラ（データリンクプロセッサ）を使用する。

発明の概要 この発明は、データ転送ネットワークを含んでいるが、
そこでは、データリンクプロセッサとして知られる周辺
コントローラが、磁気テープ装置（またはテープ制御装
置）のような周辺装置と、主ホストコンピュータシステ
ムとの間のデータ転送動作を管理しかつ制御するために
使用され、それによって、データは、２５６ワードのブ
ロックのような大きなブロックで、急速に転送される。

データリンクプロセッサは、周辺およびホストシステム
の間で転送されるデータを一時的に記憶するための、Ｒ
ＡＭバッファメモリ手段を提供する。この場合、ＲＡＭ
バッファは、少なくとも６つのブロックまたはユニット
のデータを保持することができ、その各々は２５６ワー
ドから構成され、さらに、各々のワードは１６ビットで
ある。

（a ）周辺装置または主ホストコンピュータのいずれか
からデータがしばしば、ＲＡＭバッファメモリ手段に
“シフト”され、さらに（b ）ＲＡＭバッファメモリに
おけるデータが、たとえば、磁気テープ周辺装置または
主ホストコンピュータのいずれかに“シフトアウト”さ
れるような、これらの活動を促進しかつ制御するため
に、周辺コントローラおよびシステムは、任意の期間中
にＲＡＭバッファメモリ内に存在するデータの量に関し
て、ＲＡＭバッファメモリの状態を知らせるデータを持
つことが必要である。

このように、ホストおよび周辺装置の間のデータ転送動
作を調整するためのシステムが開示されており、これに
よって、周辺コントローラは、ＲＡＭバッファのデータ
の状態にとって適当な、データ転送のためのルーチンを
選択するために、そのＲＡＭバッファに記憶されたデー
タのブロックを検出する。周辺コントローラは、ブロッ
クカウンタモニタリングシステムを用い、これは、ＲＡ
Ｍバッファメモリ手段におけるデータの“数値ブロック
ステータス”を周辺コントローラおよび主ホストシステ
ムに知らせる。

特に、この発明は、共通フロントエンド（共通制御）回
路が、データの挿入またはデータの引出しのために、Ｒ
ＡＭバッファメモリにおける位置をアクセスするマイク
ロコード命令を、アドレスレジスタに与えるルーチンを
使用するシステムについて開示している。２つのアドレ
スレジスタが存在し、１つは、周辺装置から取出され／
周辺装置に与えられるデータのアドレスのためのもので
あり、さらに１つは、主ホストコンピュータから前進さ
せられ／主ホストコンピュータに前進させられるべきデ
ータのアドレスのためのものである。

ブロックカウンタ論理回路は、周辺アドレスレジスタお
よびシステムアドレスレジスタから入力を受取る。さら
に、ブロックカウンタ論理回路へのフリップフロップ出
力は、“書込”（ホストから周辺へ）または“読取”
（周辺からホストへ）である、データの流れの方向を示
している。ブロックカウンタ論理回路は、ブロックカウ
ンタを制御する２つの出力論理信号を与える。これは、
ブロックカウンタを、シフトアップされ、またはシフト
ダウンされるように能動化し、これによって、内部信号
データは、ＲＡＭバッファメモリに存在するデータのブ
ロックの数を示す。ＲＡＭバッファメモリにおけるデー
タの総量が一定の数値以下に下がったときに、所定のパ
ラメータが、信号出力状態をトリガするためにセットさ
れる。

図面の簡単な説明 第１図は、データ転送システムにバッファメモリ手段の
状態を知らせるために使用される、この開示によるブロ
ックカウンタシステムを示している。

第２図は、周辺装置へのおよび周辺装置からのデータ転
送を制御するために、周辺コントローラと協動するホス
トコンピュータを示すシステム図である。

第３図は、一定の論理信号およびクロック信号の間で生
じる条件に従って、シフトアップまたはシフトダウンさ
れ得る８ビットシフトレジスタを示す図である。

第４図は、第１図のブロックカウンタ論理ユニットが、
読取または書込動作期間中に動作するためにどのように
構成されているか、およびシフトレジスタをシフトアッ
プするかまたはシフトダウンするかのいずれかの効果を
示す図である。

第５Ａ図は、ブロックカウンタにおける各々のビット位
置の重みを示す概略図である。

第５Ｂ図は、“読取”および“書込”動作に関して、ブ
ロックカウンタの種々の“シフト”関係を示す図であ
る。

“読取”動作は、周辺磁気テープ装置からデータを取
り、さらに、ホストシステムへの後の転送のために、Ｒ
ＡＭメモリバッファにそれを一時的に記憶する。

“書込”動作は、主ホストシステムからデータを取り、
ＴＣＵすなわちテープ制御装置を介して、選択された磁
気テープ装置へ引続き転送するために、ＲＡＭバッファ
メモリに一時的に記憶する。

全体的なシステムの動作 動作を開始するために、第２図のホストシステム１０
は、Ｉ／Ｏ記述子および記述子リンクワードを周辺コン
トローラ（データリンクプロセッサ２０t ）に送る。Ｉ
／Ｏ記述子は、実行されるべき動作を特定する。記述子
リンクは、経路選択情報を含み、さらに、実行されるべ
きタスクを識別し、これによって、レポートが後に主ホ
ストシステム１０へ送り返されるときに、主ホストシス
テムは、どのタスクが含まれたかを認識することができ
る。Ｉ／Ｏ記述子リンクを受信した後に、データリンク
プロセッサ（ＤＬＰ）は、以下のメッセージレベルイン
ターフェイス状態の１つへの遷移を生じる。

（a ） 結果記述子：この状態遷移は、ホストコンピュ
ータ１０から切断されることなく、データリンクプロセ
ッサ２０t が、結果記述子を直ちに戻すことを示してい
る。たとえば、ＤＬＰがＩ／Ｏ記述子におけるエラーを
検出したときに、この遷移は用いられる。

（b ） ＤＩＳＣＯＮＮＥＣＴ（切断）：この状態遷移
は、磁気テープ−データリンクプロセッサ（ＭＴ−ＤＬ
Ｐ）が、このときにはそれ以上の動作を受入れることが
できず、さらに、Ｉ／Ｏ記述子および記述子リンクがエ
ラーなしに受取られたことを示す。この状態はまた、デ
ータ転送または結果記述子転送が起こり得ることを示し
ている。

（c ） ＩＤＬＥ（アイドル）：この状態遷移は、ＤＬ
Ｐ２０t が、他の正当なＩ／Ｏ動作を直ちに受取ること
ができ、さらに、Ｉ／Ｏ記述子および記述子リンクがエ
ラーなしに受取られたことを示している。

動作が完了したときに、ＤＬＰ２０t は、主ホストシス
テムにおける動作のステータスを示す結果記述子を戻
す。もしも、ＤＬＰが、Ｉ／Ｏ記述子または記述子リン
ク上でパリティエラーを検出すれば、あるいはＤＬＰ
が、それが受信したＩ／Ｏ記述子を認識することができ
ないならば、そのときは、ＤＬＰは動作の実行を続ける
ことができない。この場合、ＤＬＰは、１ワード結果記
述子をホストに戻す。他のすべての場合において、ＤＬ
Ｐは、２ワード結果記述子を戻す。

データリンクプロセッサ２０t は、多重記述子データリ
ンクプロセッサであり、１つのＩ／Ｏ記述子を、それが
接続される各々の磁気テープ装置に対して待機させるこ
とができる。そこには、待機されないが、しかしＤＬＰ
によっていつでも受入れられ得るいくつかの記述子（テ
スト／チャネル；テスト／不連続；およびテスト／Ｉ
Ｄ）が存在する。テスト／チャネルおよびテスト／中断
ＯＰは、その周辺装置に対し専用される単一の磁気テー
プ装置に対し待ち状態で発生し、さらに、その特定の磁
気テープ装置に対するＩ／Ｏ記述子がＤＬＰ内に既に存
在することを必要とする。もしも、Ｉ／Ｏ記述子が受取
られ、かつこの規則を破るならば、ＤＬＰは、直ちに結
果記述子をホストに戻す。この結果記述子は“記述子エ
ラー”および“不正確な状態”を示す。

援用された特許において既に論じられているように、Ｍ
Ｔ−ＤＬＰは、ホストから“切断”されたときに、以下
のステータス状態（ＳＴＧ）遷移を利用する。

ＳＴＣ＝３からＳＴＣ＝１ アイドルから切断 これは、ＤＬＰが待ち状態にあるＯＰを処理しようと試
みていることを示している。

ＳＴＣ＝１からＳＴＣ＝３ 切断からアイドル これは、ＤＬＰが、新しいＩ／Ｏ記述子を受取る準備が
できていることを示している。

ＳＴＣ＝３からＳＴＣ＝５ アイドルから送信記述子リ
ンク これは、ＤＬＰがＯＰを実行しており、さらに、ＤＬＰ
がホストコンピュータへのアクセスを要求していること
を示している。

ＳＴＣ＝１からＳＴＣ＝５ 切断から送信記述子リンク これは、ＤＬＰがＯＰを実行しており、さらに、ＤＬＰ
がホストコンピュータへのアクセスを要求していること
を示している。

ＤＬＰステータス状態は、ＳＴＣ＝n のような短縮され
た表示法で表わされ得る。

Ｉ／Ｏ動作を完了したときに、データリンクプロセッサ
は、結果記述子を形成し、これをホストシステムへ送
る。この記述子は、結果ステータスワードにおいて、テ
ープ制御装置５０tcによってＤＬＰへ送信された情報お
よびＤＬＰ内で発生した情報を含んでいる。この結果記
述子は、要求された動作の実行を試みた結果を表わして
いる。

記述子管理 ＤＬＰ２０t およびホストシステム１０の間のすべての
通信は、上述の援用された特許において説明されたよう
に、標準的なＤＬＰステータス状態によって制御され
る。これらのステータス状態は、順番に転送されるべき
情報を能動化する。ホストコンピュータ１０がＤＬＰ２
０t に接続するときに、ＤＬＰは、２つの異なる状態：
（a ）新しい記述子を受取る準備が完了している、また
は（b ）使用中のうちの１つの状態にあることができ
る。

ＳＴＣ＝３（アイドル）にあるときに、ＤＬＰは、新し
いＩ／Ｏ記述子を受取ることができる。ＳＴＣ＝１（切
断）またはＳＴＣ＝５（送信記述子リンク）にあるとき
に、ＤＬＰは、使用中であり、既に転送された動作を実
行する。

ＤＬＰが、Ｉ／Ｏ記述子と、即座に注目することを必要
としない記述子リンクとを受取るときに、ＤＬＰは、そ
の記述子待ち状態に記述子を記憶する。ＤＬＰはその
後、ホストシステムから他のＩ／Ｏ記述子を受取ること
ができる。

１つまたはそれ以上の待ち状態にあるＩ／Ｏ記述子を発
生した後に、ホストシステム１０がＤＬＰ２０t から
“切断”されたときに、ＤＬＰは、その記述子待ち行列
のサーチを開始する。このサーチは、ＤＬＰの注意を必
要とするＩ／Ｏ記述子をＤＬＰが見出すまで、あるい
は、ホストが付加的なＩ／Ｏ記述子を送信するために
“再度接続する”まで続く。もしも、ＤＬＰが、注意を
必要とするＩ／Ｏ記述子を見つけるならば、そして、記
述子が、ユニット利用可能ＯＰのためのテスト／待ち状
態、またはユニット利用不能ＯＰのためのテスト／待ち
状態のいずれをも特定しないならば、そのときは、ＤＬ
Ｐは、ホストがまだ“切断”されていることを確認す
る。もしもこれらの条件を満たすと、ＤＬＰは、ＳＴＣ
＝１（切断）となり、記述子の実行を開始する。一旦Ｄ
ＬＰがＳＴＣ＝１になると、その後は、開始された動作
が完了され、かつ結果記述子がホストにもどされるま
で、ホストからそれ以上Ｉ／Ｏ記述子は受取られない。

ＤＬＰは、回転ベース上でその記述子待ち行列をサーチ
する。サーチの順番は、１つまたはそれ以上の新しいＩ
／Ｏ記述子の受信によっても、また動作の実行によって
も行なわれない。これは、ＤＬＰの活動に関係なく、す
べての待ち状態にある記入項目が順番に取入れられ、か
つすべてのユニットが等しい優先順位を有することを意
味する。

クリアされたときに、ＤＬＰは、周辺装置に対して進行
状態にあるすべての動作を停止し、かつすべての待ち状
態にあるＩ／Ｏ記述子を無効にし、かつステータスＳＴ
Ｃ＝３（アイドル）に戻る。

ＤＬＰ−データバッファおよびデータ転送 ＤＬＰのデータバッファ２２（第１図）は、“循環”方
式で使用される、６ブロックのデータのための記憶手段
を提供する。６ブロックの各々は、最大で５１２バイト
のデータを保持する。データは、１ブロックずつ、バッ
ファ２２を介してホストシステムへ転送され、またはホ
ストシステムから転送され、その後に縦方向パリティワ
ード（ＬＰＷ）が続く。データは、特定の動作のための
データの最後のブロックを除いて、常に全ブロック（５
１２バイト）で転送される。この最後のブロックは、特
定の動作によって要求されるように、５１２バイト以下
となり得る。

第１図に示されるように、（後述の）論理回路は、任意
の瞬間においてバッファ２２に存在するデータのブロッ
ク数を登録する、ブロックカウンタに情報を与えるため
に使用される。全バッファ、または空白バッファ、また
はブロック数“n ”のような、一定の条件が生じたとき
に、カウンタ３４c は、共通制御回路ユニット１０c に
信号を送るフリップフロップ３４e をトリガするために
セットすることができ、ホスト１０にデータを転送する
か（ホストを再度接続した後に）、またはホスト１０か
らデータを得てバッファ２２へ転送するかのいずれかの
ために必要なルーチンを開始し；あるいは、ユニット１
０c は、データの受信またはデータの伝送のために、Ｄ
ＬＰ２０t を周辺装置（テープ制御装置５０t のよう
な）に接続する準備を行なうことができる。

書込動作期間中に、ブロックカウンタ３４c は、ホスト
システム１０から受取られたデータのブロック数を計数
する。ＤＬＰが一旦６つのバッファを受取ると、データ
リンクプロセッサはホストシステムから“切断”され；
または、ホストシステムからの“終了”コマンドを受取
るときに切断する（終了は、Ｉ／Ｏ動作全体に対する書
込データの“終り”を示す）。ホストから切断した後
に、データリンクプロセッサは、周辺テープ制御装置
（ＴＣＵ５０tc）に接続する。データリンクプロセッサ
およびテープサブシステムの間で適正な接続が一旦確立
されると、データリンクプロセッサは、論理回路を活性
化し、テープ制御装置５０tcに、データ転送に用いるＤ
ＬＰ ＲＡＭバッファ２２を直接アクセスさせる。

データリンクプロセッサが、１ブロックのデータをテー
プ制御装置に伝送した後に、データリンクプロセッサ
は、“ポール要求”によって、ホストシステムへの“再
接続”を試みる（ホスト１０が動作を“終了”していな
い限り）。この再接続が一旦確立されると、ホストは、
追加のデータをデータリンクプロセッサに転送する。こ
の転送は、６ブロックのＲＡＭバッファメモリ２２が再
び満たされ（テープ制御装置へ転送される過程にあるバ
ッファは、この手順の間は満たされているものと考えら
れる）、あるいはホスト１０が“終了”コマンドを送信
するかのいずれかに至るまで続く。データリンクプロセ
ッサ２０t およびテープ制御装置５０tcの間のデータ転
送動作は、ホスト１０およびＤＬＰ２０t の間で（バッ
ファ２２を介して）生じるホストデータ転送と同時に続
く。

もしも、ＤＬＰが、たとえば３ブロックのデータをテー
プ制御装置５０tcに伝送する前に、データリンクプロセ
ッサが良好にホストに再接続していなければ、データリ
ンクプロセッサは、第１図のデータリンクインターフェ
イス２０i 上に“緊急要求”をセットする。もしも、Ｄ
ＬＰが、テープ制御装置に伝送するために残っている１
ブロックのデータのみを有する以前に、“緊急要求”が
良好にサービスされなければ、データリンクプロセッサ
は、フリップフロップ３４e から回路１０c への信号に
よって“ブロックエラー”状態をセットする。これは、
結果記述子において“ホストアクセスエラー”としてホ
ストシステムに報告される。

任意のＩ／Ｏ動作に対するデータの最後のブロックは、
マイクロコード制御下に、テープ制御装置５０tcに直接
転送される。“読取”動作期間中に、データリンクプロ
セッサはまず、テープ制御装置５０tcに接続しようと試
みる。良好な接続が一旦完了すると、データリンクプロ
セッサは、論理回路に、テープサブシステムからのデー
タの受信を開始させる。データリンクプロセッサが一旦
２ブロックのデータを受取ると（または、その全長が２
ブロック以下のときＤＬＰが一旦動作からのすべてのデ
ータを受取ると）、データリンクプロセッサは、“ポー
ル要求”を用いてホストへの接続を試みる。データリン
クプロセッサは、同時にこのホスト接続に影響を及ぼす
一方で、テープデータの受信を続ける。

もしも、４ブロックのデータがＤＬＰ ＲＡＭバッファ
２２に存在する以前に、ホストが“ポール要求”に応答
しなければ、データリンクプロセッサは、データリンク
インターフェイス２０i 上に“緊急要求”をセットす
る。もしも、６つのＲＡＭバッファのすべてが満たされ
る前に、ホストシステムへの接続が実行されなければ、
そのときは、データリンクプロセッサは、結果記述子に
おいて“ホストアクセスエラー”をセットする。

ホストシステムが、“ポール要求”に一旦応答すると、
データリンクプロセッサ２０t は、ホストシステム１０
へのデータの送信を開始し、一方で、テープ制御装置５
０tcからのデータの受信を同時に続ける。第２図のホス
ト１０が、１ブロックのデータを受取った後に、データ
リンクプロセッサは、２つのデータの全ブロックがホス
トへ転送されるために残っているかどうかをチェックす
る。もしも、そうであれば、ＤＬＰは“ブレーク能動
化”を用いる。もしも“ブレーク能動化”要求が認めら
れると、そのときは、次のデータバッファのホストへの
伝送が発生し続ける。もしも、ＲＡＭバッファ２２にお
いて２つの全ブロックのデータ以下であれば（または、
“ブレーク能動化”が拒絶されると）、データリンクプ
ロセッサは、ホストから切断され、さらに２つの全ブロ
ックのデータが存在するまで待機する。もしも“ブレー
ク能動化”が拒絶されると、データリンクプロセッサ
は、切断後直ちに他の“ポール要求”を開始する。

データリンクプロセッサがデータ転送を完了したとき
に、テープ制御装置５０tcは、結果段階に入り、さら
に、２ワードの結果ステータスをデータリンクプロセッ
サ２０t に送信する。ＤＬＰはその後、この情報と、内
部結果フラグとを組合わせて結果記述子を作り、ＤＬＰ
はこれをホストに送信する。

好ましい実施例の説明 第２図を参照すると、全体的なシステム図が示されてお
り、これによって、ホストコンピュータ１０は、Ｉ／Ｏ
サブシステムを介して周辺装置、ここではテープ制御装
置５０tcとして例示されている装置に接続する。このテ
ープ制御装置（ＴＣＵ）は、複数の磁気テープ装置（Ｍ
ＴＵ）端末装置への接続を管理するために用いられる。
援用されてここに含まれた上述の特許における説明によ
ると、Ｉ／Ｏサブシステムは、ディストリビューション
制御回路２０odおよびデータリンクインターフェイス２
０i のような他の接続およびディストリビューション回
路に加えて、１つまたはそれ以上の周辺コントローラを
サポートする、ベースモジュールから構成されている。
周辺コントローラ２０t は、共通フロントエンド回路１
０c と、この場合は、８０p _１および８０p _２として指
定された２つの周辺従属ボードから構成されるように示
された周辺従属回路とから構成されるように、モジュラ
の形式で示されている。

このネットワークの状態において、テープ上に記録する
ために、主ホストコンピュータからのデータが、磁気テ
ープ装置のような周辺装置上へと転送されることがしば
しば望まれる。これは、５０tcのような周辺テープ制御
装置ＴＣＵを介して実行される。同様に、磁気テープ装
置からのデータがホストコンピュータによって読取られ
るように、テープ制御ユニットを介して通過させられる
ことがしばしばに望まれている。このように、データ
は、双方向性、すなわち、ネットワークの活動における
異なる時間において２つの方向に転送される。

基本的なモニタリングおよび制御装置は、データリンク
プロセッサ２０t であり、それは、ホストコンピュータ
の特定のコマンドによって開始されたときに、所望のデ
ータを所望の方向に転送するための準備をする。

第１図に示されているように、ＲＡＭバッファ２２は、
周辺装置および主ホストコンピュータの間で転送される
データを一時的に記憶するために使用される。好ましい
実施例において、このＲＡＭバッファは、少なくともデ
ータの６つの“ブロック”を記憶することができ、さら
に各々のブロックは２５６ワードから構成されている。

再び第１図を参照すると、ブロックカウンタ論理ユニッ
ト３３c は、周辺アドレスレジスタＰa およびシステム
アドレスレジスタＳa として指名された２つのアドレス
レジスタから入力を受取るために使用される。この周辺
アドレスレジスタＰa は、データが周辺テープ装置から
検索されるとき、またはデータが周辺テープ装置に送ら
れるときに必要なアドレスを取扱う。このシステムアド
レスレジスタＳa は、データがホストシステムからバッ
ファ２２へと受取られ、またはデータがバッファ２２か
らホストシステムへと送信されるときに、使用される。
第１図におけるこれらの２つのアドレスレジスタは、第
１図の共通フロントエンド回路１０c からマイクロコー
ド信号を介してそれらのアドレスデータを受取ることが
わかる。

Ｐa およびＳa からのアドレスデータ出力は、バッファ
メモリ内の所望の位置をアドレスするために、ＲＡＭバ
ッファ２２に与えられる。さらに、ブロックカウンタ論
理ユニット３３c は、読取−書込フリップフロップ３３
f からの読取／書込制御信号に加えて、周辺アドレスレ
ジスタから“Ｐキャリィ（carry ）”として示される１
つの入力を受取り、さらにシステムアドレスレジスタか
ら他方の入力“Ｓキャリィ”を受取る。このフリップフ
ロップ３３f は、周辺コントローラ共通フロントエンド
装置１０c からのマイクロコード信号によって制御され
る。ブロックカウンタ論理ユニット３３c は、ＯＲゲー
トＧ_１およびＧ_０に与えられる、第１の論理信号ＬＳ_１
および第２の論理信号ＬＳ_０を供給する。これらのゲー
トはまた、共通フロントエンドカード１０c のマイクロ
コードからの付加的な入力を有し、これらの入力は、診
断もしくは他の制御の目的で、ＬＳ_１およびＬＳ_０信号
をシミュレートするために使用され得る。このＯＲゲー
トは、Ｓ_１およびＳ_０で示された２つの出力信号を供給
し、これらの信号は、ブロックカウンタ３４c に与えら
れる。第３図に示されるように、ブロックカウンタを
“シフトアップ”または“シフトダウン”または“シフ
トしない”のいずれかにする条件を提供するために、ク
ロック信号の立ち上がり時ごとに、出力信号Ｓ_１および
Ｓ_０が組合わされる。

第３図を参照すると、第１図のブロックカウンタ３４c
の使用を説明する概略図が示されている。

第３図を参照すると、第３図の矢印によって示されるよ
うに、クロック信号がちょうどその“立ち上がり”状態
にある選択されたポイントにおいて影響を受ける８ビッ
トシフトレジスタが概略的に示されている。シフトレジ
スタの最も左側の概略図を参照すると、ＲＡＭバッファ
２２が、データの２つの全ブロックでロードされたこと
を示す、２つの“１”が存在することが示されている。
時間Ｔ_１において、“シフトしない”が生じ、かつ２つ
の“１”がシフトレジスタに留まるというような状態に
あることがわかる。時間Ｔ_２においては、“シフトアッ
プ”となり、かつシフトレジスタは、“１”信号を伴な
う３つのビットを有している。時間Ｔ_３においては、
“シフトダウン”信号となり、さらに、シフトレジスタ
は、２つのビット位置が“１”を含むように戻される。
時間Ｔ_４においては、“シフトアップ”となり、さらに
シフトレジスタは、“１”信号を示す３つのビット位置
を有しているが、それは、その瞬間においてバッファ２
２に存在するデータの３つの全ブロックを示している。

第４図を参照すると、全体的な動作状態を示すために、
ブロックカウンタ論理ユニット３３c が構成される図が
示されている。したがって、第４図に示されるように、
“読取”状態中のＳキャリィおよびＰキャリィの状態
は、ＳキャリィおよびＰキャリィが同一であるとき、す
なわち、それらが双方とも０であり、あるいはそれらが
双方とも１であるときに、シフトまたは変化が起こらな
いことを示している。

しかしながら、Ｓキャリィが“０”であり、かつＰキャ
リィが“１”に等しいときに、アップシフトとなり、一
方で、もしもＳキャリィが“１”であり、かつＰキャリ
ィが“０”であれば、“読取”動作期間中にダウンシフ
トとなる。

第４図を参照すると、“書込”動作期間中において、Ｓ
キャリィおよびＰキャリィが再度互いに等しくなるとき
（双方ともに“０”または双方ともに“１”）、シフト
レジスタには変化またはシフトは起こらない。しかしな
がら、Ｓキャリィが“０”に等しく、かつＰキャリィが
“１”に等しいときに、この状態においてダウンシフト
となり、さらにＳキャリィが“１”に等しく、かつＰキ
ャリィが“０”に等しいときに、アップシフトとなる。

ＲＡＭバッファ２２（“読取”動作）に与えられるため
に磁気テープ装置からデータが取出されているときに、
ブロックカウンタがこの場合はシフトダウンする主ホス
トコンピュータシステムへの転送のためにバッファ２２
から取除かれているデータが同時に存在しなければ、ブ
ロックカウンタがシフトアップするという状況を、ブロ
ックカウンタ３４c は反映している。したがって、ブロ
ックカウンタの数値状態は、バッファ２２から出ていっ
たデータの数とバッファ２２に入ってきたデータの数と
の差を示すことになる。

第４図を参照すると、もしも、“書込”動作となれば、
これは、データが磁気テープ装置へと書込まれるべきで
あるということを判断する。その後、磁気テープ装置に
向かってＲＡＭバッファからデータが取除かれるにつれ
て、ブロックカウンタはシフトダウンするが、もしも、
より多くのデータが主ホストコンピュータからＲＡＭバ
ッファ２２へと転送されれば、ブロックカウンタはシフ
トアップされる。したがって、種々のビット位置におけ
る“１”の配置は、任意の期間中において、取り入れら
れたデータブロックに対する取出されたデータブロック
の流動的な差をもたらす。

第４図を参照すると、ブロックカウンタ論理ユニット３
３c において使用される論理を示すいくつかの論理方程
式が示されている。

以下の論理方程式において、＊はＡＮＤ論理演算を示
し、一方で、＋はＯＲ論理演算を示している。

（a ） もしも信号カウンタＳ_１が“１”に等しく、か
つ信号Ｓ_０が“０”に等しければ、いわゆる“アップ能
動化”といわれる状態が発生し、これは、（読取＊Ｓキ
ャリィ＊Ｐキャリィ）＋（書込＊Ｓキャリィ＊Ｐキャリ
ィ）に等しい。

（b ） 信号Ｓ_１が“０”に等しく、かつ信号Ｓ_０が
“１”に等しい状態において、これは“ダウン能動化”
と考えられ、さらにこれは、（読取＊Ｓキャリィ＊Ｐキ
ャリィ）＋（書込＊Ｓキャリィ＊Ｐキャリィ）に等し
い。

（c ） 信号Ｓ_１が“０”に等しく、かつ信号Ｓ_０が
“０”に等しい状態において、“変化しない”と呼ばれ
る状態が起こる。これは、（読取＊Ｓキャリィ＊Ｐキャ
リィ）＋（書込＊Ｓキャリィ＊Ｐキャリィ）に等しい。

（d ） “ホストアクセスエラー”、またはＨe として
知られる状態は、第１図のフリップフロップ３４e をセ
ットする（これはまた、ブロックカウンタエラーとも呼
ばれる）。したがって、ホストアクセスエラー信号また
はブロックカウンタエラー信号は、 Ｈe ＝（読取＊６全ブロック（ＢＬＫＦＵＬ））＋（書
込＊１全ブロック（ＢＬＫＦＵＬ））の結果である。

したがって、読取動作においては、全ＲＡＭバッファ
（６つのデータのブロック）は、エラー状態を信号で知
らせる。

同様に、書込動作において、データのブロックに残る信
号（１）は、エラー状態をトリガする。

第５Ａ図を参照すると、ブロックカウンタ３４c の概略
図が示されており、一連のビット位置に“１”が存在す
るときに、それは、データのブロックがいくつＲＡＭバ
ッファ２２（第１図）に存在しているかを示すものであ
るということを表わしている。

たとえば、ビット位置１，２，３，４の各々に“１”が
存在するときに、これは、データの“４つのブロック”
がＲＡＭ２２に存在することを示している。各々の“ブ
ロック”は、２５６ワード（８ビットごとに５１２バイ
ト）から構成されている。

第５図において、図は、周辺テープ装置から主ホストシ
ステムへのデータ“読取”動作期間中における以下の動
作を説明している。

（ａ） “１”のＰキャリィが増えるにつれて（データ
が周辺テープ装置からバッファメモリ２２へ転送されて
いるとき）、ブロックカウンタ３４ｃは“シフトアッ
プ”して、バッファが“ロード”されつつあることを示
す。

（ｂ） “１”のＳキャリィが増えるにつれて（バッフ
ァメモリからデータが主ホストシステムに転送されてい
るとき）、ブロックカウンタ３４ｃは“シフトダウン”
して、バッファメモリが“空白”にされつつあることを
示す。

第５Ｂ図において、図面は主ホストシステムから周辺テ
ープ装置へのデータの“書込”動作期間中における以下
のことを示している。

（ｃ） “１”のＳキャリィが増えるにつれて（データ
が主ホストシステムからバッファメモリにロードされて
いるとき）、ブロックカウンタ３４ｃは“シフトアッ
プ”して、バッファにおけるデータのブロック数を示
す。

（ｄ） “１”のＰキャリィが増えるにつれて（バッフ
ァにおけるデータが周辺テープ装置への転送のためにア
ンロードされているとき）、ブロックカウンタ３４ｃは
“シフトダウン”し、そしてどれだけのデータがバッフ
ァ２２に残されているかを示す。

第５Ｂ図において、“読取”動作中に、ブロックカウン
タ３４c の６番目のビット位置に“１”が現われたとき
に、フリップフロップ回路３４e （第１図）は“セッ
ト”され、さらに、主システムに“アクセスエラー”状
態を知らせる信号を共通フロントエンド回路１０c に与
える。これは、主ホストシステムが十分に素早くデータ
を受取ることができないという点で、バッファメモリ２
２が“過充填”されたことを意味する。

“書込”動作中に、バッファメモリ２２がホストシステ
ムからデータの６つのブロックを受取り、さらに第１の
ビット位置（１ＢＬＫＦＵＬ）が“０”になったとき
に、これは、バッファメモリが完全にアンロード（クリ
ア）され、さらにその後フリップフロップ３４e が、ホ
ストからより多くのデータが要求されていることを共通
フロントエンド回路１０c に信号で知らせるようにセッ
トされることを示している。これは、ホストがＲＡＭバ
ッファ２２にデータを十分に素早くは与えないことを示
している。

ＲＡＭバッファメモリに存在する通過データの状態に応
答する。およびそれによって、ＲＡＭバッファ手段に与
えられあるいは取出されるデータの同時の流れがあると
きに、周辺装置および主ホストコンピュータの間で転送
されるデータのブロックをモニタすることが可能な、デ
ータ転送の制御のためのシステムについて説明された。

ここでの開示は、上述のシステムの１つの実施例につい
て説明しているが、上述のシステムは、これに制限され
ることなく、むしろ、以下の請求の範囲に規定されるよ
うなこれらのすべてのシステムを含むものと考えるべき
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シ−ス・ジエイシユ・ブイ アメリカ合衆国92630カリフオルニア州エ ル・トロ・リムゲイト・ドライブ25652 (72)発明者 モ−テンセン・デイビツド・ジエイ アメリカ合衆国92691カリフオルニア州ミ ツシヨン・ビエホ−・バイア・エルバス・ ストリ−ト23281 (56)参考文献 特開 昭57−120144（ＪＰ，Ａ) 特開 昭57−62438（ＪＰ，Ａ) 特開 昭57−62432（ＪＰ，Ａ) 実開 昭57−123537（ＪＰ，Ｕ)

Claims (12)

【特許請求の範囲】
1. 【請求項１】主ホストコンピュータと磁気テープ周辺装
   置との間で周辺コントローラを介してデータが双方向に
   転送されるネットワークにおいて、双方向のデータ転送
   動作を調整するためのシステムであって、 前記周辺コントローラは、前記ホストコンピュータから
   のコマンドによって起動されて双方向のデータ転送動作
   を実行し、かつ 前記周辺コントローラは、 マイクロコード命令を順序づける共通制御回路装置と、 前記テープ周辺装置を管理するための周辺従属回路装置
   とを含み、 前記双方向のデータ転送動作を調整するためのシステム
   は、 （ａ） 転送されているデータのブロックを一時的に記
   憶するための、前記周辺コントローラにおけるバッファ
   メモリ手段を備え、前記バッファメモリ手段は、前記テ
   ープ周辺装置および前記ホストコンピュータへの接続の
   チャネルを有し、 （ｂ） 任意のいずれかの時点において前記バッファメ
   モリ手段に存在するデータのブロック数を示すための情
   報データを与える、前記周辺従属回路装置におけるステ
   ータス手段をさらに備え、 前記ステータス手段は、 （ｉ） 前記バッファメモリ手段に入りかつ前記バッフ
   ァメモリから出ていくデータのブロック数を検知し、か
   つ関連するブロックカウンタにブロック増加信号または
   ブロック減少信号を供給するブロックカウンタ論理回路
   を含み、前記ブロック増加信号および前記ブロック減少
   信号は、読出動作又は書込動作のいずれが実行されてい
   るのかを指定する前記共通制御回路装置によって制御さ
   れ、 （ii） 前記関連するブロックカウンタは、前記バッフ
   ァメモリ手段に存在するデータブロックの、任意のいず
   れかの時点におけるカウント値を保持し、かつ前記ブロ
   ックカウンタは、 （iiａ） 前記バッファメモリ手段へデータブロックを
   入れるべきかまたは前記バッファメモリ手段からデータ
   ブロックを出すべきかを前記共通制御回路装置に知らせ
   る手段を含み、 （ｃ） 前記ステータス手段に接続され、かつ前記共通
   制御回路装置にステータス信号を与えるように機能する
   信号出力手段と、 （ｄ） 前記ホストコンピュータから前記バッファメモ
   リ手段にデータのブロックを転送しながら同時に前記バ
   ッファメモリ手段から前記テープ周辺装置にデータのブ
   ロックを転送する手段と、 （ｅ） 前記テープ周辺装置から前記バッファメモリ手
   段にデータのブロックを転送しながら同時に前記バッフ
   ァメモリ手段から前記ホストコンピュータにデータのブ
   ロックを転送する手段とをさらに備える、システム。
2. 【請求項２】前記ホストシステムは、主ホストコンピュ
   ータからデータを転送するために、前記周辺コントロー
   ラへの書込動作コマンドを開始し、かつ前記共通制御回
   路装置は、前記ホストコンピュータから前記バッファメ
   モリ手段へデータを転送するためのルーチンを開始す
   る、請求の範囲第１項記載のシステム。
3. 【請求項３】前記ステータス手段は、 （ａ） 前記バッファメモリ手段内で受け取られたデー
   タのブロック数をカウントしてシフトアップするシフト
   レジスタ手段を含む、請求の範囲第２項記載のシステ
   ム。
4. 【請求項４】前記バッファメモリが、前記ホストコンピ
   ュータからのデータをブロックで満たされるときに、前
   記シフトレジスタが前記信号出力手段に、前記共通制御
   回路装置への情報データを通過させ、かつ、 前記共通制御回路装置は、前記ホストコンピュータを前
   記バッファメモリ手段から切断する、請求の範囲第３項
   記載のシステム。
5. 【請求項５】前記ホストコンピュータの切断後に、前記
   共通制御回路装置は前記周辺テープ装置を前記バッファ
   メモリ手段に接続する、請求の範囲第４項記載のシステ
   ム。
6. 【請求項６】前記周辺テープ装置を前記バッファメモリ
   手段に接続したときに、前記共通制御回路装置は、前記
   バッファメモリ手段から前記周辺テープ装置へのデータ
   の転送を実行する、請求の範囲第５項記載のシステム。
7. 【請求項７】前記シフトレジスタは、データのブロック
   を前記バッファメモリ手段から前記周辺テープ装置へ取
   り除く度に、シフトダウンする、請求の範囲第６項記載
   のシステム。
8. 【請求項８】前記シフトレジスタが１ブロックカウント
   ずつ減少するときに、前記信号出力手段は、前記共通制
   御回路に情報を通過させ、それを前記主ホストコンピュ
   ータに再度接続させ、前記バッファメモリ手段へのより
   多くのデータ転送を可能にする、請求の範囲第７項記載
   のシステム。
9. 【請求項９】前記ホストシステムは、前記周辺テープ装
   置から前記バッファメモリ手段へデータを転送するため
   に、前記周辺コントローラへの読取動作コマンドを開始
   する、請求の範囲第１項記載のシステム。
10. 【請求項１０】前記ステータス手段は、 （ａ） 前記周辺テープ装置から前記バッファメモリ手
    段によって受け取られたデータのブロックごとに１ユニ
    ットシフトアップするように動作するシフトレジスタ手
    段を含む、請求の範囲第９項記載のシステム。
11. 【請求項１１】前記シフトレジスタ手段が２ブロックの
    データが受信されたことを示すときに、前記信号出力手
    段は、前記共通制御回路装置に信号を与え、前記バッフ
    ァメモリ手段を前記主ホストコンピュータに接続させ
    る、請求の範囲第１０項記載のシステム。
12. 【請求項１２】前記シフトレジスタは、前記バッファメ
    モリ手段によって受け取られたデータのブロックごとに
    シフトアップし、かつ前記シフトレジスタは前記主ホス
    トコンピュータに転送されたデータのブロックごとにシ
    フトダウンする、請求の範囲第１１項記載のシステム。