JPH0644262B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH0644262B2 JPH0644262B2 JP14619588A JP14619588A JPH0644262B2 JP H0644262 B2 JPH0644262 B2 JP H0644262B2 JP 14619588 A JP14619588 A JP 14619588A JP 14619588 A JP14619588 A JP 14619588A JP H0644262 B2 JPH0644262 B2 JP H0644262B2
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- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- receiving
- transaction
- communication
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムに関する。
従来のマルチプロセッサシステムの負荷制御において、
待合せ形式として各プロセッサ（中央処理装置）内の合
計した受信用信号収容量は全ての中央処理装置内の合計
した送信用信号容量を確保することにより実現されてい
た。
待合せ形式として各プロセッサ（中央処理装置）内の合
計した受信用信号収容量は全ての中央処理装置内の合計
した送信用信号容量を確保することにより実現されてい
た。
第３図を参照すると、送信側中央処理装置１ａにおい
て、受信側中央処理装置１ｂへの通信要求が発生した場
合、中央処理装置１ａ内の送信用トランザクションを捕
捉し（３１）、この送信用トランザクションを使用して
受信側中央処理装置１ｂに送信する（３３）。受信側中
央処理装置１ｂでは、送信側中央処理装置１ａよりの通
信要求を受けると、受信用トランザクションを捕捉し
（３４）、通信データを受信した後（３５）、内部処理
を実行し（３６）、終了報告を送信側中央処理装置１ａ
に返送し（３７）、受信用トランザクションを解放する
（３８）。送信側中央処理装置１ａでは、受信側中央処
理装置１ｂに通信後、送信用トランザクションを保留し
た状態で受信側中央処理装置１ｂよりの終了報告を待ち
（３９）、終了報告受信（４０）で送信用トランザクシ
ョンを解放する（４１）。これにより、送信側トランザ
クションの数以上に他の中央処理装置に通信することが
できないため、負荷制御が可能となる。なお、送信側中
央処理装置１ａにおいて、送信用トランザクションを捕
捉したのち、送信用トランザクションの全塞りの場合は
待合せを行う（４２）。
て、受信側中央処理装置１ｂへの通信要求が発生した場
合、中央処理装置１ａ内の送信用トランザクションを捕
捉し（３１）、この送信用トランザクションを使用して
受信側中央処理装置１ｂに送信する（３３）。受信側中
央処理装置１ｂでは、送信側中央処理装置１ａよりの通
信要求を受けると、受信用トランザクションを捕捉し
（３４）、通信データを受信した後（３５）、内部処理
を実行し（３６）、終了報告を送信側中央処理装置１ａ
に返送し（３７）、受信用トランザクションを解放する
（３８）。送信側中央処理装置１ａでは、受信側中央処
理装置１ｂに通信後、送信用トランザクションを保留し
た状態で受信側中央処理装置１ｂよりの終了報告を待ち
（３９）、終了報告受信（４０）で送信用トランザクシ
ョンを解放する（４１）。これにより、送信側トランザ
クションの数以上に他の中央処理装置に通信することが
できないため、負荷制御が可能となる。なお、送信側中
央処理装置１ａにおいて、送信用トランザクションを捕
捉したのち、送信用トランザクションの全塞りの場合は
待合せを行う（４２）。
上述した従来のシステムにおいては、送信側トランザク
ションを解放するために必ず受信側中央処置装置より送
信側中央処理装置へ終了報告を返送する必要があり、通
信回数が１回の要求で必ず２回発生し、システムの通信
能力低下を免れない。
ションを解放するために必ず受信側中央処置装置より送
信側中央処理装置へ終了報告を返送する必要があり、通
信回数が１回の要求で必ず２回発生し、システムの通信
能力低下を免れない。
本発明のマルチプロセッサシステムは、互いに通信バス
により接続された複数のプロセッサと前記複数のプロセ
ッサにより共用される共通メモリとを備え、前記複数の
プロセッサのそれぞれが有する複数の受信用トランザク
ションの輻輳状態を表示する手段を前記共通メモリに設
け、前記複数のプロセッサ間の通信に際し送信側プロセ
ッサは受信側プロセッサの前記受信用トランザクション
の輻輳状態を前記共通メモリの前記手段に基づいて識別
し輻輳状態にないとき送信する構成である。
により接続された複数のプロセッサと前記複数のプロセ
ッサにより共用される共通メモリとを備え、前記複数の
プロセッサのそれぞれが有する複数の受信用トランザク
ションの輻輳状態を表示する手段を前記共通メモリに設
け、前記複数のプロセッサ間の通信に際し送信側プロセ
ッサは受信側プロセッサの前記受信用トランザクション
の輻輳状態を前記共通メモリの前記手段に基づいて識別
し輻輳状態にないとき送信する構成である。
次に、本発明について図面を参照して説明する。
一実施例を示す第１図及び第２図を参照すると、このマ
ルチプロセッサシステムは通信バス２により相互接続さ
れた複数の中央処理装置１ａ，１ｂ，１ｎを備える。中
央処理装置１ａ〜１ｎは個別に共通メモリ３に信号線４
ａ，４ｂ，４ｎを介して接続されている。この構成にお
いて、送信側となる中央処理装置１ａで通信要求が発生
すると、受信側となる中央処理装置１ｂの受信用トラン
ザクションの状態を共通メモリ４より読出し（１１）、
輻輳状態でない場合（１２）、通信バス２を介して送信
し（１３）、送信側中央処理装置１ａの通信処理を終了
する。一方、受信側中央処理装置１ｂは受信用トランザ
クションを捕捉する（１５）。この後、残りの受信用ト
ランザクションの個数をチェックし（１６）、基準値以
下に減っている場合（１７）、後続するトランザクショ
ンの通信を止めるために共通メモリ３の該当エリアに輻
輳状態を設定する（１８）。次に、通信情報を受信し
（１９）、内部処理を実行し（２０）、処理終了で受信
用トラザクションを解放する（２１）。続いて、他の中
央処理装置からの通信を再開させるため、受信用トラン
ザクションを解放したのち、再度残りの受信用トランザ
クションの空個数をチェックし（２２）、基準値より増
加している場合（２３）、共通メモリ３の輻輳表示を解
除する（２４）。なお、送信側中央処理装置１ａにおけ
る識別効果、受信用トランザクションが輻輳状態である
場合、中央処理装置１ａが待合せを行う（１４）。
ルチプロセッサシステムは通信バス２により相互接続さ
れた複数の中央処理装置１ａ，１ｂ，１ｎを備える。中
央処理装置１ａ〜１ｎは個別に共通メモリ３に信号線４
ａ，４ｂ，４ｎを介して接続されている。この構成にお
いて、送信側となる中央処理装置１ａで通信要求が発生
すると、受信側となる中央処理装置１ｂの受信用トラン
ザクションの状態を共通メモリ４より読出し（１１）、
輻輳状態でない場合（１２）、通信バス２を介して送信
し（１３）、送信側中央処理装置１ａの通信処理を終了
する。一方、受信側中央処理装置１ｂは受信用トランザ
クションを捕捉する（１５）。この後、残りの受信用ト
ランザクションの個数をチェックし（１６）、基準値以
下に減っている場合（１７）、後続するトランザクショ
ンの通信を止めるために共通メモリ３の該当エリアに輻
輳状態を設定する（１８）。次に、通信情報を受信し
（１９）、内部処理を実行し（２０）、処理終了で受信
用トラザクションを解放する（２１）。続いて、他の中
央処理装置からの通信を再開させるため、受信用トラン
ザクションを解放したのち、再度残りの受信用トランザ
クションの空個数をチェックし（２２）、基準値より増
加している場合（２３）、共通メモリ３の輻輳表示を解
除する（２４）。なお、送信側中央処理装置１ａにおけ
る識別効果、受信用トランザクションが輻輳状態である
場合、中央処理装置１ａが待合せを行う（１４）。
以上説明したように本発明によれば、システムの通信能
力を向上できる。
力を向上できる。
第１図及び第２図は本発明の一実施例を示す図、第３図
は従来の動作を説明する図である。 １ａ，１ｂ，１ｎ……中央処理装置、２……通信バス、
３……共通メモリ、４ａ，４ｂ，４ｎ……信号線。
は従来の動作を説明する図である。 １ａ，１ｂ，１ｎ……中央処理装置、２……通信バス、
３……共通メモリ、４ａ，４ｂ，４ｎ……信号線。
Claims (1)
- 【請求項１】互いに通信バスにより接続された複数のプ
ロセッサと前記複数のプロセッサにより共用される共通
メモリとを備え、前記複数のプロセッサのそれぞれが有
する複数の受信用トランザクションの輻輳状態を表示す
る手段を前記共通メモリに設け、前記複数のプロセッサ
間の通信に際し送信側プロセッサは受信側プロセッサの
前記受信用トランザクションの輻輳状態を前記共通メモ
リの前記手段に基づいて識別し輻輳状態にないとき送信
することを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619588A JPH0644262B2 (ja) | 1988-06-13 | 1988-06-13 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619588A JPH0644262B2 (ja) | 1988-06-13 | 1988-06-13 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01312660A JPH01312660A (ja) | 1989-12-18 |
| JPH0644262B2 true JPH0644262B2 (ja) | 1994-06-08 |
Family
ID=15402280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14619588A Expired - Lifetime JPH0644262B2 (ja) | 1988-06-13 | 1988-06-13 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644262B2 (ja) |
-
1988
- 1988-06-13 JP JP14619588A patent/JPH0644262B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01312660A (ja) | 1989-12-18 |
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