JPH0644474B2 - 電子増倍素子 - Google Patents
電子増倍素子Info
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- JPH0644474B2 JPH0644474B2 JP3767086A JP3767086A JPH0644474B2 JP H0644474 B2 JPH0644474 B2 JP H0644474B2 JP 3767086 A JP3767086 A JP 3767086A JP 3767086 A JP3767086 A JP 3767086A JP H0644474 B2 JPH0644474 B2 JP H0644474B2
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- Japan
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- electron
- substrate
- hole
- holes
- layer
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J43/00—Secondary-emission tubes; Electron-multiplier tubes
- H01J43/04—Electron multipliers
- H01J43/06—Electrode arrangements
- H01J43/18—Electrode arrangements using essentially more than one dynode
- H01J43/22—Dynodes consisting of electron-permeable material, e.g. foil, grid, tube, venetian blind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J43/00—Secondary-emission tubes; Electron-multiplier tubes
- H01J43/04—Electron multipliers
- H01J43/06—Electrode arrangements
- H01J43/18—Electrode arrangements using essentially more than one dynode
- H01J43/24—Dynodes having potential gradient along their surfaces
- H01J43/246—Microchannel plates [MCP]
Landscapes
- Electron Tubes For Measurement (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、光電子増倍管等の電子増倍素子として利用さ
れる２次電子放出特性を利用した電子増倍素子に関す
る。
れる２次電子放出特性を利用した電子増倍素子に関す
る。
（従来の技術） 比較的狭い空間内にダイノードを密接して配置して電子
を増倍する装置としてベネシアン・ブラインド形ダイノ
ードが知られている。
を増倍する装置としてベネシアン・ブラインド形ダイノ
ードが知られている。
第１１図はベネシアン・ブラインド形ダイノードを用い
た電子増倍装置の一部を取り出して示した断面図であ
る。
た電子増倍装置の一部を取り出して示した断面図であ
る。
図は、多数段のメッシュとダイノードの積み重ねよりな
る増倍装置の主として、ｉ段とｉ＋１段を取り出して示
したものである。
る増倍装置の主として、ｉ段とｉ＋１段を取り出して示
したものである。
図においてＭｉは電子の入射方向に直角に配置されたｉ
番目のメッシュ，Ｄｙｉはｉ番目のダイノードであり、
同様にＭｉ＋１はｉ＋１番目のメッシュ，Ｄｙｉ＋１は
ｉ＋１番目のダイノードである。
番目のメッシュ，Ｄｙｉはｉ番目のダイノードであり、
同様にＭｉ＋１はｉ＋１番目のメッシュ，Ｄｙｉ＋１は
ｉ＋１番目のダイノードである。
ｉ＋１番目のダイノードの各板の傾きはｉ番目のダイノ
ードのそれと反対になって、異なる傾きのダイノードが
メッシュを挟んで交互に配置されている。
ードのそれと反対になって、異なる傾きのダイノードが
メッシュを挟んで交互に配置されている。
前記各メッシュは材料金属プレートをマスキングおよび
フォトエッチングすることにより孔開けを行い製造され
る。
フォトエッチングすることにより孔開けを行い製造され
る。
また各ダイノード群はプレス整形により、いわゆるベネ
シアン・ブラインド形に加工され、２次電子放出電極と
して機能させられる。
シアン・ブラインド形に加工され、２次電子放出電極と
して機能させられる。
メッシュＭｉとダイノードＤｙｉは接続され、電位Ｖｉ
に保たれており、メッシュＭｉ＋１とダイノードＤｙｉ
＋１は電位Ｖｉ＋１（＞Ｖｉ）に接続されている。
に保たれており、メッシュＭｉ＋１とダイノードＤｙｉ
＋１は電位Ｖｉ＋１（＞Ｖｉ）に接続されている。
ｉ番目のダイノードＤｙｉに入射した電子により発生さ
せられた２次電子は，メッシュＭｉ＋１を介して、下段
のダイノードＤｙｉ＋１の斜面に入射させられて，さら
に増倍される。
せられた２次電子は，メッシュＭｉ＋１を介して、下段
のダイノードＤｙｉ＋１の斜面に入射させられて，さら
に増倍される。
（発明が解決しようとする問題点） 前記ベネシアン・ブラインド形ダイノードを用いた電子
増倍装置で、前記各ダイノードを形成する斜面の数を大
きくすることにより、ある程度の入射位置分解性能を持
たせることができる。
増倍装置で、前記各ダイノードを形成する斜面の数を大
きくすることにより、ある程度の入射位置分解性能を持
たせることができる。
ダイノードＤｙｉからの２次電子は隣接する斜面の裏面
で一旦減速され、次のメッシュＭｉ＋１により加速さ
れ、ダイノードＤｙｉ＋１に入射することになる。この
過程における電子の減速は電子走行時間と電子走行時間
広がりの増大の原因となっている。
で一旦減速され、次のメッシュＭｉ＋１により加速さ
れ、ダイノードＤｙｉ＋１に入射することになる。この
過程における電子の減速は電子走行時間と電子走行時間
広がりの増大の原因となっている。
さらに電極寸法（距離）と電子走行時間，電子走行時間
広がりとの間には比例の関係があるから、これを少なく
するためにはダイノードの形状と間隔を小さくする必要
がある。
広がりとの間には比例の関係があるから、これを少なく
するためにはダイノードの形状と間隔を小さくする必要
がある。
しかしながら、ダイノードの金属加工の精度は限界にあ
り、これ以上電子走行時間，電子走向時間広がりを小さ
くすること、および位置分解性能を向上させることは困
難とされている。
り、これ以上電子走行時間，電子走向時間広がりを小さ
くすること、および位置分解性能を向上させることは困
難とされている。
本発明の目的は前述した問題を解決することができる電
子増倍素子を提供することにある。
子増倍素子を提供することにある。
（問題点を解決するための手段） 前記目的を達成するために、本発明による電子増倍素子
は、互いに平行な第１の表面と第２の表面をもつ絶縁性
の基板と、前記基板の第１の表面に対して鈍角を保つ第
１孔表面および前記第１孔表面に対面する第２孔表面を
もつ前記基板に形成された複数の貫通孔と、前記各貫通
孔の前記第１孔表面に前記基板の第１の表面側から形成
された２次電子放出層と、前記各貫通孔の前記第２孔表
面に前記２次電子放出層と分離させられて前記第２の表
面側に形成された導電層と、前記基板の第１の表面で前
記各２次電子放出層を接続する第１の接続手段と、前記
基板の第２の表面で前記各導電層を接続する第２の接続
手段と、前記基板の第１面側からいずれかの前記貫通孔
に入射した電子を前記２次電子放出層で増倍し、増倍さ
れた電子に前記基板の第２の面方向に加速するように前
記第１および第２の接続手段間に電圧を印加する手段か
ら構成されている。
は、互いに平行な第１の表面と第２の表面をもつ絶縁性
の基板と、前記基板の第１の表面に対して鈍角を保つ第
１孔表面および前記第１孔表面に対面する第２孔表面を
もつ前記基板に形成された複数の貫通孔と、前記各貫通
孔の前記第１孔表面に前記基板の第１の表面側から形成
された２次電子放出層と、前記各貫通孔の前記第２孔表
面に前記２次電子放出層と分離させられて前記第２の表
面側に形成された導電層と、前記基板の第１の表面で前
記各２次電子放出層を接続する第１の接続手段と、前記
基板の第２の表面で前記各導電層を接続する第２の接続
手段と、前記基板の第１面側からいずれかの前記貫通孔
に入射した電子を前記２次電子放出層で増倍し、増倍さ
れた電子に前記基板の第２の面方向に加速するように前
記第１および第２の接続手段間に電圧を印加する手段か
ら構成されている。
（実施例） 以下，図面等を参照して本発明をさらに詳しく説明す
る。
る。
第１図は本発明による電子増倍素子の第１の実施例の平
面図、第２図は前記第１の実施例素子の使用状態を示す
側面図、第３図は前記第１の実施例素子の一部を拡大し
て示した斜視図である。
面図、第２図は前記第１の実施例素子の使用状態を示す
側面図、第３図は前記第１の実施例素子の一部を拡大し
て示した斜視図である。
ガラス（ＳｉＯ２）の平板状の絶縁基板１には、開口部
が略円形の貫通孔２が多数個設けられている。
が略円形の貫通孔２が多数個設けられている。
この貫通孔２は電子が入射させられる面に傾きを持って
設けられている。
設けられている。
この貫通孔２は次のようにフォトエッチング方法を用い
て加工される。
て加工される。
絶縁性基板１を前記開口部と分離溝のパターン形状が形
成されているネガを通して紫外線を斜め方向に照射する
ことによりガラス内に前記孔の形状に相当する潜像を形
成する。
成されているネガを通して紫外線を斜め方向に照射する
ことによりガラス内に前記孔の形状に相当する潜像を形
成する。
その後、熱処理をして潜像部を結晶化させる。
さらに酸処理をすることによって結晶部分だけを溶解
し、ネガの形状に対応する形状の貫通孔を得る。
し、ネガの形状に対応する形状の貫通孔を得る。
この貫通孔２の基板１の表面と鋭角を保っている方の斜
面にアンチモン（Ｓｂ）の真空蒸着を行うことにより、
２次電子放出層５を形成する。
面にアンチモン（Ｓｂ）の真空蒸着を行うことにより、
２次電子放出層５を形成する。
この２次電子放出層５は、貫通孔の下側の開口に達しな
いように形成され、基板１の下側の面とは絶縁されてい
る。
いように形成され、基板１の下側の面とは絶縁されてい
る。
また貫通孔２の基板１の表面と鈍角を保っており、前記
２次電子放出層５とは分離溝７で分離されている方の斜
面には、アルミニューム（Ａｌ）を真空蒸着を行うこと
により、加速電極層６を形成する。
２次電子放出層５とは分離溝７で分離されている方の斜
面には、アルミニューム（Ａｌ）を真空蒸着を行うこと
により、加速電極層６を形成する。
この加速電極層６は、貫通孔の上側の開口に達しないよ
うに形成され、基板１の上側の面とは絶縁されている。
うに形成され、基板１の上側の面とは絶縁されている。
絶縁基板１の第１表面には前述のようにして形成された
多数個の２次電子放出層５を電源に接続するための接続
手段３、絶縁基板１の第２表面（裏面）には多数個の加
速電極層６を電源に接続するための接続手段４が形成さ
れている。
多数個の２次電子放出層５を電源に接続するための接続
手段３、絶縁基板１の第２表面（裏面）には多数個の加
速電極層６を電源に接続するための接続手段４が形成さ
れている。
次に主として第２図を参照して、この実施例素子の電子
増倍機能を説明する。
増倍機能を説明する。
実施例素子を真空中に配置し、接続手段３および接続手
段４をそれぞれ電源１０ａ，１０ｂに接続する。電源１
０ｂの電圧は電源１０ａの電圧よりも大きい（Ｖ２＞Ｖ
１）。
段４をそれぞれ電源１０ａ，１０ｂに接続する。電源１
０ｂの電圧は電源１０ａの電圧よりも大きい（Ｖ２＞Ｖ
１）。
そのため、２次電子放出層５から加速電極層６に向かう
加速電界が形成される。
加速電界が形成される。
実施例素子の第１の表面から入射した電子は２次電子放
出層５に入射して増倍される。
出層５に入射して増倍される。
通常この実施例素子はこのように単体で用いられること
はなく、後述するように複数枚重ねて用いられる。
はなく、後述するように複数枚重ねて用いられる。
第４図は前記実施例素子３個を用いて構成した電子増倍
装置の切断端面図である。
装置の切断端面図である。
第１の電子増倍素子Ｉと第２の電子増倍素子IIは、第２
の電子増倍素子IIの貫通孔の傾きが第１の電子増倍素子
Ｉの傾きと反対になるように固定されている。
の電子増倍素子IIの貫通孔の傾きが第１の電子増倍素子
Ｉの傾きと反対になるように固定されている。
第２の電子増倍素子IIと第３の電子増倍素子IIIは、第
３の電子増倍素子IIIの貫通孔の傾きの方向が第２の電
子増倍素子IIと反対で第１の電子増倍素子Ｉの傾きと同
じ方向になるように固定される。各電子増倍素子の接続
部に電源１０ａ〜１０ｄ（Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０）を
接続する。
３の電子増倍素子IIIの貫通孔の傾きの方向が第２の電
子増倍素子IIと反対で第１の電子増倍素子Ｉの傾きと同
じ方向になるように固定される。各電子増倍素子の接続
部に電源１０ａ〜１０ｄ（Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０）を
接続する。
その結果、第１の電子増倍素子Ｉの加速電極層６と、第
２の電子増倍素子IIの２次電子増倍層５は同電位
（Ｖ１）となる。第１の電子増倍素子Ｉの加速電極層６
は、第１の電子増倍素子Ｉの２次電子増倍層５で増倍さ
れた電子を第２の電子増倍素子IIの２次電子増倍層５へ
加速する電極として機能する。
２の電子増倍素子IIの２次電子増倍層５は同電位
（Ｖ１）となる。第１の電子増倍素子Ｉの加速電極層６
は、第１の電子増倍素子Ｉの２次電子増倍層５で増倍さ
れた電子を第２の電子増倍素子IIの２次電子増倍層５へ
加速する電極として機能する。
この関係は、ベネシアン・ブラインド形ダイノードがそ
のダイノードの前面に同電位の加速用のメッシュ電極を
設けている構造と共通する。
のダイノードの前面に同電位の加速用のメッシュ電極を
設けている構造と共通する。
また第２の電子増倍素子IIの加速電極層６と、第３の電
子増倍素子IIIの２次電子増倍層５は同電位（Ｖ２）と
なる。
子増倍素子IIIの２次電子増倍層５は同電位（Ｖ２）と
なる。
前記電子増倍装置において上方向から第１の電子増倍素
子Ｉの電子増倍層５に入射した電子（６０）はその電子
増倍層５で倍増され、第２の電子増倍素子IIの電子増倍
層５に入射して増倍される。第２の電子増倍素子IIの電
子増倍層５で増倍された電子は第３の電子増倍素子III
の電子増倍層５で増倍される。
子Ｉの電子増倍層５に入射した電子（６０）はその電子
増倍層５で倍増され、第２の電子増倍素子IIの電子増倍
層５に入射して増倍される。第２の電子増倍素子IIの電
子増倍層５で増倍された電子は第３の電子増倍素子III
の電子増倍層５で増倍される。
このようにして，第２，第３の増倍素子で増倍され対応
する出力開口から放出される。
する出力開口から放出される。
入射開口部に近いところで発生したごく小数の電子は、
２次電子が次の段の増倍層５に到達する前に第１の電子
増倍素子Ｉの加速電極層６に捕捉される可能性がある。
２次電子が次の段の増倍層５に到達する前に第１の電子
増倍素子Ｉの加速電極層６に捕捉される可能性がある。
しかし、大多数の電子は次段の増倍層５に到達して増倍
される。ごく小数の電子が第１の電子増倍素子Ｉの加速
電極層６に捕捉されても問題はない。なお前記加速電極
層６を設けないと、ごく小数の電荷が孔の壁面に付着す
ることにより、その近傍の電界を乱す可能性があるの
で、ごく小数の電子が第１の電子増倍素子Ｉの加速電極
層６に捕捉されても加速電極層を設ける方が動作が安定
すると思われる。
される。ごく小数の電子が第１の電子増倍素子Ｉの加速
電極層６に捕捉されても問題はない。なお前記加速電極
層６を設けないと、ごく小数の電荷が孔の壁面に付着す
ることにより、その近傍の電界を乱す可能性があるの
で、ごく小数の電子が第１の電子増倍素子Ｉの加速電極
層６に捕捉されても加速電極層を設ける方が動作が安定
すると思われる。
第５図は前記増倍装置を真空容器内に実装して構成した
光電子増倍管の実施例を示す断面図である。
光電子増倍管の実施例を示す断面図である。
真空容器９の入射窓の内面には光電陰極１４が形成され
ている。
ている。
第３の電子増倍素子IIIの出力開口に対応して陽極１５
が設けられている。
が設けられている。
なお各電子増倍素子には前述したように動作電源が接続
され、陽極１５には最も高い電圧を印加して動作させ
る。
され、陽極１５には最も高い電圧を印加して動作させ
る。
第６図は本発明による電子増倍素子の第２の実施例の平
面図である。この実施例は貫通孔２の開口部の形状を略
正方形にしたものである。
面図である。この実施例は貫通孔２の開口部の形状を略
正方形にしたものである。
マスクパターンが簡単になり、前述した第１の実施例よ
りも入射電子に対する開口面積を大きくすることができ
る。
りも入射電子に対する開口面積を大きくすることができ
る。
第７図は本発明による電子増倍素子の第３の実施例の平
面図である。この実施例は貫通孔２の開口部の形状を方
形にしたものである。
面図である。この実施例は貫通孔２の開口部の形状を方
形にしたものである。
このような形状の電子増倍素子では２次元の情報は得ら
れないが，十分な感度を確保できる利点がある。
れないが，十分な感度を確保できる利点がある。
第８図は本発明による電子増倍素子の第４の実施例の平
面図である。この実施例は貫通孔２の開口部の形状を６
角形にしたものである。
面図である。この実施例は貫通孔２の開口部の形状を６
角形にしたものである。
このような形状の電子増倍素子では２次元の情報は得ら
れないが、十分な感度を確保できる利点がある。
れないが、十分な感度を確保できる利点がある。
第９図は前述した電子増倍装置を用いて構成した光電子
増倍管の他の実施例を示す断面図である。真空容器９の
光電陰極１４に最前面の電子増倍素子の入力面（第１の
面）が対向するようにして配置し、多段増倍された増倍
出力を陽極１５で捕収する。
増倍管の他の実施例を示す断面図である。真空容器９の
光電陰極１４に最前面の電子増倍素子の入力面（第１の
面）が対向するようにして配置し、多段増倍された増倍
出力を陽極１５で捕収する。
第１０図は前述した電子増倍装置を用いて構成した光電
子増倍管のさらに他の実施例を示す断面図である。
子増倍管のさらに他の実施例を示す断面図である。
この実施例は，従来知られているボックス形のダイノー
ド１７と組み合わせて用いたものである。光電子増倍装
置の入力開口１６をボックス形のダイノード１７方向に
向けて固定する。１５は増倍された電子を捕収するため
の陽極である。
ド１７と組み合わせて用いたものである。光電子増倍装
置の入力開口１６をボックス形のダイノード１７方向に
向けて固定する。１５は増倍された電子を捕収するため
の陽極である。
（発明の効果） 以上詳しく説明したように，本発明による電子増倍素子
は，互いに平行な第１の表面と第２の表面をもつ絶縁性
の基板と、前記基板の第１の表面に対して鈍角を保つ第
１孔表面および前記第１孔表面に対面する第２孔表面を
もつ前記基板に形成された複数の貫通孔と、前記各貫通
孔の前記第１孔表面に前記基板の第１の表面側から形成
された２次電子放出層と、前記各貫通孔の前記第２孔表
面に前記２次電子放出層と分離させられて前記第２の表
面側に形成された導電層と、前記基板の第１の表面で前
記各２次電子放出層を接続する第１の接続手段と、前記
基板の第２の表面で前記各導電層を接続する第２の接続
手段と、前記基板の第１面側からいずれかの前記貫通孔
に入射した電子を前記２次電子放出層で増倍し、増倍さ
れた電子に前記基板の第２の面方向に加速するように前
記第１および第２の接続手段間に電圧を印加する手段か
ら構成されている。
は，互いに平行な第１の表面と第２の表面をもつ絶縁性
の基板と、前記基板の第１の表面に対して鈍角を保つ第
１孔表面および前記第１孔表面に対面する第２孔表面を
もつ前記基板に形成された複数の貫通孔と、前記各貫通
孔の前記第１孔表面に前記基板の第１の表面側から形成
された２次電子放出層と、前記各貫通孔の前記第２孔表
面に前記２次電子放出層と分離させられて前記第２の表
面側に形成された導電層と、前記基板の第１の表面で前
記各２次電子放出層を接続する第１の接続手段と、前記
基板の第２の表面で前記各導電層を接続する第２の接続
手段と、前記基板の第１面側からいずれかの前記貫通孔
に入射した電子を前記２次電子放出層で増倍し、増倍さ
れた電子に前記基板の第２の面方向に加速するように前
記第１および第２の接続手段間に電圧を印加する手段か
ら構成されている。
すなわち本発明による電子増倍素子は以上のように構成
されているので、これを用いれば，小形な電子増倍装置
を形成することができる。
されているので、これを用いれば，小形な電子増倍装置
を形成することができる。
電子増倍装置を小さくすると電子走行時間と電子走行時
間の広がりを小さくすることが可能になるから、時間分
解に優れた増倍装置が得られる。
間の広がりを小さくすることが可能になるから、時間分
解に優れた増倍装置が得られる。
また前述したように、前記電子増倍装置を用い種々の光
電子増倍管を製造することができる。
電子増倍管を製造することができる。
これ等の光電子増倍管は、位置分解，時間分解に優れて
いるから種々の計測に広く利用できる。
いるから種々の計測に広く利用できる。
一般に必要とされる電子増倍装置の電子増倍率（出力電
子／入射電子）１０６を得るためには、本発明の電子増
倍素子を１０枚積み重ねると良い。前述した電子増倍素
子１枚の厚さは０．５mm程度にすることができるので、
５mm程度で電子増倍装置を構成することができる。
子／入射電子）１０６を得るためには、本発明の電子増
倍素子を１０枚積み重ねると良い。前述した電子増倍素
子１枚の厚さは０．５mm程度にすることができるので、
５mm程度で電子増倍装置を構成することができる。
この厚さは従来の電子増倍素子で同程度の増倍をするた
めに必要な厚さに比較すると１／８の厚さとなる。
めに必要な厚さに比較すると１／８の厚さとなる。
第１図は本発明による電子増倍素子の第１の実施例の平
面図である。 第２図は前記第１の実施例の端面図である。 第３図は前記第１の実施例装置の一部を拡大して示した
斜視図である。 第４図は前記第１の電子増倍素子複数枚を用いて構成し
た増倍装置の実施例を示す端面図である。 第５図は前記増倍装置を真空容器内に実装して構成した
光電子増倍管の実施例を示す断面図である。 第６図は本発明による電子増倍素子の第２の実施例の平
面図である。 第７図は本発明による電子増倍素子の第３の実施例の平
面図である。 第８図は本発明による電子増倍素子の第４の実施例の平
面図である。 第９図は電子増倍素子を真空容器内に実装して構成した
光電子増倍管の他の実施例を示す断面図である。 第１０図は電子増倍装置を真空容器内に実装して構成し
た光電子増倍管のさらに他の実施例を示す断面図であ
る。 第１１図は従来のベネシアン・ブラインド形ダイノード
を示す断面図である。 １…絶縁基板、２…貫通孔 ３…絶縁基板の第１表面に形成された接続手段 ４…絶縁基板の第２表面に形成された接続手段 ５…２次電子放出層 ６…加速電極層 ７…分離溝 ９…真空容器 １０ａ〜１０ｄ…電源 １４…光電陰極、１５…陽極 １７…ボックス形のダイノード ７０…電子増倍装置
面図である。 第２図は前記第１の実施例の端面図である。 第３図は前記第１の実施例装置の一部を拡大して示した
斜視図である。 第４図は前記第１の電子増倍素子複数枚を用いて構成し
た増倍装置の実施例を示す端面図である。 第５図は前記増倍装置を真空容器内に実装して構成した
光電子増倍管の実施例を示す断面図である。 第６図は本発明による電子増倍素子の第２の実施例の平
面図である。 第７図は本発明による電子増倍素子の第３の実施例の平
面図である。 第８図は本発明による電子増倍素子の第４の実施例の平
面図である。 第９図は電子増倍素子を真空容器内に実装して構成した
光電子増倍管の他の実施例を示す断面図である。 第１０図は電子増倍装置を真空容器内に実装して構成し
た光電子増倍管のさらに他の実施例を示す断面図であ
る。 第１１図は従来のベネシアン・ブラインド形ダイノード
を示す断面図である。 １…絶縁基板、２…貫通孔 ３…絶縁基板の第１表面に形成された接続手段 ４…絶縁基板の第２表面に形成された接続手段 ５…２次電子放出層 ６…加速電極層 ７…分離溝 ９…真空容器 １０ａ〜１０ｄ…電源 １４…光電陰極、１５…陽極 １７…ボックス形のダイノード ７０…電子増倍装置
Claims (4)
- 【請求項１】互いに平行な第１の表面と第２の表面をも
つ絶縁性の基板と、前記基板の第１の表面に対して鈍角
を保つ第１孔表面および前記第１孔表面に対面する第２
孔表面をもつ前記基板に形成された複数の貫通孔と、前
記各貫通孔の前記第１孔表面に前記基板の第１の表面側
から形成された２次電子放出層と、前記各貫通孔の前記
第２孔表面に前記２次電子放出層と分離させられて前記
第２の表面側に形成された導電層と、前記基板の第１の
表面で前記各２次電子放出層を接続する第１の接続手段
と、前記基板の第２の表面で前記各導電層を接続する第
２の接続手段と、前記基板の第１面側からいずれかの前
記貫通孔に入射した電子を前記２次電子放出層で増倍
し、増倍された電子に前記基板の第２の面方向に加速す
るように前記第１および第２の接続手段間に電圧を印加
する手段から構成した電子増倍素子。 - 【請求項２】前記貫通孔の基板の第１の表面の開口部の
形状は、円形，方形，または６角形であり、前記開口部
は稠密に規則正しく配列されている特許請求の範囲第１
項記載の電子増倍素子。 - 【請求項３】前記絶縁性の基板はＳｉＯ２を主成分とす
るものであり、前記貫通孔の加工はホトエッチングによ
り行われる特許請求の範囲第１項記載の電子増倍素子。 - 【請求項４】前記２次電子放出層と前記導電層の間には
溝が設けられている特許請求の範囲第１項記載の電子増
倍素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3767086A JPH0644474B2 (ja) | 1986-02-21 | 1986-02-21 | 電子増倍素子 |
| US06/903,306 US4825118A (en) | 1985-09-06 | 1986-09-03 | Electron multiplier device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3767086A JPH0644474B2 (ja) | 1986-02-21 | 1986-02-21 | 電子増倍素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62195844A JPS62195844A (ja) | 1987-08-28 |
| JPH0644474B2 true JPH0644474B2 (ja) | 1994-06-08 |
Family
ID=12504067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3767086A Expired - Lifetime JPH0644474B2 (ja) | 1985-09-06 | 1986-02-21 | 電子増倍素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644474B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5582493B2 (ja) * | 2009-12-17 | 2014-09-03 | 独立行政法人理化学研究所 | マイクロチャネルプレート組立体及びマイクロチャネルプレート検出器 |
| US11948786B2 (en) * | 2022-05-24 | 2024-04-02 | Elbit Systems Of America, Llc | Microchannel plate and method of making the microchannel plate with metal contacts selectively formed on one side of channel openings |
-
1986
- 1986-02-21 JP JP3767086A patent/JPH0644474B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62195844A (ja) | 1987-08-28 |
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