JPH064460A - Ｓｉ型ｃｐｕモジュール - Google Patents
Ｓｉ型ｃｐｕモジュールInfo
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- JPH064460A JPH064460A JP18166692A JP18166692A JPH064460A JP H064460 A JPH064460 A JP H064460A JP 18166692 A JP18166692 A JP 18166692A JP 18166692 A JP18166692 A JP 18166692A JP H064460 A JPH064460 A JP H064460A
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- external device
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Abstract
(57)【要約】
【目的】 シリアル通信機能を有するプロセッサを搭載
したＳＩ型ＣＰＵモジュールにおいて、サブボード外の
一部デバイスについては、前記プロセッサのバス上に直
接位置づけできるようにする。 【構成】 シングル・インライン型のコネクタ５でマザ
ーボードに結合されるサブボード１上に、メモリ３と、
このメモリに対してはバスＤ００〜Ｄ３１を通してアク
セスし、また前記サブボード外の外部デバイスに対して
はシリアルに通信する機能を有したプロセッサ２とを搭
載したＳＩ型ＣＰＵモジュールにおいて、前記サブボー
ド外の外部デバイス２０に対しても前記バスの一部Ｄ０
０〜Ｄ０７を開放する。
したＳＩ型ＣＰＵモジュールにおいて、サブボード外の
一部デバイスについては、前記プロセッサのバス上に直
接位置づけできるようにする。 【構成】 シングル・インライン型のコネクタ５でマザ
ーボードに結合されるサブボード１上に、メモリ３と、
このメモリに対してはバスＤ００〜Ｄ３１を通してアク
セスし、また前記サブボード外の外部デバイスに対して
はシリアルに通信する機能を有したプロセッサ２とを搭
載したＳＩ型ＣＰＵモジュールにおいて、前記サブボー
ド外の外部デバイス２０に対しても前記バスの一部Ｄ０
０〜Ｄ０７を開放する。
Description
【０００１】
【産業上の利用分野】本発明は、シリアル通信機能を有
するプロセッサを搭載したＳＩ型ＣＰＵモジュールに関
し、特にバスの一部をモジュール外にも開放したＳＩ型
ＣＰＵモジュールに関する。
するプロセッサを搭載したＳＩ型ＣＰＵモジュールに関
し、特にバスの一部をモジュール外にも開放したＳＩ型
ＣＰＵモジュールに関する。
【０００２】
【従来の技術】ＳＩ（シングル・インライン）型のコネ
クタを用いるＳＩ型モジュールは、マザーボードに対し
垂直に実装することができるので、ＤＩ（デュアル・イ
ンライン）型のコネクタを用いる水平実装式のＤＩ型モ
ジュールに比べて高密度実装が可能になる。ＳＩ型モジ
ュールにメモリを搭載したＳＩＭＭ（シングル・インラ
イン・メモリ・モジュール）は、拡張用メモリボードと
して利用される。これに対し、ＳＩ型モジュールにプロ
セッサも搭載したＳＩ型ＣＰＵモジュールは、更に多く
の機能が期待できる。
クタを用いるＳＩ型モジュールは、マザーボードに対し
垂直に実装することができるので、ＤＩ（デュアル・イ
ンライン）型のコネクタを用いる水平実装式のＤＩ型モ
ジュールに比べて高密度実装が可能になる。ＳＩ型モジ
ュールにメモリを搭載したＳＩＭＭ（シングル・インラ
イン・メモリ・モジュール）は、拡張用メモリボードと
して利用される。これに対し、ＳＩ型モジュールにプロ
セッサも搭載したＳＩ型ＣＰＵモジュールは、更に多く
の機能が期待できる。
【０００３】ＳＩ型ＣＰＵモジュールに搭載するプロセ
ッサとして、シリアル通信機能を有するトランスピュー
タ（商品名：ＳＧＳトムソン社製）を利用すると、モジ
ュール内のメモリに対してはバスを利用してアクセス
し、モジュール外のデバイスに対してはシリアルリンク
を利用して通信することが可能になる。
ッサとして、シリアル通信機能を有するトランスピュー
タ（商品名：ＳＧＳトムソン社製）を利用すると、モジ
ュール内のメモリに対してはバスを利用してアクセス
し、モジュール外のデバイスに対してはシリアルリンク
を利用して通信することが可能になる。
【０００４】図７はサブボード１上に１台のトランスピ
ュータ２及び８チップのメモリ３を搭載したＣＰＵモジ
ュールの例を示すブロック図である。このトランスピュ
ータ２はサブボード１上のメモリ３に対してはデータバ
スＤ００〜Ｄ３１及びアドレスバスＡ０２〜Ａ３１を利
用してアクセスする。
ュータ２及び８チップのメモリ３を搭載したＣＰＵモジ
ュールの例を示すブロック図である。このトランスピュ
ータ２はサブボード１上のメモリ３に対してはデータバ
スＤ００〜Ｄ３１及びアドレスバスＡ０２〜Ａ３１を利
用してアクセスする。
【０００５】即ち、８チップのメモリ３Ａ〜３Ｈを上段
３Ａ〜３Ｄと下段３Ｅ〜３Ｈに分け、各段をチップセレ
クトＵｐＣＳ／ＬｏｗＣＳで選択する。４は上位アドレ
スＡ１９〜Ａ３１をデコードし（実際にはアドレスＡ１
９だけが支配権を持つ）、チップセレクトＵｐＣＳ／Ｌ
ｏｗＣＳを変化させるアドレスデコーダである。このア
ドレスデコーダ４には、ＧＡＬ（ゲート・アレイ・ロジ
ック）を用いてある。ＭＣＥはアドレスデコーダ４に入
力するメモリチップ・イネーブルである。ＵｐＣＳ／Ｌ
ｏｗＣＳで選択された段のメモリ列３Ａ〜３Ｄまたは３
Ｅ〜３Ｈの各メモリは、下位アドレスＡ０２〜Ａ１８で
アクセスされる。
３Ａ〜３Ｄと下段３Ｅ〜３Ｈに分け、各段をチップセレ
クトＵｐＣＳ／ＬｏｗＣＳで選択する。４は上位アドレ
スＡ１９〜Ａ３１をデコードし（実際にはアドレスＡ１
９だけが支配権を持つ）、チップセレクトＵｐＣＳ／Ｌ
ｏｗＣＳを変化させるアドレスデコーダである。このア
ドレスデコーダ４には、ＧＡＬ（ゲート・アレイ・ロジ
ック）を用いてある。ＭＣＥはアドレスデコーダ４に入
力するメモリチップ・イネーブルである。ＵｐＣＳ／Ｌ
ｏｗＣＳで選択された段のメモリ列３Ａ〜３Ｄまたは３
Ｅ〜３Ｈの各メモリは、下位アドレスＡ０２〜Ａ１８で
アクセスされる。
【０００６】一方、データバスＤ００〜Ｄ３１は３２ビ
ットあるので、これをメモリ列３Ａ〜３Ｄ及び３Ｅ〜３
Ｈの各メモリで８ビットずつに分けて使用する。即ち、
Ｄ００〜Ｄ０７がメモリ３Ａ及び３Ｅ、Ｄ０８〜Ｄ１５
がメモリ３Ｂ及び３Ｆ、Ｄ１６〜Ｄ２３がメモリ３Ｃ及
び３Ｇ、Ｄ２４〜Ｄ３１がメモリ３Ｄ及び３Ｈに割り当
てられる。
ットあるので、これをメモリ列３Ａ〜３Ｄ及び３Ｅ〜３
Ｈの各メモリで８ビットずつに分けて使用する。即ち、
Ｄ００〜Ｄ０７がメモリ３Ａ及び３Ｅ、Ｄ０８〜Ｄ１５
がメモリ３Ｂ及び３Ｆ、Ｄ１６〜Ｄ２３がメモリ３Ｃ及
び３Ｇ、Ｄ２４〜Ｄ３１がメモリ３Ｄ及び３Ｈに割り当
てられる。
【０００７】これに対し、外部のデバイスに対してはシ
リアルリンクＬｉｎｋを利用してシリアルに通信を行
う。この例では、４組のシリアルリンク４Ｌｉｎｋｓの
ある場合を示している。外部との通信に際しては各種の
制御信号等が必要になる。標準的な制御信号には、リセ
ットＲｅｓｅｔ、アナライズＡｎａｌｙｓｅ、エラーＥ
ｒｒｏｒ、クロックＣｌｏｃｋ、リンクスピードＳｐｅ
ｅｄがある。Ｖｃｃ，ＧＮＤは電源系統である。
リアルリンクＬｉｎｋを利用してシリアルに通信を行
う。この例では、４組のシリアルリンク４Ｌｉｎｋｓの
ある場合を示している。外部との通信に際しては各種の
制御信号等が必要になる。標準的な制御信号には、リセ
ットＲｅｓｅｔ、アナライズＡｎａｌｙｓｅ、エラーＥ
ｒｒｏｒ、クロックＣｌｏｃｋ、リンクスピードＳｐｅ
ｅｄがある。Ｖｃｃ，ＧＮＤは電源系統である。
【０００８】図８（ａ）（ｂ）はこの様なＣＰＵモジュ
ールをＳＩ型コネクタ５でマザーボードに実装するよう
にしたＳＩ型ＣＰＵモジュールの表面図及び背面図であ
る。このＳＩ型ＣＰＵモジュールはマザーボードに対し
て垂直に実装できるため、高密度実装に適している。
ールをＳＩ型コネクタ５でマザーボードに実装するよう
にしたＳＩ型ＣＰＵモジュールの表面図及び背面図であ
る。このＳＩ型ＣＰＵモジュールはマザーボードに対し
て垂直に実装できるため、高密度実装に適している。
【０００９】図９は、一枚のマザーボード６に複数枚の
トランスピュータ・モジュール７を実装するようにした
システムのブロック図である。それぞれのトランスピュ
ータ・モジュール７Ａ，７Ｂ，７Ｃは図７及び図８の様
に構成され、それぞれが４本のシリアルリンクＬｉｎｋ
を介して外部のデバイスとシリアルに通信する。８はこ
のシステムのホストになるルート・トランスピュータ、
９はシリアルリンク相互の接続を行うリンク切替器、１
０Ａ，１０Ｂは外部のバス１１とシリアルリンクとの間
を接続するためにシリアル／パラレル変換を行うリンク
アダプタ、１２はハングアップしたトランスピュータか
らのエラー信号Ｅｒｒｏｒを受けてリセット信号Ｒｅｓ
ｅｔを発生するシステム・コントロール・ロジック、１
３はオフボード拡張用のコネクタである。
トランスピュータ・モジュール７を実装するようにした
システムのブロック図である。それぞれのトランスピュ
ータ・モジュール７Ａ，７Ｂ，７Ｃは図７及び図８の様
に構成され、それぞれが４本のシリアルリンクＬｉｎｋ
を介して外部のデバイスとシリアルに通信する。８はこ
のシステムのホストになるルート・トランスピュータ、
９はシリアルリンク相互の接続を行うリンク切替器、１
０Ａ，１０Ｂは外部のバス１１とシリアルリンクとの間
を接続するためにシリアル／パラレル変換を行うリンク
アダプタ、１２はハングアップしたトランスピュータか
らのエラー信号Ｅｒｒｏｒを受けてリセット信号Ｒｅｓ
ｅｔを発生するシステム・コントロール・ロジック、１
３はオフボード拡張用のコネクタである。
【００１０】
【発明が解決しようとする課題】上述したトランスピュ
ータの一般的用法では、その構成が閉鎖的であるため、
例えば外部のペリフェラルデバイス（タイマ、インター
フェースコントローラ、ＤＭＡコントローラ等）をトラ
ンスピュータのバス上にダイレクトに位置づけることが
できない。これを行うために、シリアル／パラレル変換
機能を有したリンクアダプタを用いると構成が複雑化
し、図８に示したような面積の限られたサブボード１上
に全てを搭載できない欠点がある。
ータの一般的用法では、その構成が閉鎖的であるため、
例えば外部のペリフェラルデバイス（タイマ、インター
フェースコントローラ、ＤＭＡコントローラ等）をトラ
ンスピュータのバス上にダイレクトに位置づけることが
できない。これを行うために、シリアル／パラレル変換
機能を有したリンクアダプタを用いると構成が複雑化
し、図８に示したような面積の限られたサブボード１上
に全てを搭載できない欠点がある。
【００１１】本発明は、上述したトランスピュータの様
なシリアル通信機能を有するプロセッサを搭載したＳＩ
型ＣＰＵモジュールにおいて、サブボード外の一部デバ
イスについては、前記プロセッサのバス上に直接位置づ
けできるようにすることを目的としている。
なシリアル通信機能を有するプロセッサを搭載したＳＩ
型ＣＰＵモジュールにおいて、サブボード外の一部デバ
イスについては、前記プロセッサのバス上に直接位置づ
けできるようにすることを目的としている。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明では、シングル・インライン型のコネクタでマザ
ーボードに結合されるサブボード上に、メモリと、この
メモリに対してはバスを通してアクセスし、また前記サ
ブボード外の外部デバイスに対してはシリアルに通信す
る機能を有したプロセッサとを搭載したＳＩ型ＣＰＵモ
ジュールにおいて、前記サブボード外の外部デバイスに
対しても前記バスの一部を開放してなることを特徴とし
ている。
本発明では、シングル・インライン型のコネクタでマザ
ーボードに結合されるサブボード上に、メモリと、この
メモリに対してはバスを通してアクセスし、また前記サ
ブボード外の外部デバイスに対してはシリアルに通信す
る機能を有したプロセッサとを搭載したＳＩ型ＣＰＵモ
ジュールにおいて、前記サブボード外の外部デバイスに
対しても前記バスの一部を開放してなることを特徴とし
ている。
【００１３】具体的には、前記プロセッサのデータバス
及びアドレスバスの一部、並びに必要な制御信号のライ
ンを前記コネクタの空き端子に接続して外部に開放す
る。そして、本ＳＩ型ＣＰＵモジュールのサブボード外
には、前記アドレスバスの一部を使用し、前記データバ
スの一部を共用する複数の外部デバイスの１つを選択す
る外部デバイス選択部を設けて外部に開放されたデータ
バスを使用する。この外部デバイス選択部は、前記プロ
セッサ内でデコードされたメモリ選択用のビットから前
記外部デバイス選択用の外部アドレスを再生するアドレ
ス変換器と、前記メモリ選択用のビットから前記外部デ
バイスをリード状態にする信号の作成回路と、前記アド
レスバスの一部から供給される内部アドレスをデコード
して前記外部デバイスに対するチップイネーブル信号を
作成する外部アドレスデコーダとを備える様に構成され
ることがある。
及びアドレスバスの一部、並びに必要な制御信号のライ
ンを前記コネクタの空き端子に接続して外部に開放す
る。そして、本ＳＩ型ＣＰＵモジュールのサブボード外
には、前記アドレスバスの一部を使用し、前記データバ
スの一部を共用する複数の外部デバイスの１つを選択す
る外部デバイス選択部を設けて外部に開放されたデータ
バスを使用する。この外部デバイス選択部は、前記プロ
セッサ内でデコードされたメモリ選択用のビットから前
記外部デバイス選択用の外部アドレスを再生するアドレ
ス変換器と、前記メモリ選択用のビットから前記外部デ
バイスをリード状態にする信号の作成回路と、前記アド
レスバスの一部から供給される内部アドレスをデコード
して前記外部デバイスに対するチップイネーブル信号を
作成する外部アドレスデコーダとを備える様に構成され
ることがある。
【００１４】
【作用】本発明のＳＩ型ＣＰＵモジュールは、バスの一
部を外部に対しても開放してあるため、外部のデバイス
を、このモジュール上のシリアル通信機能を有したプロ
セッサのバス上に直接位置づけできる。従って、一般に
はシリアル通信機能だけで外部と通信するため、閉鎖的
と考えられていたトランスピュータの様なプロセッサを
搭載したＳＩ型ＣＰＵモジュールでも、そのシリアルリ
ンク数の制限を越えた拡張デバイスを外部に、しかもバ
ス上に置くことができるため、システムの閉鎖性を緩和
することができる。
部を外部に対しても開放してあるため、外部のデバイス
を、このモジュール上のシリアル通信機能を有したプロ
セッサのバス上に直接位置づけできる。従って、一般に
はシリアル通信機能だけで外部と通信するため、閉鎖的
と考えられていたトランスピュータの様なプロセッサを
搭載したＳＩ型ＣＰＵモジュールでも、そのシリアルリ
ンク数の制限を越えた拡張デバイスを外部に、しかもバ
ス上に置くことができるため、システムの閉鎖性を緩和
することができる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の一実施例を示す要部ブロック図で
ある。この図において、１はサブボード、２はトランス
ピュータ、３Ａ，３Ｂ…は複数チップのメモリ（ＳＲＡ
ＭまたはＤＲＡＭ）、５はＳＩ型コネクタであり、これ
らは本発明のＳＩ型ＣＰＵモジュールの主要構成要素で
ある（他の部分に付いては後述する）。本例のＳＩ型Ｃ
ＰＵモジュールは、８ビットのデータバスＤ００〜Ｄ０
７を外部にも出すことで、最大４台のペリフェラルデバ
イス２０Ａ〜２０Ｄ（例えば、タイマ、インターフェー
スコントローラ、ＤＭＡコントローラ等）をトランスピ
ュータ２のバス上に位置づけることができるようにした
ものである。全データバスＤ００〜Ｄ３１の内から外部
にも開放するバスの数はＳＩ型コネクタ５のピン数によ
って制限される。Ｔ８０１型のトランスピュータを使用
した場合、３０〜３５ピンのＳＩ型コネクタ５を使用す
ると、８ビットのデータバスＤ００〜Ｄ０７を外部にも
出すことができる。
する。図１は本発明の一実施例を示す要部ブロック図で
ある。この図において、１はサブボード、２はトランス
ピュータ、３Ａ，３Ｂ…は複数チップのメモリ（ＳＲＡ
ＭまたはＤＲＡＭ）、５はＳＩ型コネクタであり、これ
らは本発明のＳＩ型ＣＰＵモジュールの主要構成要素で
ある（他の部分に付いては後述する）。本例のＳＩ型Ｃ
ＰＵモジュールは、８ビットのデータバスＤ００〜Ｄ０
７を外部にも出すことで、最大４台のペリフェラルデバ
イス２０Ａ〜２０Ｄ（例えば、タイマ、インターフェー
スコントローラ、ＤＭＡコントローラ等）をトランスピ
ュータ２のバス上に位置づけることができるようにした
ものである。全データバスＤ００〜Ｄ３１の内から外部
にも開放するバスの数はＳＩ型コネクタ５のピン数によ
って制限される。Ｔ８０１型のトランスピュータを使用
した場合、３０〜３５ピンのＳＩ型コネクタ５を使用す
ると、８ビットのデータバスＤ００〜Ｄ０７を外部にも
出すことができる。
【００１６】８ビットのデータバスＤ００〜Ｄ０７を共
用する４台の外部デバイス２０Ａ〜２０Ｄは、３ビット
のアドレスＡ３１，Ａ０２，Ａ０３で選択される。これ
らのアドレスの内、Ａ３１はデータバスＤ００〜Ｄ０７
をメモリ３に使用するか、外部デバイス２０に使用する
かを決定する。そして、残り２ビットのアドレスＡ０
２，Ａ０３の４通り組み合わせで、４台の外部デバイス
２０Ａ〜２０Ｄの１台を選択する。２１はこれら３ビッ
トのアドレスＡ３１，Ａ０２，Ａ０３をデコードして、
４台の外部デバイス２０Ａ〜２０Ｄに選択信号を送る外
部アドレスデコーダである。
用する４台の外部デバイス２０Ａ〜２０Ｄは、３ビット
のアドレスＡ３１，Ａ０２，Ａ０３で選択される。これ
らのアドレスの内、Ａ３１はデータバスＤ００〜Ｄ０７
をメモリ３に使用するか、外部デバイス２０に使用する
かを決定する。そして、残り２ビットのアドレスＡ０
２，Ａ０３の４通り組み合わせで、４台の外部デバイス
２０Ａ〜２０Ｄの１台を選択する。２１はこれら３ビッ
トのアドレスＡ３１，Ａ０２，Ａ０３をデコードして、
４台の外部デバイス２０Ａ〜２０Ｄに選択信号を送る外
部アドレスデコーダである。
【００１７】図２は本発明のＳＩ型ＣＰＵモジュールを
より詳細に示すブロック図である。この図に示すＳＩ型
ＣＰＵモジュールは、図７の構成を全て持ち、更にデー
タバスの一部Ｄ００〜Ｄ０７を外部にも開放するため、
拡張用の制御信号を外部とやり取りする。この拡張用制
御信号には、モジュール外へ出力するメモリライトビッ
トＭＷＢ０〜ＭＷＢ３、メモリチップイネーブルＭＣＥ
及びプロセッサクロックＰＣＫと、モジュール外から入
力するメモリウエイトＷａｉｔとが含まれる。このメモ
リウエイトＷａｉｔは、チップによるアクセスタイムの
調整に利用されるもので、ＣＰＵバスに対しウエイトを
かけるように使用される。
より詳細に示すブロック図である。この図に示すＳＩ型
ＣＰＵモジュールは、図７の構成を全て持ち、更にデー
タバスの一部Ｄ００〜Ｄ０７を外部にも開放するため、
拡張用の制御信号を外部とやり取りする。この拡張用制
御信号には、モジュール外へ出力するメモリライトビッ
トＭＷＢ０〜ＭＷＢ３、メモリチップイネーブルＭＣＥ
及びプロセッサクロックＰＣＫと、モジュール外から入
力するメモリウエイトＷａｉｔとが含まれる。このメモ
リウエイトＷａｉｔは、チップによるアクセスタイムの
調整に利用されるもので、ＣＰＵバスに対しウエイトを
かけるように使用される。
【００１８】図３は、４ビットのメモリライトビットＭ
ＷＢ０〜ＭＷＢ３、メモリチップイネーブルＭＣＥ及び
３ビットのアドレスＡ３１，Ａ０２，Ａ０３を基に外部
デバイス２０Ａ，２０Ｂ…を選択する外部デバイス選択
部の詳細構成図である。外部アドレスデコーダ２１は、
ＭＣＥ，Ａ３１，Ａ０２，Ａ０３を入力として、４台の
外部デバイス２０Ａ，２０Ｂ…の１台だけをアクティブ
にするチップセレクトＣＳ０〜ＣＳ３を発生する。実際
のペリフェラルデバイス２０の中には、チップセレクト
ＣＳ０〜ＣＳ３だけでは足りずに、アドレスＡ００，Ａ
０１とリード／ライト信号Ｒ／Ｗを必要とするタイプが
ある。そこで、外部のアドレス変換器２２よってメモリ
ライトビットＭＷＢ０〜ＭＷＢ３からアドレスＡ００，
Ａ０１を作成し、またオアゲート２３によってリード／
ライト信号Ｒ／Ｗを作成する。尚、外部デバイス２０が
１台だけの場合は、外部アドレスデコーダ２１の出力Ｃ
Ｓ０〜ＣＳ３の３ビットをアドレスアドレスＡ００，Ａ
０１とリード／ライト信号Ｒ／Ｗの代わりに使用できる
ので、アドレス変換部２２とオアゲート２３は省略でき
る。
ＷＢ０〜ＭＷＢ３、メモリチップイネーブルＭＣＥ及び
３ビットのアドレスＡ３１，Ａ０２，Ａ０３を基に外部
デバイス２０Ａ，２０Ｂ…を選択する外部デバイス選択
部の詳細構成図である。外部アドレスデコーダ２１は、
ＭＣＥ，Ａ３１，Ａ０２，Ａ０３を入力として、４台の
外部デバイス２０Ａ，２０Ｂ…の１台だけをアクティブ
にするチップセレクトＣＳ０〜ＣＳ３を発生する。実際
のペリフェラルデバイス２０の中には、チップセレクト
ＣＳ０〜ＣＳ３だけでは足りずに、アドレスＡ００，Ａ
０１とリード／ライト信号Ｒ／Ｗを必要とするタイプが
ある。そこで、外部のアドレス変換器２２よってメモリ
ライトビットＭＷＢ０〜ＭＷＢ３からアドレスＡ００，
Ａ０１を作成し、またオアゲート２３によってリード／
ライト信号Ｒ／Ｗを作成する。尚、外部デバイス２０が
１台だけの場合は、外部アドレスデコーダ２１の出力Ｃ
Ｓ０〜ＣＳ３の３ビットをアドレスアドレスＡ００，Ａ
０１とリード／ライト信号Ｒ／Ｗの代わりに使用できる
ので、アドレス変換部２２とオアゲート２３は省略でき
る。
【００１９】４ビットのメモリライトビットＭＷＢ０〜
ＭＷＢ３は、実はＣＰＵモジュール内では直接使用され
ない２ビットのアドレスＡ００，Ａ０１をデコードした
信号であるから、アドレス変換器２２ではこれを逆変換
することで２ビットのアドレスＡ００，Ａ０１を発生で
きる。また、これらメモリライトビットＭＷＢ０〜ＭＷ
Ｂ３は常に１ビットが論理「１」であるから、全ビット
ＭＷＢ０〜ＭＷＢ３の論理和をとるオアゲート２３の出
力Ｒ／Ｗは常に論理「１」（この場合はリードモード）
になる。尚、ＣＰＵモジュール内でメモリライトビット
ＭＷＢ０〜ＭＷＢ３を用いる理由は、メモリ３Ａ，３
Ｂ，３Ｃ，３Ｄ（または３Ｅ，３Ｆ，３Ｇ，３Ｈ）の区
別にアドレスＡ００，Ａ０１のデコードを要しない便利
さがあるためである。
ＭＷＢ３は、実はＣＰＵモジュール内では直接使用され
ない２ビットのアドレスＡ００，Ａ０１をデコードした
信号であるから、アドレス変換器２２ではこれを逆変換
することで２ビットのアドレスＡ００，Ａ０１を発生で
きる。また、これらメモリライトビットＭＷＢ０〜ＭＷ
Ｂ３は常に１ビットが論理「１」であるから、全ビット
ＭＷＢ０〜ＭＷＢ３の論理和をとるオアゲート２３の出
力Ｒ／Ｗは常に論理「１」（この場合はリードモード）
になる。尚、ＣＰＵモジュール内でメモリライトビット
ＭＷＢ０〜ＭＷＢ３を用いる理由は、メモリ３Ａ，３
Ｂ，３Ｃ，３Ｄ（または３Ｅ，３Ｆ，３Ｇ，３Ｈ）の区
別にアドレスＡ００，Ａ０１のデコードを要しない便利
さがあるためである。
【００２０】図４は、データバスＤ００〜Ｄ０７を外部
デバイス２０で使用する場合に、メモリウエイトＷａｉ
ｔを外部で作成してＣＰＵモジュール内に供給するウエ
イト信号作成回路２４の構成図である。この回路２４は
２段のフリップフロップＦ１，Ｆ２でプロセッサクロッ
クＰＣＫを２サイクル遅延させた２ウエイトの信号Ｗａ
ｉｔを発生するもので、メモリチップイネーブルＭＣＥ
によってこの回路２４を外部モード時のみアクティブと
なるようにする。図５は、１ウエイトのウエイト信号作
成回路２５の構成図である。この場合は１段のフリップ
フロップＦでプロセッサクロックＰＣＫを１サイクル遅
延させたウエイト信号Ｗａｉｔを発生する。図６は、２
ウエイトの信号Ｗａｉｔを使用した場合のタイムチャー
トで、Ｔは動作サイクル、Ｗはウエイトサイクルであ
る。
デバイス２０で使用する場合に、メモリウエイトＷａｉ
ｔを外部で作成してＣＰＵモジュール内に供給するウエ
イト信号作成回路２４の構成図である。この回路２４は
２段のフリップフロップＦ１，Ｆ２でプロセッサクロッ
クＰＣＫを２サイクル遅延させた２ウエイトの信号Ｗａ
ｉｔを発生するもので、メモリチップイネーブルＭＣＥ
によってこの回路２４を外部モード時のみアクティブと
なるようにする。図５は、１ウエイトのウエイト信号作
成回路２５の構成図である。この場合は１段のフリップ
フロップＦでプロセッサクロックＰＣＫを１サイクル遅
延させたウエイト信号Ｗａｉｔを発生する。図６は、２
ウエイトの信号Ｗａｉｔを使用した場合のタイムチャー
トで、Ｔは動作サイクル、Ｗはウエイトサイクルであ
る。
【００２１】
【発明の効果】以上述べたように本発明によれば、シリ
アル通信機能を有するプロセッサを搭載したＳＩ型ＣＰ
Ｕモジュールにおいて、一部のバスをモジュール外にも
開放するようにしたので、サブボード外の一部デバイス
についても、前記プロセッサのバス上に直接位置づけで
きる。このため、シリアルリンクに制限のあるトランス
ピュータの様なプロセッサを搭載したＣＰＵモジュール
にも拡張性が生ずる利点がある。
アル通信機能を有するプロセッサを搭載したＳＩ型ＣＰ
Ｕモジュールにおいて、一部のバスをモジュール外にも
開放するようにしたので、サブボード外の一部デバイス
についても、前記プロセッサのバス上に直接位置づけで
きる。このため、シリアルリンクに制限のあるトランス
ピュータの様なプロセッサを搭載したＣＰＵモジュール
にも拡張性が生ずる利点がある。
【図１】 本発明の一実施例を示す要部ブロック図であ
る。
る。
【図２】 本発明のＳＩ型ＣＰＵモジュールをより詳細
に示すブロック図である。
に示すブロック図である。
【図３】 外部デバイス選択部の詳細構成図である。
【図４】 ２ウエイトのウエイト信号作成回路の構成図
である。
である。
【図５】 １ウエイトのウエイト信号作成回路の構成図
である。
である。
【図６】 メモリウエイト動作のタイムチャートであ
る。
る。
【図７】 ＣＰＵモジュールの一例を示すブロック図で
ある。
ある。
【図８】 ＳＩ型ＣＰＵモジュールの表面図及び背面図
である。
である。
【図９】 複数のＣＰＵモジュールを実装したシステム
のブロック図である。
のブロック図である。
１…サブボード、２…シリアル通信機能を有するプロセ
ッサ、３…メモリ、４…アドレスデコーダ、５…ＳＩ型
コネクタ、２０…外部デバイス、２１…外部アドレスデ
コーダ、２２…アドレス変換部、２３…オアゲート、２
４，２５…ウエイト信号作成回路、Ｄ００〜Ｄ０７…外
部に開放されたデータバス。
ッサ、３…メモリ、４…アドレスデコーダ、５…ＳＩ型
コネクタ、２０…外部デバイス、２１…外部アドレスデ
コーダ、２２…アドレス変換部、２３…オアゲート、２
４，２５…ウエイト信号作成回路、Ｄ００〜Ｄ０７…外
部に開放されたデータバス。
Claims (4)
- 【請求項１】 シングル・インライン型のコネクタでマ
ザーボードに結合されるサブボード上に、メモリと、こ
のメモリに対してはバスを通してアクセスし、また前記
サブボード外の外部デバイスに対してはシリアルに通信
する機能を有したプロセッサとを搭載したＳＩ型ＣＰＵ
モジュールにおいて、 前記サブボード外の外部デバイスに対しても前記バスの
一部を開放してなることを特徴とするＳＩ型ＣＰＵモジ
ュール。 - 【請求項２】 前記プロセッサのデータバス及びアドレ
スバスの一部、並びに必要な制御信号のラインを前記コ
ネクタの空き端子に接続して外部に開放してなることを
特徴とする請求項１に記載のＳＩ型ＣＰＵモジュール。 - 【請求項３】 前記アドレスバスの一部を使用し、前記
データバスの一部を共用する複数の外部デバイスの１つ
を選択する外部デバイス選択部を、サブボード外に設け
て使用することを特徴とする請求項２に記載のＳＩ型Ｃ
ＰＵモジュール。 - 【請求項４】 前記外部デバイス選択部が、前記プロセ
ッサ内でデコードされたメモリ選択用のビットから前記
外部デバイス選択用の外部アドレスを再生するアドレス
変換器と、前記メモリ選択用のビットから前記外部デバ
イスをリード状態にする信号の作成回路と、前記アドレ
スバスの一部から供給される内部アドレスをデコードし
て前記外部デバイスに対するチップイネーブル信号を作
成する外部アドレスデコーダとを備えることを特徴とす
る請求項３に記載のＳＩ型ＣＰＵモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18166692A JPH064460A (ja) | 1992-06-16 | 1992-06-16 | Ｓｉ型ｃｐｕモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18166692A JPH064460A (ja) | 1992-06-16 | 1992-06-16 | Ｓｉ型ｃｐｕモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064460A true JPH064460A (ja) | 1994-01-14 |
Family
ID=16104747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18166692A Pending JPH064460A (ja) | 1992-06-16 | 1992-06-16 | Ｓｉ型ｃｐｕモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452888B1 (en) | 1998-09-29 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Disk device |
-
1992
- 1992-06-16 JP JP18166692A patent/JPH064460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452888B1 (en) | 1998-09-29 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Disk device |
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