JPH0612501A - Ｓｉ型ｃｐｕモジュール - Google Patents
Ｓｉ型ｃｐｕモジュールInfo
- Publication number
- JPH0612501A JPH0612501A JP4191485A JP19148592A JPH0612501A JP H0612501 A JPH0612501 A JP H0612501A JP 4191485 A JP4191485 A JP 4191485A JP 19148592 A JP19148592 A JP 19148592A JP H0612501 A JPH0612501 A JP H0612501A
- Authority
- JP
- Japan
- Prior art keywords
- type
- cpu module
- memory
- bus
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 シリアル通信機能を有するプロセッサを搭載
したＳＩ型ＣＰＵモジュールにおいて、サブボード外の
外部デバイスについても、前記プロセッサのバス上に直
接位置づけできるようにする。 【構成】 シングル・インライン型のコネクタ５でマザ
ーボードに結合されるサブボード１上に、メモリ３と、
このメモリに対してはマルチプレクス型バス３０を通し
てアクセスし、また前記サブボード外の外部デバイスに
対してはシリアルに通信する機能を有したプロセッサ２
とを搭載したＳＩ型ＣＰＵモジュールにおいて、前記サ
ブボード外の外部デバイス２０に対しても前記バス３０
の全てを開放する。
したＳＩ型ＣＰＵモジュールにおいて、サブボード外の
外部デバイスについても、前記プロセッサのバス上に直
接位置づけできるようにする。 【構成】 シングル・インライン型のコネクタ５でマザ
ーボードに結合されるサブボード１上に、メモリ３と、
このメモリに対してはマルチプレクス型バス３０を通し
てアクセスし、また前記サブボード外の外部デバイスに
対してはシリアルに通信する機能を有したプロセッサ２
とを搭載したＳＩ型ＣＰＵモジュールにおいて、前記サ
ブボード外の外部デバイス２０に対しても前記バス３０
の全てを開放する。
Description
【０００１】
【産業上の利用分野】本発明は、シリアル通信機能を有
するプロセッサを搭載したＳＩ型ＣＰＵモジュールに関
し、特にマルチプレクス型バスの全部をモジュール外に
も開放したＳＩ型ＣＰＵモジュールに関する。
するプロセッサを搭載したＳＩ型ＣＰＵモジュールに関
し、特にマルチプレクス型バスの全部をモジュール外に
も開放したＳＩ型ＣＰＵモジュールに関する。
【０００２】
【従来の技術】ＳＩ（シングル・インライン）型のコネ
クタを用いるＳＩ型モジュールは、マザーボードに対し
垂直に実装することができるので、ＤＩ（デュアル・イ
ンライン）型のコネクタを用いる水平実装式のＤＩ型モ
ジュールに比べて高密度実装が可能になる。ＳＩ型モジ
ュールにメモリを搭載したＳＩＭＭ（シングル・インラ
イン・メモリ・モジュール）は、拡張用メモリボードと
して利用される。これに対し、ＳＩ型モジュールにプロ
セッサも搭載したＳＩ型ＣＰＵモジュールは、更に多く
の機能が期待できる。
クタを用いるＳＩ型モジュールは、マザーボードに対し
垂直に実装することができるので、ＤＩ（デュアル・イ
ンライン）型のコネクタを用いる水平実装式のＤＩ型モ
ジュールに比べて高密度実装が可能になる。ＳＩ型モジ
ュールにメモリを搭載したＳＩＭＭ（シングル・インラ
イン・メモリ・モジュール）は、拡張用メモリボードと
して利用される。これに対し、ＳＩ型モジュールにプロ
セッサも搭載したＳＩ型ＣＰＵモジュールは、更に多く
の機能が期待できる。
【０００３】ＳＩ型ＣＰＵモジュールに搭載するプロセ
ッサとして、シリアル通信機能を有するトランスピュー
タ（商品名：ＳＧＳトムソン社製）を利用すると、モジ
ュール内のメモリに対してはバスを利用してアクセス
し、モジュール外のデバイスに対してはシリアルリンク
を利用して通信することが可能になる。
ッサとして、シリアル通信機能を有するトランスピュー
タ（商品名：ＳＧＳトムソン社製）を利用すると、モジ
ュール内のメモリに対してはバスを利用してアクセス
し、モジュール外のデバイスに対してはシリアルリンク
を利用して通信することが可能になる。
【０００４】図３はサブボード１上に１台のトランスピ
ュータ２及び８チップのメモリ３を搭載したＣＰＵモジ
ュールの例を示すブロック図である。このトランスピュ
ータ２はサブボード１上のメモリ３に対してはアドレス
バスとデータバスが多重化されたマルチプレクス型バス
３０を利用してアクセスする。このマルチプレクス型バ
ス３０は３２ビット幅で、これには３０ビットのアドレ
スデータ兼用バスＡＤ０２〜３１と、１ビットのメモリ
ライトデータＭＷＤ０、及び１ビットのメモリリフレッ
シュデータＭＲＤ１が含まれる。
ュータ２及び８チップのメモリ３を搭載したＣＰＵモジ
ュールの例を示すブロック図である。このトランスピュ
ータ２はサブボード１上のメモリ３に対してはアドレス
バスとデータバスが多重化されたマルチプレクス型バス
３０を利用してアクセスする。このマルチプレクス型バ
ス３０は３２ビット幅で、これには３０ビットのアドレ
スデータ兼用バスＡＤ０２〜３１と、１ビットのメモリ
ライトデータＭＷＤ０、及び１ビットのメモリリフレッ
シュデータＭＲＤ１が含まれる。
【０００５】データバスとしてはＡＤ０２〜３１、ＭＷ
Ｄ０、ＭＲＤ１の計３２ビットを、８ビットずつに分け
て使用する。即ち、ＭＷＤ０，ＭＲＤ１，ＡＤ０２〜０
７の８ビットが第１群のメモリに割り当てられ、ＡＤ０
８〜１５の８ビットが第２群のメモリに割り当てられ
る。同様にして、ＡＤ１６〜２３の８ビットが第３群の
メモリに割り当て、更にＡＤ２４〜３１の８ビットが第
４群のメモリに割り当てられる。
Ｄ０、ＭＲＤ１の計３２ビットを、８ビットずつに分け
て使用する。即ち、ＭＷＤ０，ＭＲＤ１，ＡＤ０２〜０
７の８ビットが第１群のメモリに割り当てられ、ＡＤ０
８〜１５の８ビットが第２群のメモリに割り当てられ
る。同様にして、ＡＤ１６〜２３の８ビットが第３群の
メモリに割り当て、更にＡＤ２４〜３１の８ビットが第
４群のメモリに割り当てられる。
【０００６】これに対し、アドレスバスとしてはＡＤ０
２〜３１の３０ビットを使用し、不足するアドレスＡ０
０，Ａ０１に相当する部分は、これをトランスピュータ
２内でデコードした４ビットのメモリライトビットＭＷ
Ｂ０〜３を使用する。図３の例では、ＭＷＢ０〜３がメ
モリ群の選択に使用され、各メモリチップ内のアクセス
にＡＤ０２〜３１の全部または一部が使用される。ここ
では、メモリ３として２５６ＫのＤＲＡＭを使用してい
るため、アドレスとしてＡＤ０２〜１９を使用する。こ
のうちＡＤ１１〜１９をコラムアドレスラッチ３１に入
力し、またＡＤ０２〜１０をロー／コラムアドレスマル
チプレクサ３２に入力する。このマルチプレクサ３２に
はラッチ３１の出力が入力しているので、結局ＡＤ０２
〜１９でメモリアクセスが行われる。ＭＷＢ０〜３は書
き込み時のストローブ信号にもなる。また、ＭＲは読み
出し時のストローブ信号で、アウトプットイネーブルＯ
Ｅになる。これに対し、ＭＳ０〜３は特定パターンのス
トローブ信号で、ＭＳ０はラッチ３１に入力し、ＭＳ１
はローアドレスストローブＲＡＳになる。更にＭＳ２は
マルチプレクサ３２に入力し、またＭＳ３はコラムアド
レスストローブＣＡＳになる。以上がサブボード１上の
メモリ選択部構成になる。
２〜３１の３０ビットを使用し、不足するアドレスＡ０
０，Ａ０１に相当する部分は、これをトランスピュータ
２内でデコードした４ビットのメモリライトビットＭＷ
Ｂ０〜３を使用する。図３の例では、ＭＷＢ０〜３がメ
モリ群の選択に使用され、各メモリチップ内のアクセス
にＡＤ０２〜３１の全部または一部が使用される。ここ
では、メモリ３として２５６ＫのＤＲＡＭを使用してい
るため、アドレスとしてＡＤ０２〜１９を使用する。こ
のうちＡＤ１１〜１９をコラムアドレスラッチ３１に入
力し、またＡＤ０２〜１０をロー／コラムアドレスマル
チプレクサ３２に入力する。このマルチプレクサ３２に
はラッチ３１の出力が入力しているので、結局ＡＤ０２
〜１９でメモリアクセスが行われる。ＭＷＢ０〜３は書
き込み時のストローブ信号にもなる。また、ＭＲは読み
出し時のストローブ信号で、アウトプットイネーブルＯ
Ｅになる。これに対し、ＭＳ０〜３は特定パターンのス
トローブ信号で、ＭＳ０はラッチ３１に入力し、ＭＳ１
はローアドレスストローブＲＡＳになる。更にＭＳ２は
マルチプレクサ３２に入力し、またＭＳ３はコラムアド
レスストローブＣＡＳになる。以上がサブボード１上の
メモリ選択部構成になる。
【０００７】一方、外部のデバイスに対してはシリアル
リンクＬｉｎｋを利用してシリアルに通信を行う。この
例では、４組のシリアルリンクＬｉｎｋ０〜３のある場
合を示している。外部との通信に際しては各種の制御信
号等が必要になる。標準的な制御信号には、後述するよ
うにリセットＲｅｓｅｔ、アナライズＡｎａｌｙｓｅ、
エラーＥｒｒｏｒ、クロックＣｌｏｃｋ、リンクスピー
ドＬｉｎｋ Ｓｐｅｅｄ（図では単にＳｐｅｅｄと記載
してある）がある。Ｖｃｃ，ＧＮＤは電源系統である。
リンクＬｉｎｋを利用してシリアルに通信を行う。この
例では、４組のシリアルリンクＬｉｎｋ０〜３のある場
合を示している。外部との通信に際しては各種の制御信
号等が必要になる。標準的な制御信号には、後述するよ
うにリセットＲｅｓｅｔ、アナライズＡｎａｌｙｓｅ、
エラーＥｒｒｏｒ、クロックＣｌｏｃｋ、リンクスピー
ドＬｉｎｋ Ｓｐｅｅｄ（図では単にＳｐｅｅｄと記載
してある）がある。Ｖｃｃ，ＧＮＤは電源系統である。
【０００８】図４はこの様なＣＰＵモジュールを７２ピ
ンのＳＩ型コネクタ５でマザーボードに実装するように
したＳＩ型ＣＰＵモジュールの平面図である。このＳＩ
型ＣＰＵモジュールはマザーボードに対して垂直に実装
できるため、高密度実装に適している。２２はコラムア
ドレスラッチ、２３はロー／コラムアドレスマルチプレ
クサである。また、メモリ３はＤＲＡＭを想定してあ
る。
ンのＳＩ型コネクタ５でマザーボードに実装するように
したＳＩ型ＣＰＵモジュールの平面図である。このＳＩ
型ＣＰＵモジュールはマザーボードに対して垂直に実装
できるため、高密度実装に適している。２２はコラムア
ドレスラッチ、２３はロー／コラムアドレスマルチプレ
クサである。また、メモリ３はＤＲＡＭを想定してあ
る。
【０００９】図５は、一枚のマザーボード６に複数枚の
トランスピュータ・モジュール７を実装するようにした
システムのブロック図である。それぞれのトランスピュ
ータ・モジュール７Ａ，７Ｂ，７Ｃは図３及び図４の様
に構成され、それぞれが４本のシリアルリンクＬｉｎｋ
を介して外部のデバイスとシリアルに通信する。８はこ
のシステムのホストになるルート・トランスピュータ、
９はシリアルリンク相互の接続を行うリンク切替器、１
０Ａ，１０Ｂは外部のバス１１とシリアルリンクとの間
を接続するためにシリアル／パラレル変換を行うリンク
アダプタ、１２はハングアップしたトランスピュータか
らのエラー信号Ｅｒｒｏｒを受けてリセット信号Ｒｅｓ
ｅｔを発生するシステム・コントロール・ロジック、１
３はオフボード拡張用のコネクタである。
トランスピュータ・モジュール７を実装するようにした
システムのブロック図である。それぞれのトランスピュ
ータ・モジュール７Ａ，７Ｂ，７Ｃは図３及び図４の様
に構成され、それぞれが４本のシリアルリンクＬｉｎｋ
を介して外部のデバイスとシリアルに通信する。８はこ
のシステムのホストになるルート・トランスピュータ、
９はシリアルリンク相互の接続を行うリンク切替器、１
０Ａ，１０Ｂは外部のバス１１とシリアルリンクとの間
を接続するためにシリアル／パラレル変換を行うリンク
アダプタ、１２はハングアップしたトランスピュータか
らのエラー信号Ｅｒｒｏｒを受けてリセット信号Ｒｅｓ
ｅｔを発生するシステム・コントロール・ロジック、１
３はオフボード拡張用のコネクタである。
【００１０】
【発明が解決しようとする課題】上述したトランスピュ
ータの一般的用法では、その構成が閉鎖的であるため、
例えば外部のペリフェラルデバイス（タイマ、インター
フェースコントローラ、ＤＭＡコントローラ等）をトラ
ンスピュータのバス上にダイレクトに位置づけることが
できない。これを行うために、シリアル／パラレル変換
機能を有したリンクアダプタを用いると転送レートが悪
化し、またプロセッサ間の通信手段であるリンクを１つ
以上占有してしまうことになり、図４に示したような面
積の限られたサブボード１上に全てを搭載できない欠点
がある。
ータの一般的用法では、その構成が閉鎖的であるため、
例えば外部のペリフェラルデバイス（タイマ、インター
フェースコントローラ、ＤＭＡコントローラ等）をトラ
ンスピュータのバス上にダイレクトに位置づけることが
できない。これを行うために、シリアル／パラレル変換
機能を有したリンクアダプタを用いると転送レートが悪
化し、またプロセッサ間の通信手段であるリンクを１つ
以上占有してしまうことになり、図４に示したような面
積の限られたサブボード１上に全てを搭載できない欠点
がある。
【００１１】本発明は、上述したトランスピュータの様
なシリアル通信機能を有するプロセッサを搭載したＳＩ
型ＣＰＵモジュールにおいて、サブボード外の外部デバ
イスについても、前記プロセッサのバス上に直接位置づ
けできるようにすることを目的としている。
なシリアル通信機能を有するプロセッサを搭載したＳＩ
型ＣＰＵモジュールにおいて、サブボード外の外部デバ
イスについても、前記プロセッサのバス上に直接位置づ
けできるようにすることを目的としている。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明では、シングル・インライン型のコネクタでマザ
ーボードに結合されるサブボード上に、メモリと、この
メモリに対してはマルチプレクス型バスを通してアクセ
スし、また前記サブボード外の外部デバイスに対しては
シリアルに通信する機能を有したプロセッサとを搭載し
たＳＩ型ＣＰＵモジュールにおいて、前記サブボード外
の外部デバイスに対しても前記マルチプレクス型バスの
全部を開放してなることを特徴としている。
本発明では、シングル・インライン型のコネクタでマザ
ーボードに結合されるサブボード上に、メモリと、この
メモリに対してはマルチプレクス型バスを通してアクセ
スし、また前記サブボード外の外部デバイスに対しては
シリアルに通信する機能を有したプロセッサとを搭載し
たＳＩ型ＣＰＵモジュールにおいて、前記サブボード外
の外部デバイスに対しても前記マルチプレクス型バスの
全部を開放してなることを特徴としている。
【００１３】具体的には、前記プロセッサのマルチプレ
クス型バスの全部、並びに必要な制御信号のラインを前
記コネクタの空き端子に接続して外部に開放する。この
場合、前記マルチプレクス型バスを共用する複数の外部
デバイスの１つを選択する外部デバイス選択部を、サブ
ボード外に設けて外部に開放されたバスを使用する。こ
の外部デバイス選択部は、前記サブボード上のメモリ選
択部と同じ構成にすることができる。
クス型バスの全部、並びに必要な制御信号のラインを前
記コネクタの空き端子に接続して外部に開放する。この
場合、前記マルチプレクス型バスを共用する複数の外部
デバイスの１つを選択する外部デバイス選択部を、サブ
ボード外に設けて外部に開放されたバスを使用する。こ
の外部デバイス選択部は、前記サブボード上のメモリ選
択部と同じ構成にすることができる。
【００１４】
【作用】本発明のＳＩ型ＣＰＵモジュールは、マルチプ
レクス型バスの全部を外部に対しても開放してあるた
め、外部のデバイスを、このモジュール上のシリアル通
信機能を有したプロセッサのバス上に直接位置づけでき
る。従って、一般にはシリアル通信機能だけで外部と通
信するため、閉鎖的と考えられていたトランスピュータ
の様なプロセッサを搭載したＳＩ型ＣＰＵモジュールで
も、そのシリアルリンク数の制限を越えた拡張デバイス
を外部に、しかもバス上に置くことができるため、シス
テムの閉鎖性を緩和することができる。特に、バスの全
てを外部に出すことで通常はスレーブにしかならないト
ランスピュータをマスターとして使用することができ
る。しかも、使用するコネクタはＳＩ型であるから、マ
ザーボードに対し垂直（或いは斜め）実装することで、
並行処理用ユニットの集積度を飛躍的に向上させること
ができる。
レクス型バスの全部を外部に対しても開放してあるた
め、外部のデバイスを、このモジュール上のシリアル通
信機能を有したプロセッサのバス上に直接位置づけでき
る。従って、一般にはシリアル通信機能だけで外部と通
信するため、閉鎖的と考えられていたトランスピュータ
の様なプロセッサを搭載したＳＩ型ＣＰＵモジュールで
も、そのシリアルリンク数の制限を越えた拡張デバイス
を外部に、しかもバス上に置くことができるため、シス
テムの閉鎖性を緩和することができる。特に、バスの全
てを外部に出すことで通常はスレーブにしかならないト
ランスピュータをマスターとして使用することができ
る。しかも、使用するコネクタはＳＩ型であるから、マ
ザーボードに対し垂直（或いは斜め）実装することで、
並行処理用ユニットの集積度を飛躍的に向上させること
ができる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の一実施例を示す要部ブロック図で
ある。この図において、１はサブボード、２はトランス
ピュータ、３Ａ，３Ｂ…は複数チップのメモリ（ＳＲＡ
ＭまたはＤＲＡＭ）、５はＳＩ型コネクタ、３０はマル
チプレクス型バスであり、これらは本発明のＳＩ型ＣＰ
Ｕモジュールの主要構成要素である。本例のＳＩ型ＣＰ
Ｕモジュールは、３２ビットのマルチプレクス型バス３
０の全てを外部にも出すことで、多数のペリフェラルデ
バイス２０Ａ，２０Ｂ，２０Ｃ…をトランスピュータ２
のバス３０上に直接位置づけできるようにしたものであ
る。外部に開放するバスの数はＳＩ型コネクタ５のピン
数によって制限される。Ｔ８０５型のトランスピュータ
を使用した場合、７２ピンのＳＩ型コネクタ５を使用す
ると、３２ビットのバス３０を全て外部にも出すことが
できる。
する。図１は本発明の一実施例を示す要部ブロック図で
ある。この図において、１はサブボード、２はトランス
ピュータ、３Ａ，３Ｂ…は複数チップのメモリ（ＳＲＡ
ＭまたはＤＲＡＭ）、５はＳＩ型コネクタ、３０はマル
チプレクス型バスであり、これらは本発明のＳＩ型ＣＰ
Ｕモジュールの主要構成要素である。本例のＳＩ型ＣＰ
Ｕモジュールは、３２ビットのマルチプレクス型バス３
０の全てを外部にも出すことで、多数のペリフェラルデ
バイス２０Ａ，２０Ｂ，２０Ｃ…をトランスピュータ２
のバス３０上に直接位置づけできるようにしたものであ
る。外部に開放するバスの数はＳＩ型コネクタ５のピン
数によって制限される。Ｔ８０５型のトランスピュータ
を使用した場合、７２ピンのＳＩ型コネクタ５を使用す
ると、３２ビットのバス３０を全て外部にも出すことが
できる。
【００１６】バス１０を共用する外部デバイス２０とし
ては、例えば、タイマ、インターフェースコントロー
ラ、ＤＭＡコントローラ等のペリフェラルが挙げられる
が、３２ビットのバス幅があればメモリでも接続するこ
とができる。２１は外部デバイス２０に選択信号を送る
外部アドレスデコーダである。
ては、例えば、タイマ、インターフェースコントロー
ラ、ＤＭＡコントローラ等のペリフェラルが挙げられる
が、３２ビットのバス幅があればメモリでも接続するこ
とができる。２１は外部デバイス２０に選択信号を送る
外部アドレスデコーダである。
【００１７】図２は本発明のＳＩ型ＣＰＵモジュールを
より詳細に示すブロック図である。この図に示すＳＩ型
ＣＰＵモジュールは、図３の構成を全て持ち、更にバス
３０の全てを外部にも開放するため、必要な制御信号を
外部とやり取りする。即ち、前述したように標準的な制
御信号として、リセットＲｅｓｅｔ、アナライズＡｎａ
ｌｙｓｅ、エラーＥｒｒｏｒ、クロックＣｌｏｃｋ、リ
ンクスピードＳｐｅｅｄがある（Ｖｃｃ，ＧＮＤは電源
系統である）。これに拡張用制御信号として、メモリラ
イトビットＭＷＢ０〜ＭＷＢ３、メモリストローブＭＳ
０〜３等を外部に出す。
より詳細に示すブロック図である。この図に示すＳＩ型
ＣＰＵモジュールは、図３の構成を全て持ち、更にバス
３０の全てを外部にも開放するため、必要な制御信号を
外部とやり取りする。即ち、前述したように標準的な制
御信号として、リセットＲｅｓｅｔ、アナライズＡｎａ
ｌｙｓｅ、エラーＥｒｒｏｒ、クロックＣｌｏｃｋ、リ
ンクスピードＳｐｅｅｄがある（Ｖｃｃ，ＧＮＤは電源
系統である）。これに拡張用制御信号として、メモリラ
イトビットＭＷＢ０〜ＭＷＢ３、メモリストローブＭＳ
０〜３等を外部に出す。
【００１８】ＣＰＵモジュールの外部には、外部デバイ
ス選択部２１，２２，２３が設けられる。このうち、外
部アドレスデコーダ２１は、外部デバイス２０Ａ，２０
Ｂ…の１台だけをアクティブにするチップセレクトＣＳ
０〜ＣＳ３を発生する。また、コラムアドレスラッチ２
２とロー／コラムアドレスマルチプレクサ２３は、ＣＰ
Ｕモジュール内部の構成（図３の３１，３２）と同じも
のである。
ス選択部２１，２２，２３が設けられる。このうち、外
部アドレスデコーダ２１は、外部デバイス２０Ａ，２０
Ｂ…の１台だけをアクティブにするチップセレクトＣＳ
０〜ＣＳ３を発生する。また、コラムアドレスラッチ２
２とロー／コラムアドレスマルチプレクサ２３は、ＣＰ
Ｕモジュール内部の構成（図３の３１，３２）と同じも
のである。
【００１９】
【発明の効果】以上述べたように本発明によれば、シリ
アル通信機能を有するプロセッサを搭載したＳＩ型ＣＰ
Ｕモジュールにおいて、全てのバスをモジュール外にも
開放するようにしたので、サブボード外の外部デバイス
についても、前記プロセッサのバス上に直接位置づけで
きる。このため、シリアルリンクに制限のあるトランス
ピュータの様なプロセッサを搭載したＣＰＵモジュール
にも拡張性が生じ、しかもマスターとして機能できるよ
うになる利点がある。更に、全てのバスを出すとして
も、このバスがマルチプレクサ型であるから、ＳＩ型コ
ネクタでも充分に対応すことができ、高集積度、高機能
のシステム構築に応用できる利点がある。
アル通信機能を有するプロセッサを搭載したＳＩ型ＣＰ
Ｕモジュールにおいて、全てのバスをモジュール外にも
開放するようにしたので、サブボード外の外部デバイス
についても、前記プロセッサのバス上に直接位置づけで
きる。このため、シリアルリンクに制限のあるトランス
ピュータの様なプロセッサを搭載したＣＰＵモジュール
にも拡張性が生じ、しかもマスターとして機能できるよ
うになる利点がある。更に、全てのバスを出すとして
も、このバスがマルチプレクサ型であるから、ＳＩ型コ
ネクタでも充分に対応すことができ、高集積度、高機能
のシステム構築に応用できる利点がある。
【図１】 本発明の一実施例を示す要部ブロック図であ
る。
る。
【図２】 本発明のＳＩ型ＣＰＵモジュールをより詳細
に示すブロック図である。
に示すブロック図である。
【図３】 ＣＰＵモジュールの一例を示すブロック図で
ある。
ある。
【図４】 ＳＩ型ＣＰＵモジュールの平面図である。
【図５】 複数のＣＰＵモジュールを実装したシステム
のブロック図である。
のブロック図である。
１…サブボード、２…シリアル通信機能を有するプロセ
ッサ、３…メモリ、４…アドレスデコーダ、５…ＳＩ型
コネクタ、２０…外部デバイス、２１…外部アドレスデ
コーダ、２２…コラムアドレスラッチ、２３…ロー／コ
ラムアドレスマルチプレクサ、３０…マルチプレクス型
バス。
ッサ、３…メモリ、４…アドレスデコーダ、５…ＳＩ型
コネクタ、２０…外部デバイス、２１…外部アドレスデ
コーダ、２２…コラムアドレスラッチ、２３…ロー／コ
ラムアドレスマルチプレクサ、３０…マルチプレクス型
バス。
Claims (4)
- 【請求項１】 シングル・インライン型のコネクタでマ
ザーボードに結合されるサブボード上に、メモリと、こ
のメモリに対してはマルチプレクス型バスを通してアク
セスし、また前記サブボード外の外部デバイスに対して
はシリアルに通信する機能を有したプロセッサとを搭載
したＳＩ型ＣＰＵモジュールにおいて、 前記サブボード外の外部デバイスに対しても前記マルチ
プレクス型バスの全部を開放してなることを特徴とする
ＳＩ型ＣＰＵモジュール。 - 【請求項２】 前記プロセッサのマルチプレクス型バス
の全部、並びに必要な制御信号のラインを前記コネクタ
の空き端子に接続して外部に開放してなることを特徴と
する請求項１に記載のＳＩ型ＣＰＵモジュール。 - 【請求項３】 前記マルチプレクス型バスを共用する複
数の外部デバイスの１つを選択する外部デバイス選択部
を、サブボード外に設けて使用することを特徴とする請
求項２に記載のＳＩ型ＣＰＵモジュール。 - 【請求項４】 前記外部デバイス選択部が、前記サブボ
ード上のメモリ選択部と同じ構成であることを特徴とす
る請求項３に記載のＳＩ型ＣＰＵモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191485A JPH0612501A (ja) | 1992-06-25 | 1992-06-25 | Ｓｉ型ｃｐｕモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191485A JPH0612501A (ja) | 1992-06-25 | 1992-06-25 | Ｓｉ型ｃｐｕモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612501A true JPH0612501A (ja) | 1994-01-21 |
Family
ID=16275432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191485A Pending JPH0612501A (ja) | 1992-06-25 | 1992-06-25 | Ｓｉ型ｃｐｕモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612501A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812032A (en) * | 1984-09-19 | 1989-03-14 | Toray Industries, Inc. | Highly-refractive plastic lens |
-
1992
- 1992-06-25 JP JP4191485A patent/JPH0612501A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812032A (en) * | 1984-09-19 | 1989-03-14 | Toray Industries, Inc. | Highly-refractive plastic lens |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100626223B1 (ko) | 적층 메모리 패키지를 가진 메모리 확장 모듈 | |
| EP1194856B1 (en) | A memory expansion module including multiple memory banks and a bank control circuit | |
| US6957285B2 (en) | Data storage system | |
| US9257151B2 (en) | Printed-circuit board supporting memory systems with multiple data-bus configurations | |
| KR100235222B1 (ko) | 싱글 인라인 메모리 모듈 | |
| US6233639B1 (en) | Memory card utilizing two wire bus | |
| US20030043613A1 (en) | Memory module with equal driver loading | |
| US7411843B2 (en) | Semiconductor memory arrangement with branched control and address bus | |
| CN100419901C (zh) | 具有用于读写操作的不同突发顺序寻址的存储器件 | |
| US7715269B2 (en) | Semiconductor memory device and semiconductor device comprising the same | |
| US5745914A (en) | Technique for converting system signals from one address configuration to a different address configuration | |
| US7562193B2 (en) | Memory with single and dual mode access | |
| US7167967B2 (en) | Memory module and memory-assist module | |
| WO2002080002A2 (en) | Multi-bank memory subsystem employing an arrangement of multiple memory modules | |
| US7139893B2 (en) | Transparent SDRAM in an embedded environment | |
| JPH0612501A (ja) | Ｓｉ型ｃｐｕモジュール | |
| TWI446171B (zh) | 用於異質性主記憶體具有可程式化記憶體控制的系統，方法及裝置 | |
| US5307475A (en) | Slave controller utilizing eight least/most significant bits for accessing sixteen bit data words | |
| JP3022255B2 (ja) | メモリモジュール接続用モジュール | |
| JP2000339983A (ja) | 半導体集積回路装置 | |
| KR20050050343A (ko) | 메모리 모듈 및 메모리용 보조모듈 | |
| JP2004094785A (ja) | メモリモジュールおよびメモリ用補助モジュール | |
| JPH064460A (ja) | Ｓｉ型ｃｐｕモジュール | |
| JPH04258886A (ja) | メモリ回路 |