JPH0644697B2 - 利得制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号により制御される利得制御回路
に関し、例えば信号圧縮回路、信号伸長回路等に適用す
ることができる。

〔発明の概要〕

本発明は利得制御回路を複数段に接続すると共に、ディ
ジタル入力信号から所定の有効ビット長を定め、この有
効ビット長に基づいて各段の利得制御回路を制御するデ
ータを作ることにより、上記有効ビット長に応じた精度
の回路を用いて、実質的に高ビット長精度の制御を行う
ことのできる利得制御回路を提供するものである。

〔従来の技術〕

従来よりディジタル信号により利得を制御するようにし
た利得制御回路としては、乗算型Ｄ／Ａ変換器と演算増
幅器とで構成されるものや抵抗アッテネータあるいはＰ
ＷＭ回路を用いたもの等が知られている。

第８図及び第９図は乗算型Ｄ／Ａ変換器と演算増幅器と
により構成された利得制御回路の一例を示す。

第８図において、乗算型Ｄ／Ａ変換器６はその端子１が
演算増幅器７の負帰還回路に接続され、端子２が演算増
幅器７の反転端子に接続され、端子４が接地されてい
る。そして端子３にアナログ信号Ａが入力されることに
より、演算増幅器７よりアナログ出力信号ＡＯを得るよ
うにしている。

乗算型Ｄ／Ａ変換器６としては、第１０図に示すよう
に、複数個の抵抗Ｒ、２Ｒとアナログスイッチ８_１，８
_２……８_ｎと端子１〜４，５_１，５_２……５_ｎとにより
構成されたＲ−２Ｒ型回路網が用いられる。上記端子５
_１〜５_ｎはｎビットのディジタル信号Ｄの入力端子であ
り、各端子５_１〜５_ｎに入力された「Ｈ」の信号によ
り、アナログスイッチ８_１〜８_ｎは、端子２側の接点Ｈ
に閉ざされ、「Ｌ」の信号により端子４側の接点Ｌに閉
ざされるように成されている。また端子１と端子２との
間には負帰還抵抗Ｒが接続されている。

第８図における演算増幅器７の出力信号ＡＯは、 で表わされ、ＡＯはＡ×Ｄの積に比例する。従って、こ
の回路は乗算型可変利得増幅器として動作し、その利得
は−∞ｄＢ〜０ｄＢ（０倍〜１倍）となる。このような
乗算型可変利得増幅器は例えば特願昭６０−５７２１６
号に開示される信号伸長器に用いることができる。

次に第８図において、端子３と端子１とを入れ替えて接
続すると、第９図に示すような除算型可変利得増幅器が
構成される。

この場合は演算増幅器７の反転端子には端子１、２間の
抵抗Ｒが接続されると共に、アナログスイッチ８_１〜８
_ｎの切換えによって変化する抵抗が演算増幅器７の負帰
還回路に接続される。従って、この除算型可変利得増幅
器の出力ＡＯは、 となり、ＡをＤで除算した値に比例するものとなる。従
って、利得は０ｄＢ〜 ＋∞ｄＢ〜（１倍〜∞倍）とな
る。このような除算型可変利得増幅器は、例えば特願昭
６０−５７２１３号に開示される信号圧縮器に用いるこ
とができる。

〔発明が解決しようとする問題点〕

上述したディジタル制御型利得制御回路においては、デ
ィジタル信号Ｄの１ステップに対する出力信号ＡＯの変
化量を細かくしようとすると、上記信号Ｄのビット数を
増やす必要がある。しかしながら現実には１６ビット精
度程度の信号を扱える回路しか入手することができず、
しかもかなり高価なものとなる。そこでビット数を複数
に分けて夫々の回路で処理するようにすることが考えら
れるが、その場合も各回路に要求される精度自体は何ら
緩和されていない。

〔問題点を解決するための手段〕

本発明においては、複数個の利得制御回路と、ディジタ
ル入力信号から所定の有効ビット長を定め、この有効ビ
ット長に基づいて各段の利得制御回路を制御するデータ
を作る制御回路とを設けている。

〔作用〕

上記有効ビット長に応じた精度の回路を用いて、実質的
に高ビット長精度の制御を行うことができる。

〔実施例〕

第３図は本発明を適用し得る抵抗アッテネータを用いた
利得制御回路の実施例を示す。

この回路はｎビットのディジタル信号Ｄにより、スイッ
チ制御回路を介して２^ｎ個のスイッチＳＷ_０〜ＳＷ
_2(n-1)のうちの１個のスイッチがＯＮとなるように成さ
れている。２^ｎ個の全ての抵抗Ｒ_１〜Ｒ_2nが全て等しけ
れば、この回路はアナログ・ディジタル乗算器として動
作し、その利得Ｇは、 となる。

第１図は上記抵抗アッテネータを用いた本発明の実施例
を示し、第２図は本発明の原理を示す。

第１図において、アナログ入力信号Ａは第１の利得制御
回路１１においてディジタルデータｄ₁₁により制御され
た後、第２の利得制御回路１２においてディジタルデー
タｄ_２により制御されるように成されている。（ｍ＋
ｎ）ビットのビット長を有する制御入力データｄは制御
回路１３においてデータｄ_１とｄ_２とに生成され、デー
タｄ_１は変換回路１４によりデータｄ₁₁に変換される。

第２図に示すように（ｍ＋ｎ）ビットの入力データｄの
うち常にｎビットの有効ビット長を有するデータｄ_２が
第２の利得制御回路１２を制御するように成される。こ
の場合上記データｄ_２は、図示のようにデータｄの大き
さに応じて、ｎビットのデータを取り出す位置が異なっ
ている。図示の例では、データｄが最大のとき、データ
ｄ_２はＭＢＳ以下のｎ個のデータを取り出し、以下デー
タｄの大きさに応じて１ビットずつずらせてｎ個のデー
タを取り出すようにしている。従って、データｄ_２は全
部で（ｍ＋１）個得られることになり、図示の場合はｍ
＝４で５個のデータｄ_２が得られている。またデータｄ
からデータｄ_２を取り出した残りの上位側のデータ（点
線で示す部分）をデータｄ_１として用いる。このデータ
ｄ_１も（ｍ＋１）個得られ、第２図においては５個のデ
ータｄ_１に対して０〜４の番号を付してある。これらの
５個のデータｄ_１は変換回路１４でデータｄ₁₁に変換さ
れる。データｄに対する上記各データｄ_１、ｄ₁₁、ｄ_２
は第４図のように表わされる。

この第４図においては、ｄ₁₁は０〜４のｄ_１を５ビット
のデータで表している。またｄ_２はｄ_１が１〜４では常
に最大１１１……１１、最小１１０……００となる。こ
の場合ｄ_２の最下位ビットが１ステップ変化したときの
出力ＡＯの最大の変化率は、 となる。ｄ_１が０の場合はｄ_２は最大１１１……１１、
最小０００……００となり、有効ビット長ｎがデータｄ
に応じて変化することになるが、これは（ｍ＋ｎ）ビッ
トの利得制御回路を用いた場合でも、同じ有効ビット長
となるので問題とならない。

以上によれば、第１図において第１の利得制御回路１１
に（ｍ＋１）ビットのものを用い、第２の利得制御回路
１２にｎビットのものを用いることによって、第１の利
得制御回路１１を指数部的に制御し、第２の利得制御回
路１２を仮数部的に制御することができる。従って、全
ビット長が（ｍ＋ｎ）ビットのデータｄに対して、（ｍ
＋１）ビット及びｎビットの必要最小限の利得制御回路
１１、１２を用いることにより、実用上高ビット長の利
得制御回路を得ることができる。この場合、利得制御回
路１１、１２は有効ビット長ｎと同じ精度のものを用意
すればよく、従来のように（ｍ＋ｎ）ビット精度のもの
を用意する必要がない。

尚、第１の利得制御回路１１は最小利得がゼロとなる必
要がないので、第３図の抵抗アッテネータではなく、第
５図の抵抗アッテネータを用いることができる。

２つの利得制御回路１１、１２を通じて得られる利得
は、データｄの大きさに応じてその階段幅は異なるが、
ｄ_１が１以上の領域では１／２^n-1 以下の割合となり、
全領域にわたって単調性を持つことになる。

利得制御回路がオーディオ信号やビデオ信号等を扱う場
合、従来では１４〜１６ビット精度の回路を必要として
いる。しかしオーディオ信号やビデオ信号には人間の検
知限が有り、従って、ある程度以上細かく制御しても検
知されなくなる。このような場合は９〜１０ビット精度
の入手し易い利得制御回路を用いれば、検知限と同程度
の細かさで制御することが可能となる。

第６図は第１図における制御回路１３及び変換回路１４
の実施例を示す。

本実施例はｍ＝４の場合を示しており、（ｍ＋ｎ）ビッ
トの入力データｄに対して（ｍ＋１）ビットのデータｄ
_１とｎビットのデータｄ_２を得るようにしている。また
データｄより論理回路を通じて第４図のデータｄ₁₁を作
り、このｄ₁₁によりセレクタコントローラ１５を介し
て、ｄ_２の各ビットに対して夫々設けられたスイッチ１
６_１、１６_２……１６_ｎの接点を切換えることにより、
ｄ_２のデータが得られる。例えば第４図においてｄ＝０
０００１１……１１、ｄ_１＝０の場合は、ｄの上位４ビ
ットの「００００」が負論理アンドゲート１７に加えら
れることにより、このアンドゲート１７より出力「１」
が得られる。この出力「１」はｄ₁₁のＬＳＢになると共
に、インバータ１８で反転されてアンドゲート１９に加
えられるため、このアンドゲート１９の出力が「０」に
なる。従って、この出力「０」と上記出力「１」とが加
えられるノアゲート２０の出力が「０」となって、アン
ドゲート２１の出力が「０」となる。この出力「０」と
上記アンドゲート１９、１７の出力「０」、「１」が加
えられるノアゲート２３の出力が「０」となり、従っ
て、アンドゲート２３の出力が「０」となる。各アンド
ゲート２３、２１、１９、１７の出力「０」、「０」、
「０」、「１」はｄ₁₁のデータとなり、さらにｄのＭＳ
Ｂはｄ₁₁のＭＳＢとなる。従って、ｄ₁₁として「０００
１」が出力される。またこのｄ₁₁に応じてスイッチ１６
_１〜１６_ｎは夫々図の最下段の接点に閉ざされるので、
ｄ_２として「１１１……１１」〜「０００……００」が
得られる。またｄの上位ビットが夫々図示のようにイン
バータ２４及び負論理アンドゲート２５、２６に図示の
ように選択的に加えられることによって、ｄ_１＝１〜４
について夫々第４図に示すｄ₁₁、ｄ_２を得ることができ
る。

第１図においては指数部となる利得制御回路１１を仮数
部となる利得制御回路１２の前段に配しているが、仮数
部を前段に配してもよい。

また利得制御回路１１として第７図に示すように、夫
々、1/k 倍、2/k 倍………16/k倍の利得を持つ増幅器２
７_１〜２７_５とスイッチ２８_１〜２８_５から成る回路を
用い、スイッチ２８_１〜２８_５をデータｄ_１に応じてセ
レクタコントローラ２９により切換えるように構成して
もよい。

さらに利得制御回路１１、１２として前述した第８図及
び第９図に示すような乗算器Ｄ／Ａ変換器６と演算増幅
器７とにより構成されたものやＰＷＭ回路で構成したも
の等を用いてよいのは勿論である。また指数部となる利
得制御回路１１をさらに複数段に分けて構成することも
可能である。

また第２図においては、有効ビット長ｎをデータｄに対
して１ビットずつずらせているが１ビットより多いビッ
ト数でずらせてもよい。また有効ビット長ｎ一定として
いるが、データｄに対して最小ビット長ｎを設定するよ
うにしてもよい。その場合、最大有効ビット長を（ｎ＋
ｓ）とすると、（ｍ＋ｎ）ビットの入力データｄに対し
て、（ｍ−ｓ）ビットと（ｍ＋ｓ）ビットとに分割生成
し、夫々利得制御回路１１、１２に供給すればよい。

〔発明の効果〕 有効ビット長を確保することにより、この有効ビット長
精度を有する低〜中ビットの回路を用いて、実質的に高
ビット長精度のディジタル制御を行うことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明の原理を示す各データの図、第３図は本発明に適用
し得る抵抗アッテネータの回路図、第４図は各データの
関係を示す図、第５図は抵抗アッテネータの他の実施例
を示す回路図、第６図は制御回路の実施例を示すブロッ
ク図、第７図は利得制御回路の一実施例を示すブロック
図、第８図及び第９図は本発明を適用し得る可変利得増
幅器のブロツク図、第１０図は乗算型Ｄ／Ａ変換器の回
路図である。 なお、図面に用いた符号において、 １１，１２……利得制御回路 １３……制御回路 である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタル制御信号により制御される複数
   の利得制御回路 ディジタル入力信号から所定の有効ビット長を定め、こ
   の有効ビット長に基づいて１個の上記利得制御回路を制
   御するデータと、残りのビット長に基づいて他の上記利
   得制御回路を制御するデータとを作る制御回路、 を設けて成る利得制御回路。