JPH0644774A - 改良式チップ・オン電源制御装置を有する集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ダイナミックＲＡＭのようなＶＬＳＩ回路に適
したオン・チップ電源調整システムを提供する。 【構成】この集積回路には、高電源電圧検出回路９及び
電源クランプ回路７が設けられ、電源クランプ回路７に
よって発生されたクランプ電圧は、高電源電圧検出回路
９が過電圧状態を検出するとき機能回路をバイアスす
る。機能回路に印加されたバイアス電圧は、正常作動状
態で電源電圧から発生された調整済の電圧である。な
お、電源が正常な作動中により高いがクランプを働かせ
る過電圧状態においてより低いとき、印加された電源電
圧に左右される加速電圧を加えることができるバーン・
イン電圧検出回路１５が含まれている。マルチプレクサ
１１は、調整済の電圧、クランプされた電圧、または加
速された電圧を、外部電源電圧のレベルに左右される回
路に接続する。この方法で、加速された電圧と外部電源
電圧との間のオフセットは、独自に最適化することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路、特にオン・
チップ電源制御装置に関する。

【０００２】

【従来の技術】近年、構成部品の密度は、高い比率で増
加し、単一集積回路に集積されている。そのような高密
度回路の例としては、４メガビットおよび１６メガビッ
トの単一チップ密度で現在組み立てられているダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）などが
ある。合理的で製造可能なレベルでチップのサイズを維
持しながら、そのような複雑さを達成するためには、ト
ランジスタおよび他の構成部品の最小の特徴サイズがも
ちろん減少されなければならない。業界において一般に
最高濃度を有するＤＲＡＭデバイスのＭＯＳトランジス
タ・ゲートが、一般に利用可能な技術により製造できる
最小の特徴サイズである。１６メガビット・ＤＲＡＡＭ
の例では、トランジスタ・ゲート幅は０．５〜０．７μ
の最小範囲内であると思われる。

【０００３】ゲート幅、したがってサブミクロン寸法の
トランジスタ・チャネル長さを有するＭＯＳトランジス
タは、より大きなトランジスタでは受けることのない時
間および電圧依存の現象を受ける。そのような現象の一
例は、チャンネル・ホット・キャリアの影響によるトラ
ンジスタ性能の低下である。ある１つ技術は、１９８２
年１１月２日に発行されてテキサスインスツルメンツ社
に譲渡された米国特許第４，３５６，６２３号に述べら
れたような傾斜接合を与えるチャンネル・ホット・キャ
リアの影響をトランジスタが受けやすくなるのを減少さ
せるのに利用できるが、トランジスタ構造物に加えられ
る公称ドレイン・ソース間電圧は、トランジスタ性能の
チャネル・ホット・キャリアの劣化の強い要因を残す。

【０００４】さらに、ＤＲＡＭの記憶素子は通常、薄膜
コンデンサである。ＤＲＡＭコンデンサに記憶されるデ
ータは、自然に生じるアルファ粒子によりアップセット
されることはよく知られている。そのような場合にデー
タを失う程度は、メモリ・セルのキャパシタンスに左右
され、したがって現在のＤＲＡＭセルの容量は一般に各
セルごとに３５ｆＦ以上に保たれるが５０ｆＦ以上であ
ることが望ましい。単位面積当たりの記憶セルの密度は
できるだけ大きくなければならないことが望ましいの
で、３５〜５０ｆＦの必要な記憶容量を保つためには、
コンデンサの誘電体の厚さは減少されなければならな
い。こうして、現在の記憶素子用コンデンサは、１０ｍ
ｍまたはそれ以下の二酸化シリコンに相当する誘電体厚
を有する。しかし、そのような薄いコンデンサ誘電体厚
さでは、絶縁破壊電圧および時間依存の絶縁破壊は両方
とも、両端に一定電圧が加えられるものとすれば、より
薄い誘電体の方が劣化が早い。

【０００５】これらの理由で、ＤＤＲＡＭ、その他のメ
モリおよび論理デバイスを含むそのような高密度ＶＬＳ
Ｉデバイスに加えられる電源電圧は、特徴サイズが減少
するにつれて減少されることが望ましい。さらに、チッ
プの電力消費はチップに集積される構成部品の数を増加
するとともに増加するので、減少された電源電圧もデバ
イスの電力消費を減少する。多くの他の回路は、上述の
高密度構成部品により所望されるよりも高い電源電圧
（例えば公称３．３Ｖ）を依然として使用することがで
きるが、それによってシステムの設計者は、そのような
他の電源および追加バイアス電圧の経路の費用により、
システム内に追加の電源を供給するのに逆らうこれらの
デバイスを併合させる。

【０００６】注目すべきことは、集積回路の性能がそれ
に加えられる電源電圧と共に大きく変化しなくてはなら
ず、そのような変化が集積回路の製造中にチップの生産
試験の費用を増加することがあるが、そのような変化は
使用者にとってシステム・レベルの問題をも生じさせる
ことが望ましい点である。

【０００７】さらに、各デバイス上の薄い大量のコンデ
ンサ誘電体により、ＤＲＡＭデバイスの分野では、製造
会社は一般にチップの試験工程中に「バーン・イン」操
作を実行する。バーン・インとは、デバイスに電圧と温
度の両方のストレスを与えることであり、弱いデバイス
をその使用者に対して、出荷される母集団から除く（す
なわち信頼性曲線の「初期破壊」部分を除く）ことが望
ましい。しかし、例えば、メモリ・アレイ用のバイアス
電圧はオン・チップで安定化されるので、コンデンサに
電源電圧を直接加えることは不可能である。

【０００８】まず図１から、従来技術による電源電圧安
定化システムを詳しく説明する。図１のシステムは、従
来技術による電源電圧安定化システムの詳細を示す。図
１のシステムは、回路が公称電源電圧Ｖ_dd（例えば４．
５〜６．０Ｖ）でバイアスされるときにメモリ・アレイ
１２５に安定化電圧を供給し、かつより高いＶ_ddレベル
（例えば６．０Ｖ以上）がそのようなバーン・イン操作
の間に加えられるとき、ストレス電圧をアレイ１２５に
供給する。バンドキャップ基準回路および電圧マルチプ
ライマのような従来設計による基準電圧発生回路１２１
は、ラインＭＶＡ′上の安定化電圧を比較駆動装置１２
２の１つの入力に供給し、かつ電圧発生回路１１５をス
トレスしたり、バーン・インする。ラインＭＶＡ′の電
圧は、通常の操作の間、公称Ｖ_dd電源レベルより低い電
圧であることが望ましく、例えば、ラインＭＶＡの電圧
は３．３ボルト程度にされることがある。

【０００９】比較駆動装置１２２は従来設計であり、か
つその他の入力ラインＶＢＩＮ′で、バーン・イン電圧
発生回路１１５から受ける。従来技術による図１のシス
テムにある比較駆動装置１２２は、アレイ１２５がライ
ンＭＶＡ′の電圧およびラインＶＢＩＮ′の電圧のより
大きい電圧によってバイアスされるような従来方式で構
成される。

【００１０】図１の従来技術のシステムによる、バーン
・イン電圧発生回路１１５には、例えばｐ−チャネル電
流ミラー活性負荷を持つｎ−チャネルＭＯＳ差動増幅器
を含む、具合のよい設計により作られた差動増幅器１５
５が含まれている。差動増幅器１５５は、基準電圧発生
回路１２１によって発生されるラインＶ_REF の低電圧に
よって順次バイアスされるｎチャネル電流源によりバイ
アスされる。差動増幅器１５５の第２入力は、その第２
入力とＶ_ddとの間のｐ−チャネル・トランジスタ１５０
の直列接続によって、事実上３つのｐ−チャネルしきい
値電圧（すなわち３ボルト）はＶ_dd′を下回る電圧であ
る。したがって、ラインＶＢＩＮ′の差動増幅器１５５
の出力は、Ｖ_ddの値から３Ｖ_tpを引いたものが、基準電
圧発生回路１２１からラインＭＶＡ′に現われる電圧よ
りも大きいときに高電圧となる。

【００１１】図１の従来技術のシステムの作動は、図９
の伝達特性の点線によって示されている。外部電源電圧
Ｖ_ddが作動用の一定レベルを上回るが、この例において
約６．３Ｖの値を下回るとき、アレー１２５のバイアス
はラインＭＶＡ′の電圧であり、この場合それは基準電
圧発生回路１２１によって発生される通り、３．３ボル
ト程度である。しかし、Ｖ_ddが３Ｖ_tp（この例のＶ_TPは
１．０Ｖの程度で始まる）によってラインＭＶＡ′に現
われる電圧を越えるとき、差動増幅器１５５は、より高
いＶ_ddの電圧より３Ｖ_tpを引いた電圧にラインＶＢＩ
Ｎ′を駆動させる。比較駆動装置１２２は、このより高
い電圧をアレイ１２５に順次提供する。外部電源電圧Ｖ
_ddが上昇し続けるにつれて、アレイ１２５に印加される
電圧も上昇し、図９の点線で示される伝達特性を伴う。
この方法で、従来技術による図１のシステムは、バーン
・インその他のストレス作動が実行できるように、Ｖ_dd
と共に変化するストレス電圧をアレイ１２５に印加する
ことができる。

【００１２】しかし、図１のシステムには、作動の柔軟
性に制約がある。例えば、一定の高いストレス電圧がア
レイ１２５に加えられることが望ましく、かつ上述の例
による７．０Ｖ程度のストレス電圧がアレイ１２５に加
えられることが望ましいならば、１０．０Ｖの外部Ｖ_dd
電圧を必要とする。しかし、近代的なサブ・ミクロン・
トランジスタは１０．０Ｖのバイアスのストレスに耐え
ることができないと思われ、また図１のシステムにある
アレイがそのような高い電圧を受けないように、直接Ｖ
_ddによって直接バイアスされるデバイス（例えば基準電
圧発生器１２１および電圧発生回路１１５にあるトラン
ジスタ）の周辺にトランジスタがある。これらのトラン
ジスタに印加される電圧の制限は、図１のシステムがア
レイ１２５に印加するストレス電圧を制限するようにな
る。

【００１３】図１のシステムによって、周辺トランジス
タを損傷せずにアレー１２５にそのような高いストレス
電圧を印加するために、システムの設計者は、バーン・
イン電圧発生回路１１５のトランジスタ１５０の数を減
らすことができるので、ストレス条件が減らされる間に
ラインＶＢＩＮ′の電圧とＶ_ddとの間の差は減少され
る。例えば、バーン・イン電圧発生回路にあるトランジ
スタ１５０の数を２まで減らすことによって、７．０Ｖ
のストレス・バイアスがアレイ１２５に印加され、Ｖ_dd
には９．０Ｖが印加されるに過ぎない。しかし、この例
ではもし図１のシステムにあるトランジスタ数が２まで
減少されたならば、この場合にＶ_ddがラインＭＶＡ′の
電圧を越えて２Ｖ_tpであるときシステムは、より低レベ
ルのＶ_ddのストレス電圧を印加する。Ｖ_tpが１．０Ｖ程
度でありかつラインＭＶＡ′の電圧が３．３Ｖによっ
て、ストレス条件はＶ_ddが５．３Ｖを越えるときアレー
１２５に印加される。従来のＤＤＲＡＭデバイスは５．
３ＶのＶ_ddが規定の正常作動範囲内であるので、そのよ
うなバーン・イン電圧発生回路１１５の構造は、正常作
動中にアレー１２５のストレスを生じさせる。

【００１４】

【課題を解決するための手段】したがって、図１のシス
テムが、そのような電力調整システムを用いて、特にス
トレス電圧を選択して、回路の設計者に与える柔軟性は
極めて制限的である。

【００１５】さらに、上述のような小さい構造を含むＶ
ＬＳＩデバイスは、使用者によってデバイスに不注意に
印加される過電圧条件によっても損傷されることがあ
る。さらに、相補的ＭＯＳ（すなわちＣＭＯＳ）技術は
いま、共通にＶＬＳＩ回路の電力消費の減少および高速
実行によりＶＬＳＩ回路に使用されるので、ＣＭＯＳに
固有な寄生サイリスタによる過電源電圧でのＣＭＯＳ構
造物のラッチアップも関係がある。

【００１６】したがって、この発明の１つの目的は、大
規模集積回路のいろいろな部分に印加される電源電圧を
調整するオン・チップ・システムを提供することであ
る。

【００１７】したがってこの発明のもう１つの目的は、
チップの性能が電源電圧に関して比較的安定しているよ
うな内部バイアス電圧を調整するようなオン・チップ・
システムを提供することである。

【００１８】したがってこの発明のもう１つの目的は、
デバイスに外部から印加される電源電圧に応動するデバ
イスの部分にストレス電圧を印加し得るようなシステム
を提供し得ることである。

【００１９】したがってこの発明のもう１つの目的は、
調整済の内部バイアス電圧からストレス電圧を別個に決
定させるようなシステムを提供することである。

【００２０】したがって、この発明のもう１つの目的
は、外部から印加された過度の電源電圧に応動する内部
バイアス電圧をクランプするようなシステムを提供する
ことである。

【００２１】この発明のその他の目的および利点は、図
面と共に下記明細書を読むことによって、普通の当業者
にとって明らかであると思う。

【００２２】

【問題を解決するための手段】本発明は、集積回路上の
電力分配システムと併合することができる。過電圧状態
を検出しかつこの状態を示す信号を発生させる検出回路
が具備される。マルチプレクサは、クランプ電圧が集積
回路の機能部分に印加されるようにこの信号によって制
御されるので、過電圧は機能回路に達しない。本発明は
さらに、外部から印加された電源電圧の値と共に変化す
るストレス電圧を発生させるので、加速された電圧を回
路に印加されることができる。ストレス電圧用の検出回
路は、外部電源電圧が一定の値を上回るが、クランプ値
を下回るときに、変化するストレス電圧が印加されるよ
うな信号を提供する。調整済の電源電圧はチップの上に
発生させることができるので、回路の性能はストレス電
圧レベルを下回る外部電源電圧に関して安定している。

【００２３】

【実施例】図２を参照して、この発明による集積回路の
電源制御システムの好適な実施例を説明する。注目すべ
きことは、本発明の本実施例が、それによって制御され
る機能チップとしての同じ集積回路チップに含まれるこ
とが好ましいことである。図２のシステムを用いた集積
回路の例は、メモリ・アレー２５および周辺回路２７を
有するダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）である。もちろん、この中で説明される電源制
御システムは、別の形のメモリおよびＶＬＳＩ論理回路
を含んだ別の形の集積回路に同等に応用されることがで
きる。

【００２４】この実施例では、異なったバイアス電圧
が、アレー２５（感知増幅器（センスアンプ）のよう
な、それと関連する若干の回路を含み、以降集合的にア
レー２５と呼ぶ）および周辺回路２７用に使用される。
この場合のように、外部から印加された電圧Ｖ_dd以下の
バイアス電圧でアレー２５をバイアスして、アレー２５
の電力消費とＤＲＡＭアレー２５内のコンデンサ誘電体
の時間依存絶縁破壊とが減少されることが望ましい。こ
の例では、周辺回路２７の性能はメモリ・デバイスの性
能に直接作用するので、アレー２５をバイアスするため
に用いられる電圧よりも高い電圧で周辺回路２７をバイ
アスすることが望ましい。従って、図２のシステムで
は、メモリ・アレー２５はラインＲＶＡの電圧によって
バイアスされ、かつ周辺回路はラインＲＶＰの電圧によ
ってバイアスされる。もちろん注目すべきことは、本発
明は、同じ電圧にバイアスされるすべての機能回路（例
えば、メモリ・デバイスではアレー２５および周辺回路
２７）を有する集積回路に同等に適用できることであ
る。しかし、アレー２５の減少された電力消費および集
積回路回路２７のより高いバイアスでの改善された性能
の両方の利益を得るために、この実施例ではそれらに別
々のバイアスを提供する。

【００２５】通常の作動中、バンド・ギャップ基準回路
２０およびマルチプライア２１は、各々アレー２５およ
び周辺回路２７をバイアスするように、それぞれライン
ＭＶＡおよびＭＶＰに電圧を発生させる。バンド・ギャ
ップ電圧基準発生回路の多くは周知の技術であるので、
バンド・ギャップ基準回路２０についてはここでは説明
しない。バンド・ギャップ基準回路２０の出力は基準電
圧Ｖ_REF （図２には示されていない）であり、電圧マル
チプライア２１に供給される。電圧マルチプライア２１
は、多くの従来の構成例の中の１つに従って構成され、
この例では、電圧Ｖ_REF からラインＭＶＡともう１つの
ラインＭＶＰに２種の電圧を出力する。例えば、ライン
ＭＶＡの電圧は３．３Ｖであり、一方ラインＭＶＰの電
圧は４．０Ｖである。

【００２６】バーン・イン電圧発生回路５は、ラインＶ
ＬＢＩＮ上に電圧を発生し、その電圧は、外部から印加
された電源電圧Ｖ_ddにつれて変化する。Ｖ_dd高電圧検出
器９によって検出されるように、Ｖ_ddクランプ回路７
は、いったん外部電圧Ｖ_ddがある値を越えると固定レベ
ルにクランプされた電圧をラインＶＣＬＭＰ上に供給す
る。ラインＭＶＡは、ラインＶＬＢＩＮおよびＶＣＬＭ
Ｐと共に、Ｖ_array マルチプレクサ１１の入力に接続さ
れている。同様に、ラインＭＰＶは、ラインＶＬＢＩＮ
およびＶＣＬＭＰと共に、Ｖ_periマルチプレクサ１３の
入力に接続されている。

【００２７】Ｖ_array マルチプレクサ１１は、バーン・
イン電圧検出器１５からのラインＢＩＮＥＮ上の信号、
およびＶ_dd高電圧検出器９からのラインＣＬＭＰＥＮ上
の制御信号に応答して、ラインＭＶＡ、ＶＬＢＩＮ、お
よびＶＣＬＭＰの１つからの電圧を、その出力として、
ラインＶＡ上に印加する。同様に、Ｖ_periマルチプレク
サ１３は、ラインＢＩＮＥＮおよびＣＬＭＰＥＮの信号
次第で、ラインＭＶＡ、ＶＬＢＩＮ、およびＶＣＬＭＰ
の１つからの電圧をラインＶＰ上に印加する。

【００２８】ラインＶＡおよびＶＰの電圧は各々２つの
駆動装置２２および２４に接続される。注目すべきこと
は、必要な距離に左右されて、マルチプレクサ１１と１
３との間、および駆動装置２２と２４との間に単位利得
バッファを提供することが好ましい点である。単位利得
バッファの１つの好適な例は、テキサス・インスツルメ
ンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｍｅｎｔｓ Ｉｎｃｏ
ｒｐｏｒａｔｅｄ）に譲渡され、かつこの明細書に含ま
れた１９９０年３月１２日出願の係属中の米国出願第４
９３，０８５号の中で説明されている。主駆動装置２２
Ａおよび２２Ｐは、活性作動中にそれぞれアレー２５お
よび周辺回路２７をバイアスするために具備され、一
方、待機駆動装置２４Ａおよび２４ｐは、回路が待機
（スタンバイ）状態のときに、それぞれアレー２５およ
び周辺回路２７をバイアスするために具備される。基板
ポンプ２９も、バック・ゲート・バイアスＶ_bbによりア
レー２５および周辺回路２７の基板をバイアスするため
に提供される。基板ポンプ２９は、Ｖ_SS′以下または接
地用バイアス電圧を発生させる多くの従来構成例の１つ
に従って作られている。従来の基板ポンプの例は、テキ
サス・インスツルメンツ社にすべて譲渡され、この明細
書に含まれる１９８６年４月２９日発行の米国特許第
４，５８５，９４５号、１９８６年１２月９日発行の米
国特許第４，６２８，２１５号、および１９８６年１２
月２３日発行の米国特許第４，６３１，４２１号の中で
説明されている。別法として、Ｖ_bbは集積回路の外部端
子に供給されることがある。

【００２９】Ｖ_bb電圧も同様に基板バイアス検出器１に
接続されるので、その電圧は検出することができる。基
板バイアス検出器１の好適例は、テキサス・インスツル
メンツ社に譲渡され、かつこの明細書に含まれる１９９
０年２月５日出願の係属中の米国出願第４７５，０６１
号の中で説明されている。本発明のこの好適実施例で
は、アレー２５および周辺回路２７は基板バイアスが損
失されると電力低下されるように駆動装置２２および２
４は、基板バイアス検出回路１に応答する。このアレー
２５および周辺回路２７の電力低下により、集積回路の
これらの部分がＣＭＯＳ構造に固有の寄生ＳＣＲのラッ
チアップにより損傷を受けないように保護される。した
がって、もちろん、本発明の目的として、基板バイアス
の損失に応答する回路の電力低下、および基板バイアス
検出器１の提供は、単なるオプションである。

【００３０】駆動装置２２および２４の各々は、ライン
Ｖ_A およびＶ_P のうちの関連するライン上の電圧を受信
するほかに、検出器１からのラインＶＢＢＯ＿上の信号
も受信する。上述のように、この例では、Ｖ_SSに対して
測定して、基板バイアスＶ_bbが不十分であるような場合
にはラインＶＢＢＯ＿は、低論理レベルとなる。マルチ
プライア２１によって発生された電圧Ｖ_A およびＶ_P と
同様に、外部からチップに供給されるＶ_dd（図示されて
いない）によって、駆動装置２２および２４の各々はバ
イアスされる。ラインＶ_LA、Ｖ_LAS 、Ｖ_LPおよびＶ_LPS
は、駆動装置２２Ａ、２４Ａ、２２ｐおよび２４ｐでそ
れぞれ受信され、かつそれへのイネーブル信号として働
く。主駆動装置２２Ａおよび２２ｐは、それぞれライン
Ｖ_APおよびＶ_LP上の信号によって使用可能または使用不
能にされ、それらは、活性動作中だけそれぞれの回路部
分をバイアスし、かつデバイスが待機状態であるような
間使用不能とされる。従来のＤＲＡＭデバイスの例で
は、ラインＶ_LAおよびＶ_LP上のイネーブル信号は、ロー
・アドレス・ストローブ（ＲＡＳ＿）信号から発生され
ることができ、主駆動装置２２は、メモリサイクルの活
性部分の間だけ活性化される。

【００３１】待機駆動装置２４Ａおよび２４ｐは、主駆
動装置２４Ａおよび２２ｐと同様に、より小さなトラン
ジスタだけで作られることが好ましく、その結果、トラ
ンジスタを経て流れる電流と、およびそれらによって消
費される電力とが、待機時間内では減少される。ライン
Ｖ_LAS およびＶ_LPS 上の信号により、それぞれ待機駆動
装置２４Ａおよび２４ｐを使用可能（イネーブル）およ
び使用不能（又は禁止：ディスエーブル）にすることが
でき、それらは、主駆動装置２２Ａおよび２２ｐが活性
化している間は使用不能とされることに注意すべきであ
る。しかし、待機駆動装置２４の低電流消費により、す
べてのサイクル（活性時および待機時の両方）の間で待
機駆動装置２４を使用可能に保つことが好ましく、その
結果、制御論理回路は最小化される。

【００３２】次に図３を参照して、駆動装置２２Ａの構
成を詳細に説明する。アレー２５または周辺回路２７と
関連付けられる駆動装置２２および２４の各々が、図３
の回路に従って、またはもちろん電圧駆動回路用の他の
従来の設計例に従って構成されることができる。図３の
回路は、基板バイアスが損失されたとき、その出力が使
用不能（又は禁止）されるように特に設計され、基板バ
イアス検出器１からラインＶＢＢＯ＿を介してそれに通
信される。

【００３３】図３に示されるように、駆動装置２２Ａは
外部から供給されたＶ_dd電源、ラインＶ_A ′上の電圧、
およびラインＬ_LAおよびＶ_BBO ＿上の信号を受信する。
ラインＲＶＡは駆動装置２２Ａの出力であり、かつプッ
シュ・プル方式で接続されたｐ−チャネル・トランジス
タ３０およびｎ−チャネル・トランジスタ３２のドレー
ンによって駆動される。ｐ−チャネル・トランジスタ３
０のソースはＶ_ddでバイアスされ、かつそのゲートはノ
ード３４に接続されている。ｎ−チャネル・トランジス
タ３２のソースは接地され、かつそのゲートはラインＶ
_LA上の信号で制御される。トランジスタ３２を介しての
ラインＲＶＡの放電は極めてゆっくり生じるので、トラ
ンジスタ３２の大きさはトランジスタ３０に比較して極
めて小さくすることができる。注目すべきことは、ｎ−
チャネル・トランジスタ３２がｐ−チャネル・トランジ
スタ３０より極めて小さいことが好ましいので、オン状
態の両トランジスタによって、それらを通る電力消費は
最小化されることである。例えば、トランジスタ３２の
Ｗ／Ｌ比は０．０１のオーダーにされ、一方トランジス
タ３０のＷ／Ｌ比は５０から１００のオーダーにするこ
とができる。

【００３４】比較器４０は、主駆動装置２２Ａによって
駆動されるラインＲＶＡのレベルに関連するラインＶ_A
のレベルに依存する電圧でノード３４を駆動する。比較
器４０は、トランジスタ４８および４９の電流ミラー活
性負荷を有するトランジスタ４２および４４のｎ−チャ
ネルＭＯＳ差動増幅器で、従来の技法によって構成され
る。ラインＶ_A は、比較器４０の基準電圧を供給するた
めに、ｎ−チャネル・トランジスタ４２の、ゲートへの
接続を経て比較器４０に接続される。ｎ−チャネル・ト
ランジスタ４４は、比較器４０にフィードバックを供給
するために、そのゲートはラインＲＶＡに接続されてい
る。ラインＶ_LAは、ｎ−チャネル・トランジスタ４６の
ゲートに接続され、そのドレインはトランジスタ４２お
よび４４のソースに接続され、そのソースは接地されて
いる。ｐ−チャネル・トランジスタ４８は、Ｖ_ddでバイ
アスされたそのソースを有し、かつトランジスタ４４の
ドレインに接続されたそのドレインを有する。同様に、
ｐ−チャネル・トランジスタ４９は、Ｖ_ddでバイアスさ
れたそのソースを有し、かつトランジスタ４２のドレイ
ンに接続されたそのドレインを有する。トランジスタ４
８および４９のゲートはトランジスタ４８および４４の
ドレインに接続される。トランジスタ４９および４２の
ドレインは、ノード３４に接続され、ｐ−チャネル・プ
ル・アップトランジスタ３０のゲートを制御する。

【００３５】比較器４０において、電圧マルチプライア
２１により供給された電圧Ｖ_A およびＶ_P が、駆動装置
２２および２４によってアレー、感知増幅器、および周
辺回路に実際に印加されるように、あるトランジスタ対
の大きさ（すなわちＷ／Ｌ比）は、良好にマッチングさ
れるのが好ましい。図３の比較器４０において、トラン
ジスタ４２および４４のＷ／Ｌ比は相互にマッチングさ
れることが好ましく（例えば、Ｗ／Ｌ比を１０とし
て）、かつトランジスタ４８および４９のＷ／Ｌ比は良
好にマッチングされることが好ましい（例えば、Ｗ／Ｌ
比を１０から２０として）。

【００３６】本発明のこの実施例によって、主駆動装置
２２Ａにまた含まれるものは、ノード３４も制御する禁
止回路３６である。禁止回路３６は、Ｖ_ddによってバイ
アスされ、ノード３４に接続されたｐ−チャネル・トラ
ンジスタ３８を含む。ラインＶＢＢＯ＿はｐ−チャネル
・トランジスタ３８のゲートに接続される。ｐ−チャネ
ル・トランジスタ３９は、Ｖ_ddとトランジスタ３８のゲ
ートとの間に接続され、ソース−ドレイン路を有し、そ
のゲートは接地するようにバイアスされる。これは、ト
ランジスタ３８のゲートを活性的にプル・アップし、ラ
インＶＢＢＯ＿が何らかの理由で浮動する場合にトラン
ジスタ３８をオフ状態に保つ。トランジスタ３９は極め
て小さい（例えば０．５のＷ／Ｌ比）ので、基板バイア
ス検出器１により駆動される低論理状態は、トランジス
タ３９の駆動にたやすく打ち勝つことができる。上記の
ように、ラインＶＢＢＯ＿上の信号に応答する禁止回路
３６はオプションとして含まれる。

【００３７】動作中、比較器４０は、高論理レベルにな
っているラインＶ_LAによって使用可能になる。高論理レ
ベルのラインＶ_LAによって、トランジスタ４６はターン
・オンされ、かつ接地のための電流源として働く。トラ
ンジスタ４２および４４のソースは、それぞれＶ_A およ
びＲＶＡの電圧よりｎ−チャネルしきい値電圧（Ｖ_tn）
下の電圧にトランジスタ４６によって引き下げられる。
これは、トランジスタ４２および４４がそれぞれのゲー
トに印加される電圧に応答して導通となることを許し、
マルチプライア２１からのラインＶ_A 上の電圧に基づい
てノード３４に電圧を印加するように比較器４０の作動
を可能とする。

【００３８】また通常作動では、デバイスの基板で十分
負にされたＶ_bbバイアスにより、ラインＶＢＢＯ＿は基
板バイアス検出器１によって高論理レベルで駆動され
る。これは、トランジスタ３８がターン・オフされて、
ノード３４から禁止回路３６が切り離されることを保証
する。注目すべき点は、トランジスタ３９は正のＶ_ddに
よって常にオン状態にされているが、そのＶ_ddは、トラ
ンジスタ３８のゲートが、たとえ基板バイアス検出器１
からのラインＶＢＢＯ＿上の駆動信号がない場合でも高
電圧を保持することを保証する点である。

【００３９】上記のように、高論理レベルのラインＶ_LA
によって選択された主駆動装置２２Ａで、トランジスタ
４６は比較器４０の電流源として働く。ラインＶ_A より
低い電圧のラインＲＶＡから始まって、ラインＲＶＡの
電圧より高いラインＶ_A の電圧によって、トランジスタ
４２はトランジスタ４４よりも一段と強く導通する。し
たがって、電流源のトランジスタ４６を通る大部分の電
流は、トランジスタ４８および４４よりむしろトランジ
スタ４９および４２を介して流れる。トランジスタの電
圧電流特性を満足するために、トランジスタ４８に比べ
て、トランジスタ４９を通過する大きな電流は、トラン
ジスタ４８のドレイン電圧をＶ_ddに向けて上昇させ、ま
たトランジスタ４９のドレイン電圧を接地電位に向けて
降下させる。ノード３４のトランジスタ４２および４９
のドレイン電圧が下がると、トランジスタ３０は、一段
と強く導通となり、ラインＲＶＡをＶ_ddに引き上げる。

【００４０】ラインＲＶＡがＶ_ddに引き上げられると、
トランジスタ４４は一段と大きい電流を導通する傾向に
ある。これは、トランジスタ４８を一段と大きな電流が
流れるようにし、トランジスタ４９を流れる電流を一段
と小さくする。それは、ノード３４のトランジスタ４９
および４２のドレインの電圧を、それらを介して流れる
電流が減少するにつれて、上昇させる。ノード３４の電
圧が上昇するにつれて、トランジスタ３０の導通性はよ
り減少し、ラインＲＶＡの電圧はトランジスタ３２を介
して降下する。

【００４１】上述のように、トランジスタ４２および４
４が相互に密接にマッチングし、かつトランジスタ４８
および４９も相互に密接にマッチングすることが好まし
い。これらのトランジスタ対の適当なマッチングに伴
い、比較器４０の動作は、トランジスタ４２および４９
を介して流れる電流がトランジスタ４４および４８を介
して流れる電流とマッチングする点に向かい、トランジ
スタ４８および４９のゲート・ソース間電圧が等しくな
る。したがって、比較器４０は、安定状態において、ラ
インＲＶＡの電圧がラインＶ_A の電圧と等しい動作状態
に到達する。つまり、主駆動装置２２Ａは、ラインＶ_LA
によって使用可能にされるが、この場合は３．３Ｖ程度
のラインＶ_A の電圧によってアレー２５を駆動する。

【００４２】待機動作中のように、主駆動装置２２Ａが
使用不能であるべき場合には、ラインＶ_LAは低論理レベ
ルとなる。これは、比較器４０の動作を使用不能にする
トランジスタ４６をターン・オフする。トランジスタ４
９は、トランジスタ３０をターン・オフするトランジス
タ４６によってターン・オフすることでノード３４をＶ
_ddに引き上げる。トランジスタ３２も低論理レベルのラ
インＶ_LAによってターン・オフされる。つまり、トラン
ジスタ３０と３２の両方がターン・オフされると、主駆
動装置２２Ａは、ラインＲＶＡに高いインピーダンスを
提供し、ラインＲＶＡをロードすることなしに待機駆動
装置２４ＡがラインＲＶＡを駆動させ、かつアレー２５
をバイアスさせる。

【００４３】高論理レベルのラインＶ_LAによって使用可
能にされた図３の主駆動装置２２Ａで、禁止回路３６は
ラインＲＶＡのバイアスを閉じるように作動される。上
述のように、集積回路の基板の電圧Ｖ_bbがＶ_SSの電圧に
向って十分に上昇し、基板バイアス検出回路１がスイッ
チする場合に、それによって低論理レベルはラインＶＢ
ＢＯ＿上に供給される。これは、ノード３４を電圧Ｖ_dd
に設定するトランジスタ３８をターン・オンする。これ
により、トランジスタ３０をターン・オフするので、残
りの回路（この場合はメモリ・デバイスのアレー２５）
に接続されているラインＲＶＡは、トランジスタ３０に
よりＶ_ddまで駆動することはできない。この例では、基
板バイアスが損失すると、メモリ・デバイスの周辺回路
２７へのバイアスも駆動装置２２ｐおよび２４ｐの同様
な作動によって除去される。

【００４４】別法として、基板バイアスが損失すると
き、上述のようにトランジスタ３２により電圧を引き下
げるよりは、主駆動装置２２Ａの出力を高インピーダン
ス状態に置くほうが好ましい。これは、ラインＶ_LA上の
信号をゲートするように基板バイアス検出器の出力を用
いることで達成されるので、ラインＶ_LAは、適当な基板
バイアスの損失を検出する基板バイアス検出器１に応答
して低論理レベルまで駆動される。集積回路の別の信号
を使用可能または不能にする基板デバイス検出器１を使
用することと同様に、ラインＶ_LAのそのようにゲーティ
ングすることは、この説明から当業者にとって明らかで
ある。

【００４５】したがって、ラインＶＢＢＯ＿上の低論理
レベル信号が受信されると残りの回路は使用不能とされ
る。駆動装置２２および２４によってバイアスされる回
路のこれらの部分への正のバイアスがなければ、回路の
これらの部分は、たとえ基板バイアスが０であっても、
ラッチ・アップ条件に入ることはできない。このように
して、基板バイアスの損失は、基板バイアス検出器１に
よってその回路の残りの部分に伝えられ、基準バイアス
の損失によりラッチアップ条件が発生することがないよ
うにその回路を使用不能にする。

【００４６】いま図４から、バーン・イン電圧検出器１
５の構成と作動を詳細に説明する。バーン・イン電圧検
出器１５の機能は、外部電源電圧Ｖ_ddと基準電圧と比較
し、かつ電圧マルチプレクサ１１および１３を制御する
ようにラインＢＩＮＥＮおよびＢＩＮＥＮ＿に出力信号
を発生することである。この実施例では、電源電圧Ｖ _dd
がラインＭＶＡの電圧を約３．５Ｖ上回る（この場合は
約３．３Ｖである）とき、バーン・イン電圧ＶＬＢＩＮ
がアレー２５および周辺回路２７に印加されるように選
択されるべきである。注意すべきことは、バーン・イン
電圧検出器１５が、図１の従来技術のシステムの中のバ
ーン・イン電圧発生器１１５と同様に構成される点であ
る。

【００４７】検出器１５では、一連の直列接続されたｐ
−チャネル・トランジスタ５０は、Ｖ_ddとｐ−チャネル
・プルダウン・トランジスタ５２との間に接続される。
一連のトランジスタのうち最上部のトランジスタ５０の
ソースはＶ_ddに接点され、一連のトランジスタのうち最
底部のトランジスタ５０のドレインはノード５１を経て
ｎ−チャネル・トランジスタ５０のドレインに接続され
ている。一連の各トランジスタ５０は飽和領域で動作す
るように、そのゲートが、ドレインに接続され、その基
板ノードとノースが接続されている。一連に直列接続さ
れたトランジスタ５０の数は、ＢＩＮＥＮ信号が発生さ
れるべきラインＭＶＡの電圧に関連して、Ｖ_dd電圧に従
って決定される。この例では、３つのトランジスタ５０
が一連となっているので、ＢＩＮＥＮ信号は、電源電圧
Ｖ_ddがトランジスタ５０のしきい値電圧Ｖ_tpの３倍値だ
けラインＭＶＡの電圧を越えるときに発生される。この
例における各トランジスタ５０のしきい値電圧Ｖ_tpは
１．０Ｖ程度である。

【００４８】プルダウン・ｎ−チャネル・トランジスタ
５２のソースは接地電位にバイアスされ、かつそのゲー
トはラインＶＲＥＦの基準電圧によってバイアスされ
る。上記のように、ラインＶＲＥＦは、バンドギャップ
基準回路２０によって発生された電圧を運びこの場合
１．１Ｖ程度である。さらに、トランジスタ５２は、Ｗ
／Ｌ比が０．０４程度と比較的小さいが、各トランジス
タ５０のＷ／Ｌ比は２．０程度である。つまり、トラン
ジスタ５２は、ノード５１に適当な電位を保証するよう
にノード５１にプルダウン負荷を供給する。

【００４９】ノード５１は、比較器５５の中にあるｎ−
チャネル・トランジスタ５８のゲートに接続されてい
る。この実施例では、比較器５５は、前述の比較器４０
と同様に、トランジスタ５４および５６によって形成さ
れたｐ−チャネル活性電流ミラー負荷と共に、トランジ
スタ５８および６０によって形成されたｎ−チャネル差
動増幅器を含む。ｎ−チャネル・トランジスタ６２は比
較器５５内の電流源として働き、かつそのドレインはト
ランジスタ５８および６０のソースに接続され、そのソ
ースは接地され、さらにそのゲートはラインＢＩＡＳに
よってバイアスされている。ラインＢＩＡＳは、電圧を
トランジスタ６２に提供し、その電圧は比較器５５から
の電流はトランジスタ６２が十分動作できるように決定
されるが過剰ではない。これにより、検出器１５の電力
消費は減少される。ラインＢＩＡＳの電圧はラインＶＲ
ＥＦの電圧（つまり電圧駆動装置などによってそこから
発生させることができる）よりも低いが、トランジスタ
６２のしきい値を上回ることが好ましい。

【００５０】ｐ−チャネル・トランジスタ５４および５
６の各々のソースは電源電圧Ｖ_ddによってバイアスさ
れ、かつゲート同士は結合され、かつトランジスタ５８
のドレインに接続されるトランジスタ５４のドレインに
結合されている。トランジスタ５６のドレインは、トラ
ンジスタ６０のドレインに接続され、さらにインバータ
６４の入力に接続されている。トランジスタ６０のゲー
トはラインＭＶＡに接続されているので、比較器５５は
ノード５１の電圧とラインＭＶＡの電圧とを比較するよ
うに動作する。インバータ６４の出力はインバータ６６
の入力に接続され、インバータ６６の出力はラインＢＩ
ＮＥＮ上に信号を発生する。さらにもう１つのインバー
タ６８の入力はインバータ６６の出力と接続され、かつ
インバータ６８の出力はその出力にラインＢＩＮＥＮへ
の信号を提供する。

【００５１】作動の際、比較器５５はノード５１で電源
電圧Ｖ_ddから、Ｖ_tpの３倍を引いた電圧と、この例では
約３．３ＶであるラインＭＶＡの電圧とを比較する。ラ
インＭＶＡの電圧を下回る電圧（Ｖ_dd−３Ｖ_tp）によっ
て、トランジスタ５８のゲート・ソース間電圧はトラン
ジスタ６０のゲート・ソース間電圧よりも低くなる。電
流源の働きをするトランジスタ６２によって、比較器５
０の２つのレッグ内の大部分の電流は、トランジスタ５
４および５８ではなくトランジスタ５６および６０を介
して流れる。これは、インバータ６４の入力として低レ
ベルを提供し、インバータ６６の出力としてラインＢＩ
ＮＥＮに低レベルを、かつインバータ６８の出力として
ラインＢＩＮＥＮ＿の高レベルを順次発生させる。ライ
ンＢＩＮＥＮおよびＢＩＮＥＮ＿のこの状態は、外部か
ら印加された電源電圧Ｖ_ddは、バーン・イン電圧ＶＬＢ
ＩＮ（図２参照）がアレー２５および周辺回路２７に印
加されるべきレベルを下回るということを示す。

【００５２】注意すべきことは、インバータ６４の入力
に接続された比較器５５の出力が、Ｖ_ddの相対レベル
（３Ｖ_tpを引いた値）とラインＭＶＡ上の電圧に応答し
て、Ｖ _ddと接地の間で、十分にスイングしない点であ
る。したがって、インバータ６４は、ＣＭＯＳインバー
タとして構成されることが好ましく、そのｎ−チャネル
・プルダウン・トランジスタはｐ−チャネル・プルアッ
プ・トランジスタより有意義に大きく、それぞれ４およ
び１５程度のＷ／Ｌ比を持つ。これは、ラインＢＩＮＥ
ＮおよびＢＩＮＥＮ＿がＶ_ddのストレス電圧の印加に迅
速に反応するように適当なレベルのトリップ点によっ
て、インバータ６４の出力をロー・ハイ遷移よりもハイ
・ロー遷移を一段と迅速にさせる。

【００５３】電圧量（Ｖ_dd−３Ｖ_tp）がノード５１でラ
インＭＶＡの電圧を越えるように電源電圧Ｖ_ddを十分正
に上昇させる場合、比較器５５のトランジスタ５８はト
ランジスタ６０より大きく導電する。トランジスタ５４
および５６の電流ミラー活性負荷の働きによって、トラ
ンジスタ５６および６０のドレインはＶ_ddに向けて駆動
される。これは、インバータ６６の出力でラインＢＩＮ
ＥＮに高論理レベルをかつインバータ６８の出力でライ
ンＢＩＮＥＮ＿に低論理レベルを順次発生させるインバ
ータ６４の入力に高論理レベルを提供する。以下詳細に
説明するように、この実施例では、ラインＢＩＮＥＮお
よびＢＩＮＥＮ＿のこれらの状態は電圧ＶＬＢＩＮをメ
モリ・デバイスのアレー２５および周辺回路２７に印加
させる。

【００５４】いま図５から、バーン・イン電圧発生回路
５の構成および作動を詳細に説明する。バーン・イン電
圧発生回路５は、ラインＶＬＢＩＮに外部印加の電源電
圧Ｖ _ddに基づく電圧を発生させる。この実施例では、バ
ーン・イン電圧発生回路はｎ−チャネル・トランジスタ
６７を含むが、そのソースは接地電位にバイアスされ、
ドレインはラインＶＬＢＩＮに接続され、かつゲートは
ラインＢＩＡＳによってバイアスされる。バーン・イン
電圧検出器１５にあるように、ラインＢＩＡＳは電流源
として働くトランジスタ６７をバイアスする比較的低い
電圧である。トランジスタ６７は、０．０３程度のＷ／
Ｌ比を有する比較的小さなトランジスタであることが好
ましいので、バーン・イン電圧発生回路５によって誘引
された直流電流は最小化される。

【００５５】バーン・イン電圧発生回路５は、ラインＶ
ＬＢＩＮとＶ_ddとの間に直列に接続されたソース・ドレ
イン通路を有する２つのｐ−チャネル・トランジスタ６
９をも含む。各トランジスタ６９のゲートはそのドレイ
ンに接続され、基板接点はソースに接続される。したが
って、この実施例では、バーン・イン電圧検出回路１５
の場合と同様に、ラインＶＬＢＩＮの電圧は、おおよそ
Ｖ_ddからｐ−チャネルしきい値電圧Ｖ_ddの２倍を差し引
いた値である。この実施例では、Ｖ_tpは１．０Ｖ程度で
あるので、ラインＶＬＢＩＮの電圧はＶ_ddを約２Ｖ下回
る。もちろん、Ｖ_ddとラインＶＬＢＩＮのバーン・イン
電圧との間の望ましい電圧差、およびトランジスタ６９
のしきい値電圧に左右されて、一連の直列バーン・イン
電圧発生回路内で使用されるトランジスタ６９の増減が
決まる。

【００５６】いま図６より、本発明の好適実施例によっ
て、Ｖ_dd高電圧検出器９の構成を詳細に説明する。検出
器９は、テキサス・インスツルメンツ社に譲渡されこの
明細書によって含まれる１９８９年１２月２０日出願の
同時係属出願第４５３，５５０号の中で詳細に説明され
ている。以下により詳細に説明されるように、検出器９
は外部で印加された電源電圧Ｖ_ddによってバイアスさ
れ、かつ特別な値を越えるＶ_ddに反応してラインＣＬＭ
ＰＥＮに信号を発生させる。

【００５７】Ｖ_ddは、ｐ−チャネル・トランジスタ７０
のソースおよび基板節点をバイアスする。ｐ−チャネル
・トランジスタ７０のゲートとそのドレインは結合され
る。一連のｐ−チャネル・トランジスタ７２、７４およ
び７６はｐ−チャネル・トランジスタ７０と直列に接続
され、すべて同様な構成（すなわち、各々その基板節点
によってそのソースと結合され、かつゲートはドレイン
に結合される。）を成している。つまり、ｐ−チャネル
・トランジスタ７０、７２、７４、および７６は飽和領
域内で作動する一連のトランジスタ作動を形成し、かつ
トランジスタのしきい値ボルト（Ｖ_tp）のほぼ両端の電
圧降下で、ダイオードが有するのと同様な電流−電圧特
性を有する。したがって、図６のトランジスタ７０，７
２、７４および７６の接続は、ＭＯＳトランジスタ用の
ダイオード構成と共通している。最上部のトランジスタ
７０のソースは端子Ｖ_ddに接続され、かつそのドレイン
はトランジスタ７２のソースに接続されている。同様に
その他のトランジスタ７４および７６は、節点７８でト
ランジスタ７６のドレインおよびゲートと共に直列にド
レイン・ソース接続される。トランジスタ７０、７２、
７４および７６のＷ／Ｌ比は、同じでありかつ例えば１
００程度の値のように極めて大きいことが好ましい。こ
の例では、つまりトランジスタ７０、７２、７４および
７６は、節点７８の電圧におおよそＶ_ddの電圧からトラ
ンジスタ７０、７２、７４および７６のしきい値電圧の
合計を差し引いた値を持たせる。

【００５８】もちろん、回路の出力の遷移が所望される
ラインＭＶＰの電圧と比較した電圧値に左右される負荷
デバイスの数により、直列負荷デバイスを形成するため
に使用される４つのトランジスタ７０、７２、７４およ
び７６によってトランジスタの増減が決まることは明ら
かである。さらに、注意されるべきことは、別法とし
て、例えば、簡単なｐ−ｎ接合ダイオードのような他の
形の負荷デバイスが、ダイオードとして構成されたトラ
ンジスタ７０、７２、７４および７６に代わって用いら
れることがある。もちろん、ダイオードの形は、組立て
の容易さおよび他の要素によって選択される。

【００５９】ノード７８はｐ−チャネル駆動トランジス
タ８０のソースに接続されている。トランジスタ８０の
ゲートはラインＭＶＰに接続され、駆動トランジスタ８
０のドレインは、ＣＭＯＳインバータを形成するトラン
ジスタ８２ｐおよび８２ｎのゲートに接続される。ｐ−
チャネル・トランジスタ８２ｐのソースはラインＭＶＰ
に接続され、ｎ−チャネル・トランジスタのソースはラ
インＭＶＰに接地され、かつトランジスタ８２ｎおよび
８２ｐのドレインはＣＭＯＳインバータ用に従来の方法
で共に接続される。トランジスタ８２ｎおよび８２ｐの
大きさの関係は、特殊な回路応用のために所望のスイッ
チング特性を有するようにセットされることがあり、例
えば、ｐ−チャネルとｎ−チャネルのトランジスタとの
間の可動性の違いによって、トランジスタ８２ｐはトラ
ンジスタ８２ｎの２倍の幅・長さ比を持たせることであ
る。しかし、注意すべきことは、トランジスタ８２ｎお
よび８２ｐの大きさの関係は、本発明を実行するうえで
は特に重要ではない点である。

【００６０】トランジスタ８２ｎおよび８２ｐのドレイ
ンはＣＭＯＳインバータ８４の入力に接続される。ＣＭ
ＯＳインバータ８４はトランジスタ８２ｐおよび８２ｎ
で形成されたインバータと同様に構成され、ラインＲＶ
Ｐによってバイアスされることが好ましい。インバータ
８４の出力は、もう１つのＣＭＯＳインバータを形成す
るトランジスタ８６ｐおよび８６ｎのゲートに接続され
る。

【００６１】トランジスタ８６ｐおよび８６ｎによって
形成されたインバータでは、トランジスタ８６ｐのソー
スはＶ_ddによってバイアスされ、トランジスタ８６ｎの
ソースは接地され、かつトランジスタ８６ｐおよび８６
ｎのドレインは共に接続される。この実施例では、トラ
ンジスタ８６ｎのＷ／Ｌ比はトランジスタ８６ｐより極
めて大きいことが好ましい。例えば、トランジスタ８６
ｎのＷ／Ｌ比を約１５とすると、トランジスタ８６ｐの
Ｗ／Ｌ比は４程度である。このトランジスタ８６ｎと８
６ｐとの大きさの関係は、トランジスタ８６ｎおよび８
６ｐのドレインでの出力節点が、低から高へ遷移させる
より極めて速く高から低へ遷移させるようにすることが
好ましい。これは正進行のトリップ点を越えるＶ_dd電源
電圧に迅速に反応し、かつ負進行の遷移用回路の対応を
遅くして安定性をも加える。

【００６２】トランジスタ８６ｎおよび８６ｐのドレイ
ンは、Ｖ_ddによってもバイアスされるインバータ８８の
入力に接続される。インバータ８８の出力は、Ｖ_ddによ
ってもバイアスされるインバータ９０の入力に順次接続
される。インバータ９０の出力は、ラインＣＬＭＰＥＮ
＿に接続される。インバータ８８の出力は、もちろんイ
ンバータ９０の作動によってラインＣＬＭＰＥＮ＿の相
補論理であるラインＣＬＭＰＥＮを駆動する。以下に説
明されるように、この実施例では、低論理レベルの信号
は、ラインＲＶＰの電圧よりも大きな限定値を越えるＶ
_ddに応動するラインＣＬＭＰＥＮ＿にあることが望まし
い。

【００６３】本発明のこの実施例によって、ｐ−チャネ
ル・トランジスタ９２は、一連の直列トランジスタ７
０、７２、７４および７６にフィードバックを供給す
る。トランジスタ９２のソースおよび基板節点は、この
場合はトランジスタ７４である、一連のトランジスタの
１つのソースに接続される。トランジスタ９２のドレイ
ンは、この場合はトランジスタ７６のソースである、一
連のもう１つのトランジスタのソースに接続される。ト
ランジスタ９２のゲートは、トランジスタ９２が所望の
しきい値を上回るＶ_ddに応動して導通するように、一連
の出力バッファの一点に接続される。この例では、トラ
ンジスタ９２のゲートはトランジスタ８６ｐおよび８６
ｎのドレインに接続される。

【００６４】トランジスタ９２の目的は、電源電圧Ｖ_dd
に応動する一連の直列トランジスタ７０、７２、７４お
よび７６の電気長を変更することである。図６の例で
は、トランジスタ９２に導通しているとき、トランジス
タ７４はトランジスタ９２によって短絡されるので、ト
ランジスタ９２がオフであると、電気的直列なすべての
４つのトランジスタ７０、７２、７４および７６の代り
に、３つのトランジスタだけがＶ_ddとノード７８との間
で電気的に直列になる。もちろん、以下に説明されるよ
うに、フィードバック・トランジスタ９２のソース・ド
レイン通路は、別法として、同じヒステリシス効果を達
成するためにトランジスタ７０、７２、７４および７６
のどれか１つの両端に接続することができる。さらに、
伝達特性におけるヒステリシス・ループをより広げよう
としたいならば、フィードバック・トランジスタ９２
は、一連のトランジスタ７０、７２、７４および７６の
１つ以上のトランジスタの両端に接続することができ
る。

【００６５】ｎ−チャネル・トランジスタ８１のソース
／ドレイン通路は、トランジスタ８０のドレインと地気
との間に接続される。トランジスタ８１のゲートはライ
ンＭＶＰによって制御される。Ｖ_ddが検出値を下回ると
きにトランジスタ８１は、トランジスタ８２ｐおよび８
２ｎのゲートのノードが完全に放電されることを保証す
る。この実施例では、Ｖ_ddがトリップ点を下回るとき、
トランジスタ８０はオフ状態のままでありかつトランジ
スタ８１は導通するので、トランジスタ８２ｎおよび８
２ｐのゲートの論理状態は低レベルに限定される。たと
えトランジスタ８０がオン状態のとき（すなわち、過電
圧状態が検出されたとき）でも、そのゲートがラインＭ
ＶＰの電圧であることにより、トランジスタ８１はオン
状態のままであるが、トランジスタ８１のＷ／Ｌ比はト
ランジスタ８０のＷ／Ｌ比よりも極めて小さいことが好
ましい。好適な実施例では、トランジスタ８０のＷ／Ｌ
比は１００程度である一方、トランジスタ８１のＷ／Ｌ
比は０．０５程度である。つまりこのトランジスタ８１
のＷ／Ｌ比は、Ｖ_ddからトランジスタ７０、７２、７
４、７６、８０および８１を経て接地まで誘引される直
流を最小にする。

【００６６】作動の際、トランジスタ８０は、そのドレ
イン、すなわち節点７８の電圧がそのしきい値電圧によ
ってラインＭＶＰの電圧を越えるまでオフ状態のままで
ある。トランジスタ８０の増強モードを伴うこの実施例
では、そのしきい値電圧の絶対値については後でＶ_t80
として説明する。もちろん、別法として空乏モード・テ
バイスは回路の作動の適当な変化によってトランジスタ
８０用に使用される。しかし、４つのトランジスタ７
０、７２、７４および７６はＶ_ddとノード７８との間で
直列に接続されているので、ノード７８の電圧は、おお
よそＶ_ddの値から、この場合では４Ｖ_tpである一連の直
列トランジスタのしきい値を差し引いた値である。した
がって、トランジスタ８０はＶ_ddが下記の値に達するま
ではターン・オンしない。

【数１】 ＭＶＰ＋４Ｖ_tp＋Ｖ_t80 この実施例では、約４．０Ｖ（Ｖ_ddの電圧と比較的関係
なく）のラインＭＶＰ、および各１．０Ｖ程度のＶ_t80
およびＶ_tpによって、トランジスタ８０は約９．０Ｖ以
上に上昇する電源電圧Ｖ_ddに応動してターン・オンす
る。

【００６７】Ｖ_ddがトリップ点を下回る場合にオフ状態
になるトランジスタ８０によって、トランジスタ８１は
トランジスタ８２ｎおよび８２ｐのゲートの電圧を接地
するようにプルする。トランジスタ８２ｐのソースをバ
イアスするラインＲＶＰの電圧はインバータ８４の入力
に置かれる。つまりトランジスタ８６ｐをターン・オン
しかつトランジスタ８６ｎをターン・オフするインバー
タ８４の出力は接地される。こうして電源電圧Ｖ_ddは、
トランジスタ９２のゲートにオフ状態を保たせるように
提供される。以下に説明するように、インバータ８８の
入力における高論理レベルも、ラインＣＬＭＰＥＮ＿を
高論理レベルにさせかつラインＣＬＭＰＥＮを低論理レ
ベルにさせ、それはＶ_ddがトリップ点を下回りかつ電圧
ＶＣＬＭＰはアレー２５および周辺回路２７に印加され
てはならないことを表示する。

【００６８】Ｖ_ddがＭＶＰ＋４Ｖ_tp＋Ｖ_t80 に達する
と、ノード７８（トランジスタ８０のソース）の電圧は
トランジスタ８０をターン・オンする程十分に高くな
る。この好適実施例では、トランジスタ８２ｐおよびト
ランジスタ８２ｎのゲートの電圧は、ＭＶＰ＋４Ｖ_tp＋
Ｖ_t80 の値にさせられ、これは、トランジスタ８２ｎお
よび８２ｐのドレインがトランジスタ８２ｎから接地電
位にプルされるようにトランジスタ８２ｎのしきい値電
圧を上回る。これは、インバータ８４の出力をラインＲ
ＶＰのレベルに進めさせられ、それは、トランジスタ８
６ｎのしきい値電圧をも上回り、トランジスタ８６ｎを
導電させかつトランジスタ８６ｐを事実上非導電性にす
る。

【００６９】トランジスタ８６ｎがターン・オンする
と、インバータ８８の入力はインバータ８８および９０
を経て低くプルされるので、ラインＣＬＭＰＥＮは高論
理レベルに進みかつラインＣＬＭＰＥＮは低論理レベル
に進み、それによってＶ_ddはＭＶＰ＋４Ｖ_tp＋Ｖ_t80 を
上回るレベルに達することが表示される。図２から、マ
ルチプレクサ１１および１３はそれぞれアレー２５なら
びに周辺回路２７にクランプ済のバイアス電圧Ｖ_CLMPを
印加される。

【００７０】さらに、いったんトランジスタ８６ｎがイ
ンバータ８４の出力によってターン・オンされると、ト
ランジスタ９２のゲートは接地に向けてプルされる。ｐ
−チャネル・トランジスタ９２がターン・オンされるの
で、一連の直列ダイオードにあるトランジスタ７４のソ
ースおよびドレインはトランジスタ９２を通って共に短
絡される。これは、トランジスタ９２を通して短絡され
るトランジスタのしきい値電圧によって、トランジスタ
７６をオン状態にしておくＶ_ddのレベルを減少させる。
この場合、１つのトランジスタ７４はトランジスタ９２
によって短絡されるので、端子Ｖ_ddの電圧はトランジス
タ８０をオン状態に保つことができ、かつ、順次ライン
ＣＬＭＰＥＮおよびＣＬＭＰＥＮ＿の電圧を下記の値に
減少されるラインＶ_ddの過電流状態を表示する状態に保
たせることができる。

【数２】 ＭＶＰ＋３Ｖ_tp＋Ｖ_t80 したがって、この実施例では、Ｖ_ddがＭＶＰ＋４_tp＋Ｖ
_t80 の値より降下すると、Ｖ_ddが８．０Ｖ程度であるＭ
ＶＰ＋３_tp＋Ｖ_t80 に降下するまでラインＣＬＭＰＥＮ
＿の電圧は低いままである。この点については、ライン
ＣＬＭＰＥＮおよびラインＣＬＭＰＥＮ＿の論理状態
は、それぞれ元来の低および高論理レベルに戻る。

【００７１】いま図７から、Ｖ_ddクランプ回路図７を詳
細に説明する。Ｖ_ddクランプ回路７は、外部電源電圧Ｖ
_ddから得られるがＶ_ddクランプ回路７にある比較器９４
の作動によって最大電圧にクランプされる電圧をライン
ＶＣＬＭＰにその出力で駆動する。ラインＣＬＭＰＥＮ
およびＣＬＭＰＥＮ＿によって使用可能にされ、かつ前
述のように高Ｖ_dd検出回路９によって発生されたとき、
Ｖ_ddクランプ回路７は、クランプ済電源電圧をアレー２
５および周辺回路２７までのラインＶＣＬＭＰに供給す
るので、Ｖ_dd電源によって外部で提供された極端に高い
電圧でも残りの回路に損傷を与えない。

【００７２】前述の比較器と同様に、比較器９４は、ｐ
−チャネル電流ミラー活性負荷を伴うｎ−チャネル差動
増幅器である。ｎ−チャネル・トランジスタ９６は比較
器９４内で電流源として働き、かつそのドレインは、差
動増幅器として働くｎ−チャネル・トランジスタ９８お
よび１００のソースに接続され、さらに前述の別の比較
器と同様に、トランジスタ９４のソースは接地されかつ
そのゲートはラインＢＩＡＳの電圧によってバイアスさ
れる。例えば、別の比較器では、トランジスタ９８およ
び１００のＷ／Ｌ比が１５程度で良好にマッチされるこ
とが好ましい。

【００７３】ｎ−チャネル・トランジスタ９８のゲート
は、前述のマルチプレクサ２１によって発生される調整
済の電圧であるラインＭＶＡに接続されるが、この例で
は、ラインＲＶＡの電圧は３．３Ｖ程度である。電流ミ
ラー活性負荷中における節点１０６で、トランジスタ９
８のドレインはｐ−チャネル・トランジスタ１０２のド
レインに接続される。ノード１０６はｐ−チャネル・プ
ルアップ１１０のゲートに接続される。以下に説明され
るように、ｎ−チャネル・トランジスタ１００のゲート
は、ラインＶＣＬＭからのフィードバック電圧を受ける
ようにノード１０８に接続される。ｐ−チャネル・トラ
ンジスタ１０４のドレインはトランジスタ１００のドレ
インに接続される。トランジスタ１０２および１０４の
ゲートは共にかつトランジスタ１０４のドレインに接続
され、さらにトランジスタ１０２および１０４のソース
はＶ_ddによってバイアスされる。

【００７４】この実施例では、Ｖ_ddクランプ回路７の駆
動部分は、トランジスタ１２を介して、そのソースはＶ
_ddに接続されかつそのドレインはラインＶＣＬＭＰに結
合されるプルアップ・ｐ−チャネル・トランジスタ１１
０を含む、トランジスタ１１０のゲートはノード１０６
に接続され、つまり前述のように比較器９４で制御され
る。以下に説明されるように、抵抗１１８および１２０
はラインＶＣＬＭＰと地気との間に直列に接続され、ト
ランジスタ１１６もそれらと直列に接続される。抵抗１
０８および１２０の値は、ラインＶＣＬＭＰの高Ｖ_ddに
よって駆動されるように電圧をセットするために用いら
れる。ノード１０８は、抵抗１１８と１２０間の電気接
続で、比較器９４にあるトランジスタ１００のゲートに
接続される。したがって、以下に説明されるように、ノ
ード１０８の電圧はラインＭＶＡの電圧と比較されるの
で、ラインＶＣＬＭＰの電圧は、トランジスタ１１８お
よび１２０の電圧駆動装置回路網によって定められる。

【００７５】コンデンサ１２２は、Ｖ_ddクランプ回路７
にある比較器９４の差動増幅器を補償するために節点１
０６とＶ_ddとの間に接続される。コンデンサ１２２は、
２５０μ×２００μの大きさを有し、かつ厚さ１５ｎｍ
程度の二酸化シリコンの誘電体を有し、つまり１００ｐ
Ｆ程度のキャパシタンスを供給するｐ−チャネル・ＭＯ
Ｓ・コンデンサであることが好ましい。つまり補償コン
デンサ１２２はＶ_ddクランプ回路７の作動に安定性を加
える。もちろん、別法として、他の補償技術によって補
償するかしないかは、Ｖ_ddクランプ回路７の構造の特殊
性によって決められる。

【００７６】Ｖ_ddクランプ回路７は、ラインＣＬＭＰＥ
ＮおよびＣＬＭＰＥＮ＿を経て検出器９からの高Ｖ_ddに
よって制御される使用可能なトランジスタ１１２、１１
４、および１１６をさらに含む。ｐ−チャネル・トラン
ジスタ１１２のソース／ドレイン通路は、ラインＶＣＬ
ＭＰとＶ_ddとの間にプルアップ・トランジスタ１１０と
共に直列に接続され、そのゲートはラインＣＬＭＰＥＮ
＿によって制御される。ｎ−チャネル・トランジスタ１
１４のゲートもラインＣＬＭＰＥＮ＿によって制御さ
れ、そのソース／ドレイン通路は、駆動装置２２ａおよ
び２４ａ出力からのラインＲＶＡとラインＶＣＬＭＰと
の間に直結される。ｎ−チャネル・トランジスタ１１６
のソース／ドレイン通路はラインＬＣＬＭＰと地気との
間に抵抗１１８および１２０と共に直列に接続され、か
つそのゲートはラインＣＬＭＰＥＮによって制御され
る。

【００７７】高Ｖ_dd検出器９がＶ_ddの過電圧状態を検出
したとき、トランジスタ１１２、１１４および１１６
は、比較器９４がラインＶＣＬＭＰだけを制御するよう
に使用可能になるようなラインＣＬＭＰＥＮおよびＣＬ
ＭＰＥＮ＿の状態にさせる。例えば、ラインＣＬＭＰＥ
Ｎ＿およびＣＬＭＰＥＮがそれぞれ高および低論理レベ
ルであるとき（Ｖ_ddが過電圧状態でないときの正常作動
中である場合のように、トランジスタ１１２および１１
６はオフ状態になりかつトランジスタ１１４はオン状態
になる。したがって、このように、Ｖ_ddと地気との間の
トランジスタ１０および抵抗１１８ならびに１２０を通
る直流通路が望ましく、Ｖ_ddクランプ回路７の電力消費
を最小にする。さらに、トランジスタ１１４は正常作動
中、ＲＶＡからラインＶＣＬＭＰをバイアスさせる働き
をするので、Ｖ_ddの過電圧状態が検出される（ラインＣ
ＬＭＰＥＮ＿およびＣＬＭＰＥＮがそれぞれ低レベルお
よび高レベルで駆動された場合）場合に、Ｖ_ddクランプ
回路７は地気からクランプ済電圧までのラインＶＣＬＭ
Ｐを充電するのに必要ではなく、ラインＶＣＬＭＰは常
にラインＶＬＢＩＮで発生させられたバーン・イン電圧
を有しかつマルチプレクサ１１および駆動装置２２Ａに
よってラインＲＶＡのアレー２５に印加される。したが
って、地気電位からクランプ済電圧までのラインＶＣＬ
ＭＰを完全に充電するＶ_ddクランプ回路から他の方法で
発生させられる雑音は著しく減少される。

【００７８】高Ｖ_ddクランプ回路７がＶ_dd高電圧検出器
によって使用可能にされるとき、トリップ点を越える電
源電圧Ｖ_ddに応動して（この例では、９．０Ｖを越える
Ｖ_ddに応動して）、ラインＣＬＭＰＥＮ＿およびＣＬＭ
ＰＥＮの低および高論理レベルは、それぞれ、トランジ
スタ１１２および１１６をターン・オンしかつトランジ
スタ１１４をターン・オフする。比較器９４はノード１
０８の電圧とラインＭＶＡの電圧とを比較する。トラン
ジスタ１０２および１０４のゲートは共に接続されかつ
トランジスタ１００および１０４のドレインに接続され
ることによって、ノード１０６は、ノード１０８の電圧
より高いラインＭＶＡの電圧に応動してより低い電圧ま
で駆動する。ノード１０６の電圧が降下するにつれて、
トランジスタ１１０は一段と導通し、かつＶ_ddからのラ
インＶＣＬＭＰを充電する。逆に、接点１０８の電圧が
ラインＭＶＡの電圧を越えるときは、比較器９４は、Ｖ
_ddに向けてノード１０６の電圧を上昇させ、トランジス
タ１１０の導通を一段と減少させ、かつ抵抗１１８およ
び１２０をトランジスタ１１６を通って地気に向かうラ
インＶＣＬＭＰにプルさせる。

【００７９】上記のように、トランジスタ９８および１
００は、トランジスタ１０２および１０４のように、相
互によくマッチされることが好ましい。これがその場合
であれば、比較器９４の作動は、Ｖ_ddクランプ回路７を
ノード１０８の電圧がラインＭＶＡの電圧と等しい安定
状態に達するように作動させる。ノード１０８の電圧が
ラインＭＶＡの電圧に等しくなると、ラインＶＣＬＭＰ
の電圧は抵抗器１１８および１２０の値に左右される。
この実施例では、抵抗器１１８の値は５．０ｋΩ程度で
あり、抵抗１２０の値は４．５ｋΩ程度である。。抵抗
１１８および１２０のこれらの値によって、ノード１０
８での３．３Ｖに応動してラインＶＣＬＭＰに発生され
る電圧は約７．０Ｖになる。

【００８０】いま第８図から、Ｖ_array マルチプレクサ
１１の構成および作動が詳細に説明される。注意すべき
ことは、Ｖ_periマルチプレクサ１３は、もちろんライン
ＭＶＡではなくラインＭＶＰが入力されかつその出力は
ラインＶＡではなくラインＶＰに接続される場合のほ
か、Ｖ_array マルチプレクサ１１とまったく同じ構成に
されることが好ましい点である。Ｖ_array マルチプレク
サ１１は、その入力で、マルチプライヤ回路２１からの
ラインＭＶＡ、バーン・イン電圧発生回路５からのライ
ンＶＬＢＩＮ、およびＶ_ddクランプ回路７からのライン
ＶＣＬＭＰを受ける。Ｖ_array マルチプレクサ１１は、
バーン・イン電圧検出回路１５からのラインＢＩＮＥＮ
およびＢＩＮＥＮ＿に、かつ検出器９からラインＣＬＭ
ＰＥＮおよびＣＬＭＰＥＮ＿を受けるその制御入力に応
動するそれら３つの電力入力から選ばれる。Ｖ_array マ
ルチプレクサ１１の中に含まれるものは、おのおのｐ−
チャネルＭＯＳトランジスタと並列なｎ−チャネルＭＯ
Ｓトランジスタとから成るパス・ゲート１２４，１２
６，１２８および１３０である。各パス・ゲート１２
４，１２６，１２８および１３０にあるｎ−チャネル・
トランジスタのゲートに通信された信号は、それらの中
にあるｐ−チャネル・トランジスタのゲートに通信され
る信号の相補論理であるように、ラインＢＩＮＥＮ、Ｂ
ＩＮＥＮ＿、ＣＬＭＰＥＮおよびＣＬＭＰＥＮ＿の制御
入力は、パス・ゲート１２４，１２６，１２８および１
３０の適当な１つのトランジスタのゲートに接続され
る。

【００８１】ラインＭＶＡは、ラインＢＩＮＥＮおよび
ＢＩＮＥＮ＿によって制御されたパス・ゲート１２４の
入力に接続される。同様に、ラインＶＬＢＩＮは、また
ラインＢＩＮＥＮおよびＢＩＮＥＮ＿によって制御され
たパス・ゲート２６の入力に接続されるが、この方式は
パス・ゲート１２４にとっては相補形式である。したが
って、ラインＢＩＮＥＮおよびＢＩＮＥＮ＿高および低
論理レベルによって、それぞれ、ラインＶＬＢＩＮはパ
ス・ゲート１２６によってノード１２５に接続され、ラ
インＭＶＡはパス・ゲート１２４によってノード１２５
から分離される。逆に、ラインＢＩＮＥＮおよびＢＩＮ
ＥＮ＿の低および高論理レベルによって、それぞれ、ラ
インＭＶＡはパス・ゲート１２４によってノード１２５
に接続され、ラインＶＬＢＩＮはパス・ゲート１２６に
よって節点１２５から分離される。バーン・イン電圧検
出回路１５は、それぞれ、ラインＢＩＮＥＮおよびＢＩ
ＮＥＮ＿に高および低論理レベルを出すので、バーン・
インが出すべき電圧レベルを越える電源電圧Ｖ_ddに応動
し、かつ高Ｖ_ddレベルは加速された電圧バーン・イン作
動を実行すべきことを表わすとき、ラインＭＶＡは通常
作動中にノード１２５に接続されかつラインＶＬＢＩＮ
はノード１２５に接続される。

【００８２】ノード１２５は、ラインＣＬＭＰＥＮおよ
びＣＬＭＰＥＮ＿によって制御されるパス・ゲート１２
８の入力に接続される。ラインＶＣＬＭＰは、またライ
ンＣＬＭＰＥＮおよびＣＬＭＰＥＮ＿によっても制御さ
れるパス・ゲート１３０の入力に接続される。逆にこの
方式はパス・ゲート１２８の制御には補足的なものに過
ぎない。ラインＣＬＭＰＥＮおよびＣＬＭＰＥＮ＿の低
および高論理レベルによって、それぞれノード１２５は
パス・ゲート１２８によってラインＶＡに接続され、か
つラインＶＣＬＭＰはパス・ゲート１３０によってライ
ンＶＡから分離される。逆に、ラインＣＬＭＰＥＮおよ
びＣＬＭＰＥＮ＿の高および低論理レベルによって、そ
れぞれ、ラインＶＣＬＭＰはパス・ゲート１３０によっ
てラインＶＡに接続され、ノード１２５はパス・ゲート
１２８によってラインＶＡから分離される。したがっ
て、検出器９は、ラインＣＬＭＰＥＮおよびＣＬＭＰＥ
Ｎ＿に高および低論理レベルを出すことにより、アレー
２５および周辺回路２７のバイアスをクランプすべき電
圧が越える電源電圧Ｖ_ddに応動して、ラインＶＡへの制
御された電圧（ラインＲＶＡ）またはバーン・イン電圧
（ラインＶＬＢＩＮ）の選択を無効にすることができる
ので、ラインＶＣＬＭＰのクランプ済電圧はそれに印加
することができる。上記のように、アレー２５および周
辺回路２７への電圧を印加するために、それぞれライン
ＶＡは駆動装置２２Ａおよび２４Ａに入力され、かつラ
インＶＰは駆動装置２２ｐおよび２４ｐに入力される。

【００８３】いま図９から、外部から印加される電源電
圧Ｖ_ddの関数としてラインＲＶＡのバイアス電圧をアレ
ー２５に供給する図２のシステムの作動を説明する。こ
の例の目的で、通常のメモリ動作中にメモリ・デバイス
に印加される電源電圧Ｖ_ddの公称レベルは５．０Ｖ程度
である。上述のように、この通常動作中に、アレー２５
をバスするラインＲＶＡの電圧は３．３Ｖ程度であるの
で、アレー２５の電力消費は、アレー２５のメモリ・セ
ル内にある蓄積コンデンサ誘電体の破壊率と同様に、い
ずれも最小にされる。この例では、周辺回路２７にある
トランジスタのスイッチング速度は最大にされるので、
ラインＲＶＰの公称作動電圧は４．０Ｖ程度である。

【００８４】図２のシステムの作動に関するこの説明
は、接地電位から増加する外部電源電圧Ｖ_ddから始ま
る。外部電源電圧Ｖ_ddがその公称作動レベル５．０Ｖに
向ってパワー・アップされるにつれて、調整済の電圧駆
動回路３はラインＲＶＡに３．３Ｖの電圧を、また上述
のようにラインＲＶＰに４．０Ｖの電圧を供給する。電
源電圧Ｖ_ddは、この例でほぼ６．４Ｖであるバーン・イ
ン電圧検出回路１５のトリップ点以下であるので、ライ
ンＢＩＮＥＮおよびＢＩＮＥＮ＿（もちろんラインＣＬ
ＭＰＥＮおよびＣＬＭＰＥＮ＿) は、それぞれ低ならび
に高論理レベルを有する。Ｖ_array マルチプレクサ１１
およびＶ_periマルチプレクサ１３は、それぞれラインＲ
ＶＡならびにＲＶＰに印加する電圧をラインＭＶＡおよ
びＭＶＰで選択する。つまり、この例では３．３Ｖ程度
の電圧によってアレー２５をバイアスすべきであり、ま
た周辺回路２７は４．０Ｖ程度の電圧によってバイアス
される。

【００８５】この例では、電源電圧Ｖ_ddがバーン・イン
電圧検出回路のトリップ点を６．４Ｖで越えるにつれ
て、高低論理レベルは上述の通りラインＢＩＮＥＮおよ
びＢＩＮＥＮ＿により駆動される。これによって、Ｖ
_array マルチプレクサ１１およびＶ_periマルチプレクサ
１３は、それぞれラインＲＶＡおよびＲＶＰに印加すべ
きラインＶＬＢＩＮの電圧を選択する。上述の通り、バ
ーン・イン電圧発生回路５は電源電圧Ｖ_ddと共に変化す
るラインＶＬＢＩＮの電圧を発生させるので、バーン・
インまたは加速作動寿命試験のために、アレー２５およ
び周辺回路２７に印加することができる。

【００８６】注目すべきことは、ストレスまたはバーン
・イン作動の際に回路に印加すべきラインＭＶＡ（およ
びラインＭＶＰ）およびラインＶＬＢＩＮの調整済電圧
間にオフセットが存在することである。図５に関して上
述したように、このオフセットはバーン・イン電圧発生
回路５のラインＶＬＢＩＮとＶ_ddとの間で直列にあるト
ランジスタ６９の数によって決定される。バーン・イン
電圧発生回路５のオフセットは、本発明のこの実施例に
より、ストレス、またはバーン・イン作動がバーン・イ
ン電圧検出回路１５のトランジスタ５０の数によって決
定されるので、バーン・イン電圧検出回路１５によって
使用可能にされる。つまり図２のシステムは、バーン・
イン電圧（すなわちＶ_ddからのそのオフセット）の選択
に、バーン・イン電圧が回路に印加すべき電圧に拘わら
ず設計の柔軟性を可能にする。例えば、この方法で、高
ストレス電圧は、従来技術により図１のシステムに要求
されるような外部過電源電圧Ｖ_dd′を必要とせずに、バ
ーン・インの間、回路に印加することができる。

【００８７】この実施例ではほぼ９．０Ｖである検出器
９がトリップする点まで電源電圧Ｖ_ddが増加すると、高
および低論理レベルはそれぞれラインＣＬＭＰＥＮおよ
びＣＬＭＰＥＮ＿の検出器９によって駆動される。それ
に応じて、Ｖ_array マルチプレクサ１１およびＶ_periマ
ルチプレクサ１３は、それぞれラインＲＶＡおよびＲＶ
Ｐに印加するＶ_ddのクランプ回路７からのラインＶＣＬ
ＭＰの電圧を選択する。この作動によって、図２のシス
テムは、アレー２５および周辺回路２７に直接印加する
ことによって過度に高いＶ_dd電源電圧が直接印加しない
ようにバッファし、それによって集積回路が電気過スト
レスからの損傷を減少させる。

【００８８】

【発明の効用】前述のように、検出器９はその伝達特性
にヒステリシスを含むので、アレー２５および周辺回路
２７にラインＶＣＬＭＰの電圧をアレイ２５の印加の制
御は、検出器９の正進行のトリップ点の近くで変化する
と発振されない。したがって、この実施例で、Ｖ_ddが約
９．０Ｖを上回るレベルから８．０Ｖを下回るレベルま
で降下すると、ラインＣＬＭＰＥＮおよびＣＬＭＰＥＮ
＿は検出器９によって低ならびに高論理レベルまで駆動
される。次にラインＶＬＢＩＮの電圧は、電源電圧Ｖ_dd
が再び正常な作動範囲に降下するまで、ラインＲＶＡお
よびＲＶＰに再び印加される。

【００８９】もちろん、図２のシステムの多くの変形
は、本発明の利益を依然として得ながら作ることができ
る。もちろんそのような１つの変形は、集積回路（例え
ばメモリ・デバイスにあるアレー２５および周辺回路２
７の両方または他のデバイスにある全ＶＬＳＩ回路）の
すべての部分を単一電圧よってバイアスすることであ
る。そのような回路では、もちろん所要マルチプレクサ
は１個だけで済む。もちろん、もう１つの変形は、伝達
特性の傾斜バーン・イン電圧部分を除去すべきであるの
で、回路は調整済（または別法として未調整）の電源か
ら直接クランプ状態にバイアスする。

【００９０】好適な実施例について本発明を詳しく開示
したが、この開示は例としてのみ述べられ、かつ制限の
意味に解してはならないことを理解すべきである。さら
に、本発明の実施例、および本発明の追加の実施例の詳
細における数多くの変更は、この開示を読む当業者にと
っては明白であると思う。そのような変更および追加実
施例が以下の特許請求の範囲として本発明の主旨および
真の範囲内にあることが予想される。

【００９１】以上の説明に関して更に次の項を開示する （１）バイアス節点でバイアスされる機能回路と、電源
電圧を受ける端子と、前記端子に結合されて、第１制限
を越える前記端子の前記電源電圧に応動するクランプ電
圧によって前記機能回路の前記バイアス節点をバイアス
する回路と、を含むことを特徴とする集積回路。

【００９２】（２）前記電源電圧が前記第１端子を越え
たことをその出力に示すために、前記端子に結合された
高電源電圧検出回路と、前記端子、前記高電源電圧検出
回路の前記出力、および前記バイアス節点に結合され
て、前記電源電圧が前記第１制限を越えたことを示す前
記高電源電圧の前記出力に応動する前記クランプ電圧に
より前記節点をバイアスするクランプ回路とを含むこと
を特徴とする第１項記載の集積回路。

【００９３】（３）前記クランプ回路は、前記端子に結
合されて、前記電源電圧からのその出力でクランプ電圧
を供給する電圧クランプと、前記第１端子に結合された
第１入力を持ち、かつ前記電圧クランプの前記出力に接
続された第２入力を持ち高電源電圧回路の前記出力に接
続される第１制御入力を持ち、かつその制御入力に応動
する、第１入力または第２入力に接続するために前記節
点に結合された出力を持つマルチプレクサと、を含むこ
とを特徴とする第２項記載の集積回路。

【００９４】（４）前記マルチプレクサの前記第１入力
に前記電源電圧に基づく調整済の電圧を結合するため
に、前記端子および前記マルチプレクサの前記第１入力
に結合された電圧調整回路をさらに含む、ことを特徴と
する第３項記載の集積回路。

【００９５】（５）前記端子および前記マルチプレクサ
の第３入力に結合された従属電圧調整回路であり、前記
従属電圧調整回路は電源電圧と共に変化する前記マルチ
プレクサの前記第３入力に電圧を結合する前記従属電圧
調整回路と、前記電源電圧が第２制限を越えたことをそ
の出力で表わすために、前記端子に結合された第２高電
源電圧検出回路とをさらに含み、前記マルチプレクサは
前記第２高電源電圧検出回路の前記出力に接続された第
２制御入力をさらに含む、ことを特徴とする第４項記載
の集積回路。

【００９６】（６）前記第２制限が前記第１制限より少
ない、ことを特徴とする第５項記載の集積回路。

【００９７】（７）前記マルチプレクサは、前記電源電
圧が前記第１制限を越えなかったことを示すときに、そ
の第２制御入力の状態に応動するその出力にその第１入
力またはその第２入力のいずれかを接続する、ことを特
徴とする第６項記載の集積回路。

【００９８】（８）前記高電源電圧検出回路は、前記電
源電圧が前記第１制限以下の電圧に降下するまで、前記
第１制限を越えたことをその出力で表示する、ことを特
徴とする第２項記載の集積回路。

【００９９】（９）前記電源電圧が第３制限以下の電圧
に降下するまで前記電源電圧は前記第１制限を越えたこ
とをその出力で表示する前記高電源電圧検出回路であ
り、前記第３制限は前記第１制限と違う電圧でありかつ
それより低い、ことを特徴とする第８項記載の集積回
路。

【０１００】（１０）バイアス節点でバイアスされた機
能回路と、電源電圧を受ける端子と、前記端子に結合さ
れて調整済のバイアス電圧を供給する電圧調整回路と、
前記端子に結合されてストレス電圧を供給するストレス
電圧回路と、その入力に前記調整済バイアス電圧および
前記ストレス電圧を受けて、前記端子の電圧に応動する
前記バイアス節点に前記調整済バイアス電圧または前記
ストレス電圧を接続するために前記バイアス節点に結合
された出力を有するマルチプレクサとを含む、ことを特
徴とする集積回路。

【０１０１】（１１）前記端子に結合された入力を有
し、かつ前記端子の電圧に応動する前記マルチプレクサ
を制御するために前記マルチプレクサに結合された出力
を有する高電圧検回路をさらに含む、ことを特徴とする
第１０項記載の回路。

【０１０２】（１２）前記マルチプレクサは前記調整済
バイアス電圧に結合された入力をも有し、かつ前記高電
圧検出回路は第１差動電圧によって前記調整済バイアス
電圧を越える前記端子の電圧に応動する前記バイアス節
点に前記ストレス電圧を接続するために前記マルチプレ
クサを制御する、ことを特徴とする第１１項記載の回
路。

【０１０３】（１３）前記ストレス電圧回路は前記端子
の電圧と共に変化するストレス電圧を発生させる、こと
を特徴とする第１２項記載の回路。

【０１０４】（１４）前記ストレス電圧は第２差動電圧
により前記端子の電圧以下である、ことを特徴とする第
１３項記載の回路。

【０１０５】（１５）前記第２差動電圧は前記第１差動
電圧より低い、ことを特徴とする第１４項記載の回路。

【０１０６】（１６）クランプ電圧を供給するために、
前記端子に結合されたクランプ回路と、前記マルチプレ
クサは入力にクランプ電圧を入力にも受け、かつ前記端
子の電圧に応動する前記バイアス節点に前記クランプ電
圧をも接続することをさらに含む、ことを特徴とする第
１０項記記載の回路。

【０１０７】（１７）ダイナミックＲＡＭのようなＶＬ
ＳＩ回路用のオン・チップ電源調整システムが開示され
ている。システムには、高電源電圧検出回路９と電源ク
ランプ回路７とが含まれ、この場合クランプ回路によっ
て発生されたクランプ電圧は、高電源電圧検出回路が過
電圧状態を検出するとき機能回路をバイアスする。機能
回路に印加されたバイアス電圧は、正常作動状態で電源
電圧から発生された調整済の電圧である。開示された回
路には、電源が正常な作動中により高いがクランプを働
かせる過電圧状態においてより低いとき、印加された電
源電圧に左右される加速電圧を加えることができるバー
ン・イン電圧検出回路１５がさらに含まれている。マル
チプレクサ１１は、調整済の電圧、クランプされた電
圧、または加速された電圧を、外部電源電圧のレベルに
左右される回路に接続する。この方法で、加速された電
圧と外部電源電圧との間のオフセットは、加速された電
圧を働かせる電源電圧から独自に最適化することができ
る。

【図面の簡単な説明】

【図１】従来技術による電源分配システムの電気ブロッ
ク図。

【図２】本発明の好適な実施例の電源分配システムの電
気ブロック図。

【図３】図２の回路にある駆動装置の電気接続図。

【図４】図２のシステムにあるバーン・イン電気検出回
路の電気接続図。

【図５】図２のシステムにあるバーン・イン電圧発生回
路の電気接続図。

【図６】図２のシステムにある過電圧検出回路の電気接
続図。

【図７】図２のシステムにある電源クランプ回路の電気
接続図。

【図８】図２のシステムにあるマルチプレクサの電気接
続図。

【図９】図１のシステムの作動と図２の作動とを外部か
ら印加された電源電圧の関数として比較する直流伝達特
性を示すグラフ。

【符号の説明】

１１５ 電圧発生器 １２１ 基準発生器 １２２ 駆動装置 １２５ アレー １５０ トランジスタ １５１ トランジスタ １５５ 差動増幅器 １ 基板バイアス ５ バーン・インＶ_CEN 回路 ７ Ｖ_ddクランプ回路 ９ 高Ｖ_dd検出器 １１ Ｖ_array マルチプレクサ １３ Ｖ_periマルチプレクサ １５ バーン・イン検出器 ２０ バンドギャップ基準回路 ２１ マルチプライヤ回路 ２２Ａ，２２ｐ 主駆動装置 ２４Ａ，２４ｐ 待機駆動装置 ２５ アレー ２７ 周辺回路 ２９ 基準ポンプ ３０，３２，３８，３９，４２，４４，４６，４８，４
９ トランジスタ ３４ 節点 ３６ 使用不能回路 ４０ 比較器 ５０，５２，５４，５６，５８，６０，６２ トランジ
スタ ５１ 節点 ５５ 比較器 ６４，６６，６８ インバータ ６７，６９ トランジスタ ７０，７２，７４，７６，８０，８１，８２_n ，８
２_p ，８６_n ，８６_p トラジスタ ７８ 節点 ８４，８８，９０ インバータ ９２，９６，９８，１００，１０２，１０４，１１０，
１１２，１１４，１１６ トランジスタ ９４ 比較器 １０６，１０８ 節点 １１８，１２０ 抵抗器 １２４，１２６，１２８，１３０ トランジスタ １２５ 節点

Claims (1)

【特許請求の範囲】
1. 【請求項１】 バイアスノードでバイアスされる機能回
   路と、 電源電圧を受ける端子と、 前記端子に結合され、前記端子において、第１の制限を
   越える前記電源電圧に応答して、クランプ電圧で前記機
   能回路の前記バイアスノードをバイアスするための回路
   とを含むことを特徴とする集積回路。