JPH10260741A - 定電圧発生回路 - Google Patents

定電圧発生回路

Info

Publication number
JPH10260741A
JPH10260741A JP9063031A JP6303197A JPH10260741A JP H10260741 A JPH10260741 A JP H10260741A JP 9063031 A JP9063031 A JP 9063031A JP 6303197 A JP6303197 A JP 6303197A JP H10260741 A JPH10260741 A JP H10260741A
Authority
JP
Japan
Prior art keywords
potential
circuit
output
node
differential amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9063031A
Other languages
English (en)
Inventor
Katsuaki Matsui
克晃 松井
Yoshimasa Sekino
芳正 関野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP9063031A priority Critical patent/JPH10260741A/ja
Priority to US09/014,401 priority patent/US6975164B1/en
Publication of JPH10260741A publication Critical patent/JPH10260741A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

(57)【要約】 【課題】 基準電位に波長の短い電位変動が重畳する
と、その波長によっては発生される出力電位が発振する
ことがあった。 【解決手段】 出力回路より帰還回路を介して帰還した
出力電位と、所定の基準電位との電位差を、差動増幅回
路において検出し、当該電位差に基づいて、出力回路が
発生する出力電位を一定に制御する定電圧発生回路に、
所定の基準電位より、波長の短い変動成分を除去する低
域通過特性回路を備えるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、定電圧回路に関
し、例えば、ＤＲＡＭ用の定電圧発生回路に適用し得る
ものである。
【０００２】
【従来の技術】まず、図２に基づいて、従来用いられて
いる定電圧発生回路の構成及びその動作を説明する。
【０００３】図２に示す定電圧発生回路は、基準電位発
生回路Ａ１と、差動増幅回路Ａ２と、負帰還回路Ａ３
と、出力回路Ａ４とから構成されている。
【０００４】ここで、定電圧発生回路Ａ１は、所定の基
準電位Ｖref を第６のノードＮrefに発生する回路であ
る。差動増幅回路Ａ２は、負帰還回路Ａ３の出力である
帰還電位Ｖ３と基準電位Ｖref との差分を検出し、増幅
する回路である。負帰還回路Ａ３は、出力回路Ａ４から
出力される出力電位Ｖout を分圧し、差動増幅回路Ａ２
の一方の入力端へ与える回路である。出力回路Ａ４は、
差動増幅回路Ａ２の出力である第２のノードＮ２の電位
Ｖ２に応じた電位Ｖout を出力ノードＮoutに発生する
回路である。
【０００５】以上の構成により、図２に示す定電圧発生
回路は、出力ノードＮout の電位Ｖout を抵抗分圧して
得られた電位Ｖ３と上記基準電位Ｖref との電位差を上
記差動増幅回路Ａ２において検出し、Ｖ３＜Ｖref の場
合、ＰＭＯＳトランジスタＭＰ３のゲート電位を下げる
ことでＶout の電位を上げ、逆に、Ｖ３＞Ｖref の場
合、ＰＭＯＳトランジスタＭＰ３のゲート電位を上げる
ことでＶout の電位を下げることにより、出力ノードＮ
out の電位Ｖout を基準電位Ｖref のＲ２＋Ｒ３／Ｒ３
倍に保つようになっている。
【０００６】なおここで、定電圧発生回路を構成するこ
れら回路Ａ２〜Ａ４は、それぞれ次のように構成されて
いる。
【０００７】差動増幅回路Ａ２は、カレントミラー回路
を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、差
動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２
と、電流源Ｉ１とで構成されている。
【０００８】ここで、カレントミラーを構成するＰＭＯ
ＳトランジスタＭＰ１のゲート及びドレインは第１のノ
ードＮ１に接続されており、ソースは電源電位Ｖccに接
続されている。他方、ＰＭＯＳトランジスタＭＰ２のゲ
ートは第１のノードＮ１に接続され、ドレインは第２の
ノードＮ２に接続され、ソースは電源電位Ｖccに接続さ
れている。
【０００９】また、差動対を構成するＮＭＯＳトランジ
スタＭＮ１のゲートは第３のノードＮ３に接続され、ド
レインが第１のノードＮ１に接続され、ソースは第４の
ノードＮ４に接続されている。一方、ＮＭＯＳトランジ
スタＭＮ２のゲートは第６のノードＮref に接続され、
ドレインは第２のノードＮ２に接続され、ソースは上記
第４のノードＮ４に接続されている。なお、定電流源Ｉ
１は、第４のノードＮ４と接地電位Ｖssとの間に接続さ
れている。
【００１０】負帰還回路Ａ３は、出力ノードＮout と接
地電位Ｖssとの間に直列接続された抵抗Ｒ２と抵抗Ｒ３
とからなる。ここで、負帰還回路Ａ３は、当該抵抗Ｒ２
及びＲ３の接続中点である第３のノードＮ３に、出力ノ
ードＮout の電位Ｖout を抵抗分圧してなる電位Ｖ３を
与えている。すなわち、負帰還回路Ａ３は、出力ノード
Ｎout の電位Ｖout のＲ３／（Ｒ２＋Ｒ３）倍の電位Ｖ
３＝Ｖout ・Ｒ３／（Ｒ２＋Ｒ３）を発生し、これを第
３のノードＮ３に与えている。
【００１１】出力回路Ａ４は、ＰＭＯＳトランジスタＭ
Ｐ３と、定電流源Ｉ２と、キャパシタＣ１とからなる。
ここで、ＰＭＯＳトランジスタＭＰ３のゲートは第２の
ノードＮ２に接続されており、ドレインは出力ノードＮ
out に接続されており、ソースは電源電位Ｖccに接続さ
れている。また、定電流源Ｉ２は、出力ノードＮoutと
接地電位Ｖssとの間に接続されている。キャパシタＣ１
は、第２のノードＮ２と出力ノードＮout との間に接続
されている。
【００１２】
【発明が解決しようとする課題】ところが、かかる構成
の定電圧発生回路の場合には、定電源回路Ａ１の動作周
波数よりも波長の短いノイズが基準電位Ｖref に重畳が
生じると、出力ノードＮout の電位Ｖout に発振が生じ
るおそれがあった。
【００１３】（Ａ）波長の長い単発ノイズが重畳した場
合 ここではまず、図３を用いて、基準電位Ｖref に波長の
長いノイズが重畳した場合に生じる定電圧発生回路の動
作を説明する。なお、ＮＭＯＳトランジスタの閾値電圧
をＶtn、ＰＭＯＳトランジスタの閾値電圧をＶtpとす
る。
【００１４】まず、時刻Ｔ0 における各ノードＮ１〜Ｎ
４の電位は、次のようになっている。第１のノードＮ１
の電位Ｖ１は、Ｖcc−Ｖtp−αになっている。第２のノ
ードＮ２の電位Ｖ２は、Ｖcc−Ｖtp−αになっている。
第３のノードＮ３の電位Ｖ３は、Ｖref になっている。
出力ノードの電位Ｖout は、Ｖref ・（Ｒ２＋Ｒ３）／
Ｒ３になっている。
【００１５】やがて、時刻Ｔ1 において、基準電位Ｖre
f の電位がノイズの重畳により上昇が開始すると、各ノ
ードの電位は次のようになる。ゲートが第６のノードＮ
refに接続されたＮＭＯＳトランジスタＭＮ２を介し、
第２のノードＮ２から接地電位Ｖssに流れる電流が増加
する。
【００１６】次に、時刻Ｔ2 では、次のようになる。第
２のノードＮ２から接地電位Ｖssに流れる電流はさらに
増加する。これにより、第２のノードＮ２の電位が下降
し、ゲートが第２のノードＮ２に接続されたＰＭＯＳト
ランジスタＭＰ３を介し、電源電位Ｖccから出力ノード
Ｎout に流れる電流が増加する。この時、第２のノード
Ｎ２の電位が下降する速度は、第１のキャパシタＣ１の
容量値に依存し、容量値が大きい場合には下降速度が遅
く、容量値が小さい場合には降下速度が速くなる。
【００１７】次の時刻Ｔ3 では、次のようになる。電源
電位Ｖccから出力ノードＮout に流れる電流が増加する
ことにより、出力ノードＮout の電位Ｖout が上昇す
る。この時の電位Ｖout の上昇は、負帰還回路Ａ３によ
り、第３のノードＮ３に与えられる電位Ｖ３＝Ｖout ・
Ｒ３／（Ｒ２＋Ｒ３）が、基準電位Ｖref と等しくなる
まで続く。
【００１８】そして、時刻Ｔ4 において、基準電位Ｖre
f の電位が下降し始めると、差動増幅回路Ａ２及び負帰
還回路Ａ３は、時刻Ｔ1 の時と逆に働くことにより、電
位Ｖout 及びＶ３も下降し始める。やがて、その電位
は、一定電位に落ち着く。このように、ノイズによる電
圧変動が比較的長周期である場合には、基準電位Ｖref
による変動に追従して出力電位Ｖout も変動するもの
の、その電位変動はノイズ変動の収束と同時に収束す
る。
【００１９】（Ｂ）波長の短い単発ノイズが重畳した場
合 ところで、出力ノードＮout の電位Ｖout の上昇により
第３のノードの電位Ｖ３が上昇を開始する時刻Ｔ3 は、
第２のノードＮ２の電位の下降速度、すなわち第１のキ
ャパシタＣ１の容量値に依存する。一方で、基準電位Ｖ
ref に生じるノイズの波長は、第１のキャパシタＣ１の
容量値に無関係に短くなり得るため、基準電位が下降し
始める時刻Ｔ4 がこの時刻Ｔ3 と同定度又はＴ3 より早
くなることがある。ここでは、このような場合を、基準
電位Ｖref に重畳するノイズの波長が短い場合であると
して、そのような場合の動作を図４に示す。
【００２０】図４は、第３のノードの電位Ｖ３の上昇開
始時刻であるＴ3 が、基準電位Ｖref の下降開始される
時刻Ｔ4 と同じ場合を表した図である。なお、時刻Ｔ0
から時刻Ｔ3 までの動作は図３の場合と同じであるの
で、ここでは、時刻Ｔ4 （すなわち、時刻Ｔ5 ）から説
明する。
【００２１】時刻Ｔ5 では、第３のノードＮ３の電位上
昇によりゲートが第３のノードＮ３に接続されたＮＭＯ
ＳトランジスタＭＮ１を介し第１のノードＮ１から接地
電位Ｖssに流れる電流が増加する。また、一方で基準電
位Ｖref の下降によりＮＭＯＳトランジスタＭＮ２を介
し第２のノードＮ２から接地電位Ｖssに流れる電流が減
少する。
【００２２】時刻Ｔ6 では、第１のノードＮ１から接地
電位Ｖssに流れる電流の増加により、第１のノードＮ１
の電位Ｖ１が下降し、第１のノードＮ１の電位下降によ
り、ＰＭＯＳトランジスタＭＰ１を介し電源電位Ｖccか
ら第１ノードＮ１に流れる電流とＰＭＯＳトランジスタ
ＭＰ２を介し電源電位Ｖccから第２のノードＮ２に流れ
る電流が増加する。その一方で、第２のノードＮ２から
接地電位Ｖssに流れる電流の減少により第２のノードＮ
２の電位Ｖ２が上昇し、第２のノードＮ２の電位上昇に
よりＰＭＯＳトランジスタＭＰ３を介し電源電位Ｖccか
ら出力ノードＮout に流れる電流が減少する。
【００２３】時刻Ｔ7 では、電源電位Ｖccから第１のノ
ードＮ１に流れる電流の増加により第１のノードＮ１の
電位下降は止まり、電源電位Ｖccから第２のノードＮ２
に流れる電流の増加により第２のノードＮ２の電位Ｖ２
はさらに上昇し、第２のノードＮ２の電位上昇によりＰ
ＭＯＳトランジスタＭＰ３を介し電源電位Ｖccから出力
ノードＮout に流れる電流がさらに減少する。また一方
で、電源電位Ｖccから出力ノードＮout に流れる電流の
減少により出力ノードＮout の電位Ｖout と第３のノー
ドＮ３の電位Ｖ３が下降し、第３のノードＮ３の電位下
降により、ＮＭＯＳトランジスタＭＮ１を介し第１のノ
ードＮ１から接地電位Ｖssに流れる電流が減少する。
【００２４】時刻Ｔ8 では、時刻Ｔ7 に生じた電源電位
Ｖccから出力ノードＮout に流れる電流の減少により出
力ノードＮout の電位Ｖout と第３のノードＮ３の電位
Ｖ３がさらに下降し、第３のノードＮ３の電位下降によ
りＮＭＯＳトランジスタＭＮ１を介し第１のノードＮ１
から接地電位Ｖssに流れる電流がさらに減少する。ま
た、第１のノードＮ１から接地電位Ｖssに流れる電流の
減少により第１のノードＮ１の電位Ｖ１が上昇し、第１
のノードＮ１の電位上昇によりＰＭＯＳトランジスタＭ
Ｐ１を介し電源電位Ｖccから第１ノードＮ１に流れる電
流と、ＰＭＯＳトランジスタＭＰ２を介し電源電位Ｖcc
から第２のノードＮ２に流れる電流が減少する。
【００２５】時刻Ｔ9 では、電源電位Ｖccから第２のノ
ードＮ２に流れる電流の減少により第２のノードＮ２の
電位Ｖ２は降下し、第２のノードＮ２の電位下降によ
り、ＰＭＯＳトランジスタＭＰ３を介し電源電位Ｖccか
ら出力ノードＮout に流れる電流が増加する。また、時
刻Ｔ8 に生じた電源電位Ｖccから第１のノードＮ１に流
れる電流の減少により第１のノードＮ１の電位上昇は一
旦止まり、第１のノードＮ１から接地電位Ｖssに流れる
電流の減少により再度上昇する。また、第１のノードＮ
１の電位上昇により、ＰＭＯＳトランジスタＭＰ１を介
し電源電位Ｖccから第１のノードＮ１に流れる電流とＰ
ＭＯＳトランジスタＭＰ２を介し電源電位Ｖccから第２
のノードＮ２に流れる電流がさらに減少する。
【００２６】時刻Ｔ10では、電源電位Ｖccから出力ノー
ドＮout に流れる電流の増加により出力ノードＮout の
電位Ｖout と第３のノードＮ３の電位Ｖ３が上昇し、第
３のノードＮ３の電位上昇により、ＮＭＯＳトランジス
タＭＮ１を介し第１のノードＮ１から接地電位Ｖssに流
れる電流が増加する。また電源電位Ｖccから第１のノー
ドＮ１に流れる電流の減少により第１のノードＮ１の電
位上昇は止まり、電源電位Ｖccから第２のノードＮ２に
流れる電流の減少により第２のノードＮ２の電位Ｖ２は
さらに下降する。このとき、第２のノードＮ２の電位下
降が時刻Ｔ2 における電位下降よりも大きくなると、上
記Ｔ2 以降の動作が電位振幅を拡大して繰り返され、出
力ノードＮout の電位Ｖout は、図４の動作波形のよう
に発振波形となる。
【００２７】（Ｃ）発振を抑制する方法 かかる出力電位Ｖout の発振を防ぐためには、第１のキ
ャパシタＣ１の容量を増加させることで、第２のノード
Ｎ２の電位上昇（又は、下降）に伴い、出力ノードＮou
t に発生する第１のキャパシタＣ１の放電電流（又は、
充電電流）を増加させれば良い。
【００２８】この場合、第１のキャパシタＣ１の時間あ
たりの放電電流（又は、充電電流）は基準電位に生じた
ノイズが短波長である程大きくなる。従って、基準電位
Ｖref に生じたノイズが短波長の場合、時刻Ｔ3 に生じ
る電源電位Ｖccから電力電位への電流の増加（又は、減
少）が第１のキャパシタＣ１の放電電流（又は、充電電
流）で補償され、出力ノードＮout の電位上昇（又は、
下降）又は出力ノードの電位上昇（又は、下降）に伴う
第２のノードＮ２の電位上昇（又は、下降）を抑えるこ
とができ、出力ノードの発振を防ぐことができる。
【００２９】しかしながら、第１のキャパシタＣ１の容
量を増加させた場合でも以下のような場合には、やはり
問題が生じる。
【００３０】（Ｄ）波長の短い連続波ノイズが重畳した
場合 第１のキャパシタＣ１の容量が十分に大きく、基準電位
Ｖref に重畳するノイズが短波長で連続している場合の
動作を図５の動作波長を用いて説明する。
【００３１】まず、時刻Ｔ1 に基準電位Ｖref が上昇す
ると、それを受けて、ＮＭＯＳトランジスタＭＮ２を介
し第２のノードＮ２から接地電位Ｖssに流れる電流が増
加する。
【００３２】時刻Ｔ2 には、第２のノードＮ２から接地
電位Ｖssに流れる電流の増加により第２のノードＮ２の
電位Ｖ２が下降し、第２のノードＮ２の電位下降により
ＰＭＯＳトランジスタＭＰ３を介し電源電位Ｖccからの
出力ノードＮout に流れる電流が増加する。また一方
で、第２のノードＮ２の電位下降により出力ノードＮou
t から第１のキャパシタＣ１への充電電流が生じる。
【００３３】次の時刻Ｔ3 には、ＰＭＯＳトランジスタ
ＭＰ３を介し電源電位Ｖccから出力ノードＮout に流れ
る電流の増加により出力ノードＮout の電位Ｖout と第
３のノードＮ３の電位Ｖ３が上昇するが、同時に、出力
ノードＮout から第１のキャパシタＣ１への充電電流が
生じるため、第１のキャパシタＣ１の容量が大きい場合
の出力ノードＮout の電位上昇と第３のノードＮ３の電
位上昇は第１のキャパシタＣ１の容量が小さい場合に比
べ微小なものになり、その結果、ＮＭＯＳトランジスタ
ＭＮ１を介し第１のノードＮ１から接地電位Ｖssに流れ
る電流の増加と、以下に続く時刻Ｔ4 、時刻Ｔ5 での
電流の増減は全て微小なものとなる。
【００３４】時刻Ｔ４には、第１のノードＮ１から接地
電位Ｖssに流れる電流の増加により第１のノードＮ１の
電位Ｖ１が下降し、ノードＮ１の電位下降によりＰＭＯ
ＳトランジスタＭＰ２を介し電源電位Ｖccから第２のノ
ードＮ２へ流れる電流が増加する。
【００３５】時刻Ｔ5 には、電源電位Ｖccから第２のノ
ードＮ２へ流れる電流の増加により第２のノードＮ２の
電位が上昇するが、前述したように、時刻Ｔ４で生じる
電源電位Ｖccから第２のノードＮ２へ流れる電流の増加
は小さいため、第２のノードＮ２の電位上昇速度は遅く
なる。従って、基準電位Ｖref に生じるノイズが短波長
で連続している場合には、第２のノードＮ２の電位が時
刻Ｔ1 の時の電位に戻る前に再度基準電位Ｖref が上昇
を始めることがある。この場合、前述の動作が繰り返さ
れた結果、第２のノードＮ２の電位が時刻Ｔ0 の時の電
位よりも低下し、第２のノードＮ２の電位低下により、
出力ノードの電位が上昇することになる。
【００３６】
【課題を解決するための手段】かかる課題を解決するた
め、第１の発明においては、出力回路から出力される電
位又はそれに対応する電位と、基準電位との電位差を、
差動増幅回路において検出し、当該電位差に基づいて、
出力回路が出力する電位を一定に制御する定電圧発生回
路において、以下の手段を備えるようにする。
【００３７】すなわち、所定の基準電位より、波長の短
い変動成分を除去する低域通過特性回路を備えるように
する。
【００３８】この第１の発明によれば、基準電位に波長
の短い変動成分が重畳していても、差動増幅回路には当
該変動成分が入力されないようにできるので、当該変動
成分に起因した発振現象を生じ難くくできる。
【００３９】また、第２の発明においては、出力回路か
ら出力される電位又はそれに対応する電位と、基準電位
との電位差を、差動増幅回路において検出し、当該電位
差に基づいて、出力回路が出力する電位を一定に制御す
る定電圧発生回路において、以下の手段を備えるように
する。
【００４０】すなわち、差動増幅回路から出力回路に与
えられる制御信号より、波長の短い変動成分を除去する
低域通過特性回路を備えるようにする。
【００４１】この第２の発明によれば、出力回路に与え
られる制御信号に波長の短い変動成分が重畳していて
も、出力回路には当該変動成分が入力されないようにで
きるので、当該変動成分に起因した発振現象を生じ難く
くできる。
【００４２】さらに、第３の発明においては、出力回路
から出力される電位又はそれに対応する電位と、基準電
位との電位差を、差動増幅回路において検出し、当該電
位差に基づいて、上記出力回路が出力する電位を一定に
制御する定電圧発生回路において、以下の手段を備える
ようにする。
【００４３】すなわち、差動増幅回路の両入力端に電気
的に接続され、上記所定の基準電位より、波長の短い変
動成分を上記入力端の一端側から抽出し、抽出された変
動成分を、上記入力端の他端側に与える高域通過特性回
路を備えるようにする。
【００４４】この第３の発明によれば、差動増幅回路の
両入力端子に、波長の短い変動成分が同相入力されるこ
とになるので、当該変動成分による影響が相殺されるこ
とになる。従って、当該変動成分に起因した発振現象を
生じ難くくできる。
【００４５】
【発明の実施の形態】
（Ａ）第１の実施形態 以下、本発明に係る定電圧発生回路の第１の実施形態を
図面に基づいて説明する。
【００４６】（Ａ−１）第１の実施形態の構成 図１は、第１の実施形態に係る定電圧発生回路の構成を
表した接続例である。なお、図１では、従来回路との相
違点が明確になるように、図２の回路構成を基本構成と
して表している。すなわち、第１の実施形態に係る定電
圧発生回路は、図２の回路構成にローパスフィルタＡ５
を加えたことを特徴とするものである。
【００４７】従って、定電圧発生回路Ａ１は、所定の基
準電位Ｖref を第６のノードＮrefに発生する回路であ
る。差動増幅回路Ａ２は、負帰還回路Ａ３の出力である
帰還電位Ｖ３と基準電位Ｖref との差分を検出し、増幅
する回路である。負帰還回路Ａ３は、出力回路Ａ４から
出力ノードＮout に与えられる出力電位Ｖout を分圧
し、差動増幅回路Ａ２の一方の入力端へ与える回路であ
る。出力回路Ａ４は、差動増幅回路Ａ２の出力である第
２のノードＮ２の電位Ｖ２に応じた電位Ｖout を出力ノ
ードＮout に発生する回路である。
【００４８】なお、この実施形態の場合、ローパスフィ
ルタＡ５は、第６のノードＮref 及び第５のノードＮ５
の間に直列に接続された抵抗Ｒ４と、第５のノードＮ５
と接地電位Ｖss間に接続されたキャパシタＣ２とで構成
されているものとする。勿論、ローパスフィルタＡ５の
構成としては、他の回路構成のものを適用することも可
能である。
【００４９】（Ａ−２）第１の実施形態の動作 次に、第１の実施形態に係る定電圧発生回路が、基準電
位発生回路Ａ１が発生する基準電位Ｖref に電位変動が
あった場合にどのような動作をするかについて説明す
る。以下、図６を用いて説明する。
【００５０】（Ａ−２−１）ノイズが重畳していない場
合 まず、基準電位Ｖref にノイズが重畳していない場合の
動作を説明する。
【００５１】この場合、図１に示す定電圧発生回路は、
出力ノードＮout の電位Ｖout を抵抗分圧して得られた
電位Ｖ３と基準電位発生回路Ａ１から与えられる基準電
位Ｖref との電位差を差動増幅回路Ａ２において検出
し、Ｖ３＜Ｖref の場合、ＰＭＯＳトランジスタＭＰ３
のゲート電位を下げることでＶout の電位を上げ、逆
に、Ｖ３＞Ｖref の場合、ＰＭＯＳトランジスタＭＰ３
のゲート電位を上げることでＶout の電位を下げること
により、出力ノードＮout の電位Ｖout を基準電位Ｖre
f のＲ２＋Ｒ３／Ｒ３倍に保つよう動作する。
【００５２】（Ａ−２−２）波長の長い単発ノイズが重
畳した場合 次に、基準電位Ｖref に波長が長い単発ノイズが重畳し
た場合の動作を説明する。これは図６（Ａ）の場合の動
作である。
【００５３】さて、時刻Ｔ1 において、基準電位Ｖref
がノイズの影響により徐々に上昇が開始されるものとす
ると、基準電位Ｖref と第５のノードとの間に生じる電
位差に基づいた電流が、抵抗Ｒ４から第５のノード側へ
流れ始める。ただし、この電流の変化は、波長が長いの
で、第２のキャパシタＣ２の充電に使用される。
【００５４】時刻Ｔ2 では、時刻Ｔ1 から開始された第
２のキャパシタＣ２の充電に伴い、第５のノードの電位
が上昇を開始する。因みに、ここで、第５のノードの電
位上昇速度は、抵抗Ｒ４の抵抗値とキャパシタＣ２の容
量値によって定まる時定数τに依存する。
【００５５】このように、第５のノードの電位が上昇を
始めると、第３のノードＮ３の電位Ｖ３との間に電位差
が生じ、これに見合った分だけ、第２のノードＮ２から
ＮチャネルトランジスタＭＮ２を介して接地電位Ｖssに
流れる電流が増加する。これにより、第２のノードＮ２
の電位が下降し、ゲートが第２のノードＮ２に接続され
たＰＭＯＳトランジスタＭＰ３を介し、電源電位Ｖccか
ら出力ノードＮout に流れる電流が増加するようにな
る。ここで、第２のノードＮ２の電位が下降する速度
は、第１のキャパシタＣ１の容量値に依存し、容量値が
大きい場合には下降速度が遅く、容量値が小さい場合に
は降下速度が速くなる。
【００５６】すると、今度は、電源電位Ｖccから出力ノ
ードＮout に流れる電流が増加することにより、出力ノ
ードＮout の電位Ｖout が上昇し、同時に、負帰還回路
Ａ３を介して、第３のノードＮ３に与えられる電位Ｖ３
＝Ｖout ・Ｒ３／（Ｒ２＋Ｒ３）の上昇が開始される。
この第３のノードＮ３の電位Ｖ３は、差動対を構成する
他方の入力電位、すなわち、第５のノードＮ５の電位Ｖ
５と同じになるように追従して上昇を開始する。ただ
し、ＰチャネルＭＯＳトランジスタＭＰ３から出力ノー
ドＮout へ流れ出す電流はやがて飽和するため、出力ノ
ードＮout の電位Ｖout は一定電位に達した後は、一定
電位を推移する。
【００５７】やがて、時刻Ｔ3 になると、基準電位Ｖre
f が上昇から下降に転じる。すると、今度は、第５のノ
ードＮ５側の電位Ｖ５が基準電位Ｖref よりも高くなる
ので、第５のノードＮ５から第６のノードＮref の方向
にキャパシタＣ２の放電電流が流れ始める。
【００５８】時刻Ｔ4 では、第５のノードＮ５の電位Ｖ
５が下降を開始する。この第５のノードＮ５の電位下降
速度は、前述したように、第２のキャパシタＣ２の容量
値と抵抗Ｒ４の抵抗値によって定まる時定数τに依存
し、第２のキャパシタＣ２の容量値又は抵抗Ｒ４の抵抗
値が大きい場合には遅く、第２のキャパシタＣ２の容量
値及び抵抗Ｒ４の抵抗値が小さい場合には速くなる。
【００５９】このように、基準電位Ｖref に重畳するノ
イズの波長が長い場合には、その変化がローパスフィル
タＡ５を介して第５のノードＮ５に伝搬し、基準電位Ｖ
refとほぼ等しい電位の変化となって現れることにな
る。
【００６０】従って、出力ノードＮout の電位Ｖout の
電位変動は、緩やかな変動で済み、しかも、その変動は
単発的な変動で終わる。
【００６１】（Ａ−２−３）波長の短い単発ノイズが重
畳した場合 続いて、基準電位Ｖref に波長が短い単発ノイズが重畳
した場合の動作を説明する。なお、これは図６（Ｂ）の
場合の動作である。
【００６２】さて、この場合には、基準電位Ｖref に重
畳するノイズの波長が短いため、当該ノイズによる電位
変動は、第２のキャパシタＣ２及び抵抗Ｒ４によって構
成されるローパスフィルタＡ５をほとんど通過すること
はできない。すなわち、基準電位Ｖref の変動にかかわ
らず、第５のノードＮ５の電位Ｖ５はほとんど一定のま
まとなる。
【００６３】従って、第１のノードＮ１〜第３のノード
Ｎ３の各電位Ｖ１〜Ｖ３及び出力ノードＮout の電位Ｖ
out の電位は、一定状態を維持することになる。すなわ
ち、従来回路のような短波長のノイズの重畳に起因した
発振等の電位変動のおそれはない。
【００６４】（Ａ−２−４）波長の短い連続ノイズが重
畳した場合 この場合については、いずれの従来回路も発振等の電位
変動を回避し得なかったが、この実施形態に係る定電圧
発生回路の場合には、ノイズが連続してもその波長が短
い限り、差動増幅回路Ａ２の前段に設けられたローパス
フィルタＡ５によってその影響が遮断されるため、第５
のノードＮ５の電位をほぼ一定に維持し続けることがで
きる。
【００６５】従って、やはりこの場合にも、第１のノー
ドＮ１〜第３のノードＮ３の各電位Ｖ１〜Ｖ３及び出力
ノードＮout の電位Ｖout の電位は、一定状態を維持す
ることになる。すなわち、従来回路のような短波長のノ
イズの重畳に起因した発振等の電位変動のおそれはな
い。
【００６６】（Ａ−３）第１の実施形態の効果 以上のように、第１の実施形態によれば、基準電位発生
回路Ａ１と差動増幅回路Ａの間にローパスフィルタＡ５
を接続し、波長の短いノイズの影響による電位変動が差
動増幅回路Ａ２の入力段に伝搬しないようにしたことに
より、出力ノードＮout の発振又は電位変動を有効に防
止し得る安定性の高い定電圧発生回路を実現することが
できる。
【００６７】（Ｂ）第２の実施形態 以下、本発明に係る定電圧発生回路の第２の実施形態を
図面に基づいて説明する。
【００６８】（Ｂ−１）第２の実施形態の構成 図７は、第２の実施形態に係る定電圧発生回路の構成を
表した接続例である。なお、図７では、従来回路との相
違点が明確になるように、図２の回路構成を基本構成と
して表している。すなわち、第２の実施形態に係る定電
圧発生回路は、差動増幅回路Ａ２の両入力端間に第３の
キャパシタＣ３を有することを特徴とするものである。
この第３のキャパシタＣ３は、第３のノードＮ３と第６
のノードＮref の間に接続されており、波長の短いノイ
ズに起因した電位変動に関しては、差動増幅回路Ａ２の
両入力端に印加するようになっている。
【００６９】なお、その他の回路Ａ１〜Ａ４について
は、第１の実施形態の場合と同様である。すなわち、定
電圧発生回路Ａ１は、所定の基準電位Ｖref を第６のノ
ードＮref に発生する回路である。また、差動増幅回路
Ａ２は、負帰還回路Ａ３の出力である帰還電位Ｖ３と基
準電位Ｖref との差分を検出し、増幅する回路である。
負帰還回路Ａ３は、出力回路Ａ４から出力ノードＮout
に与えられる出力電位Ｖout を分圧し、差動増幅回路Ａ
２の一方の入力端へ与える回路である。出力回路Ａ４
は、差動増幅回路Ａ２の出力である第２のノードＮ２の
電位Ｖ２に応じた電位Ｖout を出力ノードＮout に発
生する回路である。
【００７０】（Ｂ−２）第２の実施形態の動作 続いて、第２の実施形態に係る定電圧発生回路の動作を
説明する。以下、図８を用いて説明する。
【００７１】（Ｂ−２−１）ノイズが重畳していない場
合 まず、基準電位Ｖref にノイズが重畳していない場合の
動作を説明する。
【００７２】この場合、図７に示す定電圧発生回路は、
出力ノードＮout の電位Ｖout を抵抗分圧して得られた
電位Ｖ３と基準電位発生回路Ａ１から与えられる基準電
位Ｖref との電位差を差動増幅回路Ａ２において検出
し、Ｖ３＜Ｖref の場合、ＰＭＯＳトランジスタＭＰ３
のゲート電位を下げることでＶout の電位を上げ、逆
に、Ｖ３＞Ｖref の場合、ＰＭＯＳトランジスタＭＰ３
のゲート電位を上げることでＶout の電位を下げること
により、出力ノードＮout の電位Ｖout を基準電位Ｖre
f のＲ２＋Ｒ３／Ｒ３倍に保つよう動作する。
【００７３】（Ｂ−２−２）波長の長い単発ノイズが重
畳した場合 次に、基準電位Ｖref に波長が長い単発ノイズが重畳し
た場合の動作を説明する。
【００７４】この場合、時間あたりに生じる基準電位Ｖ
ref の変化が小さいため、基準電位Ｖref の変化に対し
て第３のキャパシタＣ３は高インピーダンス素子として
見える。従って、その充放電電流は非常に小さいもので
あり、見かけ上、第３のキャパシタＣ３は回路上に存在
しないのと同じである。
【００７５】このため、図８（ａ）に示すように、ノイ
ズの影響により基準電位Ｖref が上昇すると、第２のノ
ードＮ２の電位Ｖ２の低下が生じ、続いて、出力ノード
Ｎout の電位Ｖout の上昇及び第３のノードＮ３の電位
Ｖ３の上昇が現れることになる。ただし、この電位変動
は、第１の実施形態においても説明したように、単発の
電位変動で終わるものである。
【００７６】従って、出力ノードＮout の電位Ｖout の
電位変動は、緩やかな変動で済み、しかも、その変動は
単発的な変動で終わる。
【００７７】（Ｂ−２−３）波長の短い単発ノイズが重
畳した場合 次に、第１のキャパシタＣ１の容量が十分に大きく、基
準電位Ｖref に生じるノイズの波長が短い場合の動作を
説明する。図８（ｂ）がこの場合の動作波形図である。
【００７８】この場合、第３のキャパシタＣ３は、ノイ
ズに起因した電位変動に対して低インピーダンス素子と
して機能するため、多くの充放電電流が流れることとな
る。従って、抵抗Ｒ２を介して流れる電流よりも第３の
キャパシタＣ３を介して供給される充放電電流の方が優
勢となり、第３のノードＮ３の電位Ｖ３は、基準電位Ｖ
ref の変動と同相の関係で変動する。
【００７９】すなわち、基準電位Ｖref が上昇すると、
放電電流により第３のノードＮ３の電位Ｖ３が上昇し、
その反対に、基準電位Ｖref が降下すると、充電電流に
より第３のノードＮ３の電位Ｖ３が下降する。しかも、
電位が上昇から降下へ（降下から上昇へ）と反転する点
は、従来回路の場合のような時間遅れなく生じる。
【００８０】これにより、一時的に低下（増加）したＮ
ＭＯＳトランジスタＭＮ１又はＰＭＯＳトランジスタＭ
Ｐ１及びＰＭＯＳトランジスタＭＰ２の電流を、ＮＭＯ
ＳトランジスタＭＮ２に流れるドレイン電流に流れる電
流とほぼ同じになるように増加（減少）させることがで
きる。
【００８１】従って、基準電位Ｖref の上昇（下降）に
よる第２のノードＮ２の電位変動は小さくなり、基準電
位Ｖref の電位変動が終了した時点には変動前の電位に
安定する。以上より、出力ノードＮout の電位変動は、
基準電位Ｖref の電位変動波形を抑圧した単発の波形変
動で終わらせることができる。
【００８２】（Ｂ−２−４）波長の短い連続ノイズが重
畳した場合 この場合も、基本的な動作は、前項「（Ｂ−２−２）波
長の短い単発ノイズが重畳した場合」と同様である。す
なわち、基準電位Ｖref の電位変動は、差動増幅回路Ａ
２の他方の入力端にも同相に入力され、連続波の１波ご
とにその変動の影響が収束するので、波長の短いノイズ
が連続して重畳しても変動が終わった時点における第６
のノードＮ６の電位と第３のノードＮ３の電位は同じに
なる。
【００８３】従って、この場合にも、出力電位Ｖout に
発振等の電位変動を生じないようにできる。
【００８４】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によれば、第６のノード
Ｎref と第３のノードＮ３との間に第３のキャパシタＣ
３を接続したことにより、波長の短いノイズ（単発又は
連続）が基準電位Ｖref に重畳して電位が上昇（下降）
しても、これと同相の電位変動を第３のノードＮ３に現
れるようにできる。これにより、第２のノードＮ２の電
位変動を基準電位Ｖref に同期させることができ、基準
電位Ｖref の変動終了後は、出力ノードＮout の電位Ｖ
out を一定電位に安定させることができる。
【００８５】（Ｃ）他の実施形態 (C-1) なお、上述の第１の実施形態においては、ローパ
スフィルタＡ５を基準電位発生回路Ａ１と差動増幅回路
Ａ２の間に挿入する場合について述べたが、他の場所に
挿入しても良い。例えば、差動増幅回路Ａ２と出力回路
Ａ４の中間（すなわち、第２のノードＮ２）に設けても
良い。このような場所にローパスフィルタＡ５を挿入し
ても、第２のノードＮ２の電位変動を小さく抑えること
ができるので、上述の実施形態と同様の効果を得ること
ができる。因みに、このローパスフィルタＡ５の挿入場
所は、第６のノードＮ６上又は第２のノードＮ２のいず
れか一方というのではなく、双方に設けても良い。
【００８６】(C-2) また、上述の第１の実施形態にお
いては、基準電位Ｖref と差動増幅回路Ａ２との間に抵
抗Ｒ４とキャパシタＣ２からなるローパスフィルタＡ５
を接続する場合について述べたが、同様の機能を実現す
れば他の回路構成を採用しても良い。
【００８７】例えば、基準電位発生回路Ａ１が高出力イ
ンピーダンスの回路である場合には、差動増幅回路Ａ２
の入力端子である第５のノードＮ５と接地電位Ｖssとの
間にキャパシタＣ２を接続するだけの構成であっても良
い。このようにしても、同等の効果が得られる。また、
差動増幅回路Ａ２の入力端子に寄生するキャパシタに対
し十分大きい抵抗値を持つ抵抗を用いる場合には、基準
電位発生回路Ａ１と差動増幅回路Ａ２との間に当該抵抗
を直列に接続するだけで同等の効果が得られる。
【００８８】(C-3) さらに、上述の第１の実施形態にお
いては、ローパスフィルタＡ５を受動素子にて構成した
が、これに限られるものではなく、能動素子を用いて構
成しても良い。
【００８９】(C-4) さらに、上述の第１の実施形態にお
いては、ローパスフィルタＡ５を構成する素子として電
気的特性が固定のものを用いる場合について述べたが、
抵抗値や容量値として可変できるものを用いても良い。
このようにすれば、回路素子の製造ばらつきによらず、
一層安定した動作を確保できる。
【００９０】(C-5) さらに、上述の第２の実施形態にお
いては、第３のキャパシタＣ３として容量値が固定のも
のを用いる場合について述べたが、これに限らず、容量
値が可変型のものを用いれば、より最適化することがで
きる。
【００９１】(C-6) さらに、上述の第２の実施形態にお
いては、第３のキャパシタＣ３を介して基準電位Ｖref
に重畳している波長の短いノイズを取り出し、当該ノイ
ズを、負帰還回路Ａ３を介して帰還される電位Ｖ３に加
算する場合について述べたが、第３のキャパシタＣ３に
代えて、ハイパスフィルタを用いるようにしても良い。
【００９２】(C-7) さらに、上述の第１及び第２の実施
形態においては、それぞれ別の実施形態として説明した
が、これらを組み合わせて定電圧発生回路を構成しても
良い。
【００９３】この回路構成を図９に示す。この場合、ロ
ーパスフィルタＡ５の出力と差動増幅回路Ａ２の入力と
を接続する配線パターン上の一点に、第３のキャパシタ
Ｃ３の一方の電極を接続すれば良い。このようにする
と、波長の短いノイズが重畳した場合における出力ノー
ドＮout の電位をより一層安定に保つことができる。
【００９４】(C-8) さらに、上述の実施形態において
は、出力ノードＮout の電位Ｖout を帰還回路Ａ３によ
り分圧して差動増幅回路Ａ２に帰還する場合について述
べたが、これに限らず、差動増幅回路Ａ２に出力ノード
Ｎout の電位Ｖout をそのまま帰還する場合にも適用し
得る。
【００９５】(C-9) さらに、上述の第１及び第２の実施
形態においては、差動対を構成するトランジスタをＮチ
ャネルＭＯＳトランジスタＭＮ１及びＭＮ２とし、カレ
ントミラー回路を構成するトランジスタをＰチャネルＭ
ＯＳトランジスタＭＰ１及びＭＰ２とし、出力回路Ａ４
を構成するトランジスタをＰチャネルＭＯＳトランジス
タＭＰ３とする場合について述べたが、これらトランジ
スタの極性を逆極性とする回路構成の場合にも適用し得
る。
【００９６】(C-10)さらに、上述の第１及び第２の実施
形態においては、トランジスタをＭＯＳトランジスタと
する場合について述べたが、バイポーラトランジスタ
等、他の種類のトランジスタを用いる場合にも適用し得
る。
【００９７】
【発明の効果】上述のように、第１の発明によれば、出
力回路から出力される電位又はそれに対応する電位と、
基準電位との電位差を、差動増幅回路において検出し、
当該電位差に基づいて、出力回路が出力する電位を一定
に制御する定電圧発生回路に、所定の基準電位より、波
長の短い変動成分を除去する低域通過特性回路を備える
ようにしたことにより、基準電位に重畳する波長の短い
変動成分が差動増幅回路に入力されないようにでき、発
振現象の生じ難い定電圧発生回路を実現できる。
【００９８】また、第２の発明によれば、出力回路から
出力される電位又はそれに対応する電位と、基準電位と
の電位差を、差動増幅回路において検出し、当該電位差
に基づいて、出力回路が出力する電位を一定に制御する
定電圧発生回路に、差動増幅回路から出力回路に与えら
れる制御信号より、波長の短い変動成分を除去する低域
通過特性回路を備えるようにしたことにより、出力回路
に与えられる制御信号に波長の短い変動成分が重畳して
いても、出力回路には当該変動成分が入力されないよう
にでき、発振現象の生じ難い定電圧発生回路を実現でき
る。
【００９９】さらに、第３の発明によれば、出力回路か
ら出力される電位又はそれに対応する電位と、基準電位
との電位差を、差動増幅回路において検出し、当該電位
差に基づいて、出力回路が出力する電位を一定に制御す
る定電圧発生回路に、差動増幅回路の両入力端に電気的
に接続され、所定の基準電位より、波長の短い変動成分
を入力端の一端側から抽出し、抽出された変動成分を入
力端の他端側に与える高域通過特性回路を備えるように
したことにより、波長の短い変動成分による影響を相殺
でき、発振現象の生じ難い定電圧発生回路を実現でき
る。
【図面の簡単な説明】
【図１】第１の実施形態に係る定電圧発生回路の回路構
成を示す接続図である。
【図２】従来の定電圧発生回路の回路構成を示す接続図
である。
【図３】図２の回路において、基準電位に対して波長の
長い単発の電位変動が重畳した場合の各部の電位変動を
示す図である。
【図４】図２の回路において、基準電位に対して波長の
短い単発の電位変動が重畳した場合の各部の電位変動を
示す図である。
【図５】図２の回路において、基準電位に対して波長の
短い電位変動が連続的に重畳した場合の各部の電位変動
を示す図である。
【図６】図１の回路において、基準電位に対して単発の
電位変動が重畳した場合の各部の電位変動を示す図であ
る。
【図７】第２の実施形態に係る定電圧発生回路の回路構
成を示す接続図である。
【図８】図７の回路において、基準電位に対して単発の
電位変動が重畳した場合の各部の電位変動を示す図であ
る。
【図９】他の実施形態に係る定電圧発生回路の回路構成
を示す接続図である。
【符号の説明】
Ａ１…基準電位発生回路、Ａ２…差動増幅回路、Ａ３…
負帰還回路、Ａ４…出力回路、Ａ５…ローパスフィル
タ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 出力回路から出力される電位又はそれに
    対応する電位と、基準電位との電位差を、差動増幅回路
    において検出し、当該電位差に基づいて、上記出力回路
    が出力する電位を一定に制御する定電圧発生回路におい
    て、 上記所定の基準電位より、波長の短い変動成分を除去す
    る低域通過特性回路を備えることを特徴とする定電圧発
    生回路。
  2. 【請求項２】 出力回路から出力される電位又はそれに
    対応する電位と、基準電位との電位差を、差動増幅回路
    において検出し、当該電位差に基づいて、上記出力回路
    が出力する電位を一定に制御する定電圧発生回路におい
    て、 上記差動増幅回路から上記出力回路に与えられる制御信
    号より、波長の短い変動成分を除去する低域通過特性回
    路を備えることを特徴とする定電圧発生回路。
  3. 【請求項３】 出力回路から出力される電位又はそれに
    対応する電位と、基準電位との電位差を、差動増幅回路
    において検出し、当該電位差に基づいて、上記出力回路
    が出力する電位を一定に制御する定電圧発生回路におい
    て、 差動増幅回路の両入力端に電気的に接続され、上記所定
    の基準電位より、波長の短い変動成分を上記入力端の一
    端側から抽出し、抽出された変動成分を、上記入力端の
    他端側に与える高域通過特性回路を備えることを特徴と
    する定電圧発生回路。
  4. 【請求項４】 上記差動増幅回路の両入力端に電気的に
    接続され、上記所定の基準電位より、波長の短い変動成
    分を上記入力端の一端側から抽出し、抽出された変動成
    分を、上記入力端の他端側に与える高域通過特性回路を
    備えることを特徴とする請求項１又は２に記載の定電圧
    発生回路。
  5. 【請求項５】 上記低域通過特性回路又は上記高域通過
    特性回路の通過特性は可変であることを特徴とする請求
    項１〜４のいずれかに記載の定電圧発生回路。
  6. 【請求項６】 上記低域通過特定回路は、信号線路に対
    して直列に接続された抵抗手段と、信号線路と接地電位
    間に接続された容量手段とからなることを特徴とする請
    求項１、２、４又は５に記載の定電圧発生回路。
  7. 【請求項７】 上記低域通過特性回路は、信号線路に対
    して直列に接続された抵抗手段からなることを特徴とす
    る請求項１、２、４又は５に記載の定電圧発生回路。
  8. 【請求項８】 上記低域通過特定回路は、信号線路と接
    地電位間に接続された容量手段とからなることを特徴と
    する請求項１、２、４又は５に記載の定電圧発生回路。
  9. 【請求項９】 上記高域通過特性回路は、上記差動増幅
    回路が有する２つの差動入力端のそれぞれに各電極が接
    続された容量からなることを特徴とする請求項３、４又
    は５に記載の定電圧発生回路。
JP9063031A 1997-03-17 1997-03-17 定電圧発生回路 Pending JPH10260741A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9063031A JPH10260741A (ja) 1997-03-17 1997-03-17 定電圧発生回路
US09/014,401 US6975164B1 (en) 1997-03-17 1998-01-27 Method and device for generating constant voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9063031A JPH10260741A (ja) 1997-03-17 1997-03-17 定電圧発生回路

Publications (1)

Publication Number Publication Date
JPH10260741A true JPH10260741A (ja) 1998-09-29

Family

ID=13217560

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9063031A Pending JPH10260741A (ja) 1997-03-17 1997-03-17 定電圧発生回路

Country Status (2)

Country Link
US (1) US6975164B1 (ja)
JP (1) JPH10260741A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1209549A3 (en) * 2000-11-20 2004-01-02 Nokia Corporation Voltage controller for a pulsed load, in particular for a mobile-telephone or telematics transmitter
US7248025B2 (en) 2004-04-30 2007-07-24 Nec Electronics Corporation Voltage regulator with improved power supply rejection ratio characteristics and narrow response band
JP2007328680A (ja) * 2006-06-09 2007-12-20 Rohm Co Ltd 電源回路
JP2010097598A (ja) * 2008-09-17 2010-04-30 Semiconductor Energy Lab Co Ltd 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050237106A1 (en) * 2004-04-22 2005-10-27 Oki Electric Industry Co., Ltd. Constant-current generating circuit
US7420397B2 (en) * 2004-06-02 2008-09-02 Stmicroelectronics Sa Low-consumption inhibit circuit with hysteresis
US7620084B1 (en) * 2005-03-25 2009-11-17 Science Research Laboratory, Inc. Methods and systems for laser diode control
US7471138B1 (en) * 2006-05-09 2008-12-30 Altera Corporation DC output voltage circuit with substantially flat PSRR
EP1973069B1 (en) * 2007-03-22 2013-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5163058B2 (ja) * 2007-11-02 2013-03-13 株式会社リコー 昇降圧型スイッチングレギュレータ
TWI353553B (en) * 2007-12-26 2011-12-01 Asustek Comp Inc Cpu core voltage supply
US7808308B2 (en) * 2009-02-17 2010-10-05 United Microelectronics Corp. Voltage generating apparatus
US8952747B1 (en) * 2013-02-28 2015-02-10 Marvell International Ltd. High-power non-linear voltage regulator
US9847291B2 (en) 2014-04-02 2017-12-19 Marvell World Trade Ltd. Circuits incorporating integrated passive devices having inductances in 3D configurations and stacked with corresponding dies
CN104793689A (zh) * 2015-04-10 2015-07-22 无锡中星微电子有限公司 基准电压源电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5218151A (en) 1975-08-01 1977-02-10 Yokogawa Hokushin Electric Corp Dc amplifier
US4634894A (en) 1985-03-04 1987-01-06 Advanced Micro Devices, Inc. Low power CMOS reference generator with low impedance driver
JP2695645B2 (ja) 1988-07-06 1998-01-14 日立建機株式会社 油圧駆動車両の原動機制御装置
JP2883625B2 (ja) * 1989-03-30 1999-04-19 株式会社東芝 Ｍｏｓ型充電回路
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
JP3057100B2 (ja) * 1991-02-12 2000-06-26 株式会社日立製作所 半導体集積回路装置
JP3177521B2 (ja) 1991-04-26 2001-06-18 ローム株式会社 電源回路
JPH0563151A (ja) 1991-09-03 1993-03-12 Toshiba Corp バツフア回路
JPH05102395A (ja) 1991-10-03 1993-04-23 Oki Electric Ind Co Ltd 半導体集積回路
JP2531104B2 (ja) * 1993-08-02 1996-09-04 日本電気株式会社 基準電位発生回路
JPH07286924A (ja) 1994-04-18 1995-10-31 Nippondenso Co Ltd センサ装置
JP3643389B2 (ja) 1994-07-27 2005-04-27 株式会社東芝 定電圧回路
JPH0869332A (ja) 1994-08-30 1996-03-12 Sanyo Electric Co Ltd 電圧発生回路
JPH08272461A (ja) 1995-03-30 1996-10-18 Seiko Instr Inc ボルテージ・レギュレータ
JPH0974347A (ja) * 1995-06-26 1997-03-18 Mitsubishi Electric Corp Ｍｏｓ集積回路
JP3516556B2 (ja) * 1996-08-02 2004-04-05 沖電気工業株式会社 内部電源回路
JP3315652B2 (ja) * 1998-09-07 2002-08-19 キヤノン株式会社 電流出力回路
FR2820904B1 (fr) * 2001-02-09 2003-06-13 Atmel Nantes Sa Dispositif generateur d'une tension de reference precise

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1209549A3 (en) * 2000-11-20 2004-01-02 Nokia Corporation Voltage controller for a pulsed load, in particular for a mobile-telephone or telematics transmitter
US7248025B2 (en) 2004-04-30 2007-07-24 Nec Electronics Corporation Voltage regulator with improved power supply rejection ratio characteristics and narrow response band
JP2007328680A (ja) * 2006-06-09 2007-12-20 Rohm Co Ltd 電源回路
JP2010097598A (ja) * 2008-09-17 2010-04-30 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
US6975164B1 (en) 2005-12-13

Similar Documents

Publication Publication Date Title
KR0132641B1 (ko) 기판 바이어스 회로
US5994939A (en) Variable delay cell with a self-biasing load
JPH10260741A (ja) 定電圧発生回路
JP4424546B2 (ja) パルス幅変調回路
JPH043110B2 (ja)
KR20100077271A (ko) 기준전압 발생회로
CN111752324B (zh) 基准电压产生电路以及半导体装置
JP3625918B2 (ja) 電圧発生回路
US6611177B2 (en) Voltage controlled oscillator including fluctuation transmitter for transmitting potential fluctuation by noise
KR101018950B1 (ko) 정전압 출력 회로
KR100343380B1 (ko) 전압 레벨 검출회로 및 이를 이용한 전압 발생회로
KR100818105B1 (ko) 내부 전압 발생 회로
JP2016054400A (ja) 水晶発振回路及び電子時計
JP2758893B2 (ja) 半導体装置の定電圧発生回路
JP7366692B2 (ja) 電源回路
JP3278635B2 (ja) 半導体集積回路
JP2004235875A (ja) タイミング信号発生回路および受信回路
JPH09265329A (ja) バイアス発生回路およびレギュレータ回路
JPH0798982A (ja) 基板バイアス回路
JP4829724B2 (ja) 発振回路
CN223194693U (zh) Osc供电电路、集成osc电路及集成电路芯片
TWI898797B (zh) 弛張振盪器
JP3055501B2 (ja) 差動増幅器及び差動増幅器を用いた電圧制御発振器
KR20150080102A (ko) 반도체 장치
US9621022B1 (en) Method and apparatus for generating complementary signals

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040914