JPH0644791A

JPH0644791A - 不揮発性半導体装置

Info

Publication number: JPH0644791A
Application number: JP12344293A
Authority: JP
Inventors: Akira Maruyama; 明丸山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-05-08
Filing date: 1993-04-27
Publication date: 1994-02-18
Also published as: US5426611A

Abstract

(57)【要約】【目的】消去動作においてもメモリートランジスタに
選択、非選択の消去動作を持たせることを可能であり、
消去後のメモリトランジスタのしきい値電位のばらつき
を小さくすることができる不揮発性半導体装置を提供す
ること。【構成】メモリートランジスタ１〜４は、消去選択時
には、ワードラインＷＬ１、２がＧＮＤレベル、ソース
ラインＳＬ１、２が高電圧レベル、ビットラインＢＬ
１、２がオープンレベルに設定され消去動作が行われ
る。また、消去非選択時には、ワードラインＷＬ１、２
が高電圧レベル、ソースラインＳＬ１がオープンレベ
ル、ビットラインＢＬ１、２がオープンレベルに設定さ
れ消去動作は行われない。そして、この消去選択、消去
非選択は、ワードライン信号の切り替えにより行われ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体装置に
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの消
去回路に関するものである。

【０００２】

【従来の技術】図１１は従来のフラッシュＥＥＰＲＯＭ
の回路図であり、説明を簡単にするために８つのメモリ
ートランジスタ構成として示している。但し、実際に
は、このメモリートランジスタから成るメモリー部は、
所望の数のメモリートランジスタがマトリックス状に配
列されることにより形成されている。そして、メモリー
部が大容量、例えば２５６Ｋｂｉｔの容量を持つ場合に
は、図１３に示すように、メモリー部を６４Ｋｂｉｔ単
位のブロック１３５〜１３８に分割する。そして、Ｘデ
コーダ回路等から成るブロック１３９、１４０は、これ
らのブロック間に配置されることになる。

【０００３】さて、図１１に示す従来の回路は、メモリ
ートランジスタ１〜８及びこのメモリートランジスタの
ソース領域とソースラインＳＬにより接続されたＮｃｈ
トランジスタ２０５、Ｐｃｈトランジスタ２０６を含ん
で構成される。そして、トランジスタ２０５、２０６の
ゲート電極には、インターフェイス回路２２３、インバ
ータ回路２３０を介して消去信号が入力される。ここ
で、インターフェイス回路２２３は、Ｖｄｄ−ＧＮＤの
電位振幅入力をＶｐｐ−ＧＮＤの電位振幅出力に変える
働きを持つ。

【０００４】メモリートランジスタ１〜８のコントロー
ル電極には、ワードラインＷＬ１、ＷＬ２、ＷＬ３、Ｗ
Ｌ４が接続される。また、メモリートランジスタ１〜８
のドレイン領域にはビットラインＢＬ１、ＢＬ２が接続
される。

【０００５】アドレス信号は、アドレスバッファ９２を
介してＸデコーダ回路１１８、Ｙデコーダ回路９４に入
力される。Ｘデコーダ回路１１８では、これによりメモ
リートランジスタのＸデコーダ信号が生成される。この
Ｘデコーダ信号は、インターフェイス部１１６に入力さ
れる。インターフェイス部１１６では、このＸデコーダ
信号の電位振幅がＶｄｄ−ＧＮＤからＶｐｐ−ＧＮＤに
変換され、前記のワードラインＷＬ１〜ＷＬ４へのワー
ドライン信号が生成される。また、Ｙデコーダ回路９４
では、これによりＹデコーダ信号が生成され、書き込み
消去制御回路１１９、センスアンプ９６に、このＹデコ
ーダ信号が出力される。

【０００６】書き込み消去制御回路１１９では、このＹ
デコーダ信号により、データの書き込み制御が行われ
る。即ち、書き込み消去制御回路１１９により、データ
バッファ９８を介して入力されたデータ信号が、このＹ
デコーダ信号をアドレスとしてメモリートランジスタ１
〜８に書き込まれる。更に、書き込み消去制御回路１１
９では、メモリートランジスタ１〜８に記憶されたデー
タの消去制御も行われる。

【０００７】また、センスアンプ９６では、メモリート
ランジスタ１〜８に記憶されたデータが、Ｙデコーダ信
号をアドレスとして読み出される。読み出されたデータ
は、データバッファ９８を介してデータ信号として出力
される。

【０００８】次に、この従来の回路の動作を、図１２の
電位図を用いて説明する。

【０００９】まず、書き込み動作について説明する。図
１２に示すように、メモリートランジスタ１を書き込む
場合には、ＷＬ１，ＢＬ１を各々高電位Ｖｐｐレベル、
ＷＬ２、ＷＬ３、ＷＬ４、ＢＬ２を各々ＧＮＤレベルと
する。さらに、消去信号をＬレベル（下側の論理反転レ
ベル）とすることでＮｃｈトランジスタ２０５をオン状
態、Ｐｃｈトランジスタ２０６をオフ状態にする。これ
により、ソースラインＳＬをＧＮＤレベルとし、メモリ
ートランジスタ１にチャンネル電流を発生させ、そのド
レイン領域端部にホットエレクトロンを発生させ、フロ
ーティングゲート電極に電子を注入することで書き込み
動作を行う。この場合、メモリートランジスタ２〜８で
はチャンネル電流が発生しないため書き込み動作は行わ
れない。

【００１０】次に、消去動作について説明する。図１２
に示すように、消去動作を行う場合は、ＷＬ１、ＷＬ
２、ＷＬ３、ＷＬ４を各々ＧＮＤレベル、ＢＬ１、ＢＬ
２を各々オープンレベルとする。更に、消去信号をＨレ
ベル（上側の論理反転レベル）としてＮｃｈトランジス
タ２０５をオフ状態、Ｐｃｈトランジスタ２０６をオン
状態にする。これにより、ソースラインＳＬをＶｐｐレ
ベルとし、メモリートランジスタ１〜８のフローティン
グゲート電極とソース領域間にトンネル電流を発生さ
せ、フローティングゲート電極からソース領域に電子を
放出することで消去動作を行う。

【００１１】

【発明が解決しようとする課題】上記従来技術では、メ
モリートランジスタ１〜８の消去動作を行う際には、ソ
ースラインが共通であり、ワードラインが全てＧＮＤレ
ベルとなる。従って、全てのメモリートランジスタを同
時に消去する動作、すなわち一括消去動作しか行なうこ
とができなかった。また、例えば図１３に示すようにメ
モリー部をブロック単位に分割したとしても、ソースラ
インは各ブロック１３５〜１３８の中で共通に用いられ
ているため、ブロック単位、例えば６４Ｋビット（５１
２×１２８ビット）単位でしか消去動作を行えなかっ
た。

【００１２】さて、フラッシュＥＥＰＲＯＭは、不揮発
性で、書き込み可能で、大容量であるという特徴をも
つ。そして、この特徴により、フラッシュＥＥＰＲＯＭ
は、従来の磁気ディスク、ハードディスク等との置き換
えを可能とするメモリとして注目を集めている。ところ
が、従来のフラッシュＥＥＰＲＯＭは、上記したように
一括消去あるいはブロック単位でしか消去動作を行えな
い。これに対して、例えば上記のハードディスク等で
は、コンピュータのオペレーティングシステムとの関係
で、５１２バイト単位でデータの書き込み消去が行われ
る。従って、これらのハードディスク等の置き換えを行
うためには、より少ない単位で消去動作を行うことがで
きるフラッシュＥＥＰＲＯＭが必要とされる。

【００１３】また、従来のように一括消去、あるいはブ
ロック単位でしか消去できないフラッシュＥＥＰＲＯＭ
では、消去動作の際に過剰電流が流れるという問題があ
った。即ち、一括消去によりソース、基板間に過剰電流
が流れると、いわゆるバンド間トンネリング電流が発生
して、しきい値電位Ｖｔｈの変化、書換え可能な回数の
減少、データの保持特性の劣化等の問題が生じた。

【００１４】更に、消去動作が一括消去、ブロック単位
でしか行えないと、消去動作後のメモリートランジスタ
のしきい値電位のばらつき幅が非常に大きくなるという
問題も生ずる。即ち、上記のように消去動作はフローテ
ィングゲート電極とソース領域間にトンネル電流を発生
させることによって行っているため、メモリートランジ
スタ間でそのばらつきが大きい。このため、一度に消去
動作を行うメモリートランジスタの数が大きくなれば大
きくなるほど、チップ内でのしきい値電位のばらつきが
大きくなることになる。特に、消去動作後のしきい値電
位がばらつき、過剰消去されデプレッション型となった
メモリートランジスタがチップ内に１つでも生じると、
そのメモリートランジスタが接続されるビット線にリー
ク電流が流れる。この結果、このビット線に接続される
メモリートランジスタを読み出しす際に、読み出し動作
不良という事態も生じてしまう。

【００１５】本発明はこのような問題を解決するもの
で、その目的とするところは電子の放出動作時、例えば
消去動作時においてもメモリートランジスタに消去動作
の選択、非選択性を持たせることが可能であり、消去後
のメモリトランジスタのしきい値電位のばらつきを小さ
くすることができる不揮発性半導体装置を提供すること
にある。

【００１６】

【課題を解決するための手段】本発明に係る不揮発性半
導体装置は、フローティングゲート電極と、コントロー
ルゲート電極と、第１、第２の拡散層とを備え、前記フ
ローティングゲート電極に対する電子の注入・放出動作
によりデータの記憶を行うメモリートランジスタをマト
リクス状に配列し、前記メモリートランジスタの第２の
拡散層が第２のラインに、第１の拡散層が第１のライン
に、コントロールゲート電極がワードラインに各々接続
された不揮発性半導体装置において、電子の放出動作時
に、前記メモリートランジスタの中で選択されたメモリ
ートランジスタの第１の拡散層にコントロールゲート電
極の電位よりも高い高電位を印加する手段を含み、前記
印加手段により高電位が印加されるメモリートランジス
タの選択・非選択が、前記メモリートランジスタのワー
ドライン信号の切り換えにより行われることを特徴とす
る。

【００１７】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタをマトリクス状
に配列し、前記メモリートランジスタの第２の拡散層が
第２のラインに、第１の拡散層が第１のラインに、コン
トロールゲート電極がワードラインに各々接続された不
揮発性半導体装置において、電子の放出動作時に、ワー
ドライン信号あるいはワードライン信号を生成するため
のデコーダ信号の切り換えにより選択されたメモリート
ランジスタの第１の拡散層にコントロールゲート電極の
電位よりも高い高電位を印加する手段と、前記メモリー
トランジスタのコントロール電極に所定の電位を印加す
る手段と、前記メモリートランジスタのしきい値電位を
検出する手段とを含み、前記しきい値電位の検出により
前記電子放出動作が停止されることを特徴とする。

【００１８】この場合、前記しきい値電位を検出する手
段は、前記メモリートランジスタの第２の拡散層に前記
コントロールゲート電極の電位よりも低い電位を印加す
ることで前記しきい値電位を検出する手段であることが
望ましい。

【００１９】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタをマトリクス状
に配列し、前記メモリートランジスタの第２の拡散層が
第２のラインに、第１の拡散層が第１のラインに、コン
トロールゲート電極がワードラインに各々接続された不
揮発性半導体装置において、電子の放出動作時に、ワー
ドライン信号あるいはワードライン信号を生成するため
のデコーダ信号の切り換えにより選択されたメモリート
ランジスタの第１の拡散層にコントロールゲート電極の
電位よりも高い高電位を印加する手段を含み、前記電子
の放出動作後に、前記メモリートランジスタのしきい値
電位をモニタするベリファイ動作手段を含むことを特徴
とする。

【００２０】

【作用】本発明の不揮発性半導体装置によれば、電子の
放出動作時、例えば消去動作時に、選択されたメモリー
トランジスタでは、第１の拡散層、例えばソース領域に
高電圧が印加されるため、トンネル電流が発生し消去動
作が行われる。一方、選択されないメモリートランジス
タでは、ソース領域に高電圧が印加されないため、トン
ネル電流が発生せず消去動作が行われない。そして、こ
の選択・非選択がワードライン信号の切り替えにより行
われる。

【００２１】また、本発明の不揮発性半導体装置によれ
ば、ワードライン信号あるいはデコーダ信号の切り替え
により選択されたメモリートランジスタの電子の放出動
作時、例えば消去動作時に、当該メモリトランジスタの
しきい値電位を検出することにより消去動作を停止する
ことができる。

【００２２】また、本発明の不揮発性半導体装置によれ
ば、ワードライン信号あるいはデコーダ信号の切り替え
により選択されたメモリートランジスタの電子の放出動
作後、例えば消去動作後に、当該メモリトランジスタの
しきい値電位をモニタするベリファイ動作を行うことが
できる。

【００２３】

【実施例】

（１）第１の実施例図１には本発明の第１の実施例が示される。ここでは説
明を簡単にするため４つのメモリートランジスタ構成と
して説明する。但し、実際には、このメモリートランジ
スタから成るメモリー部は、所望の数のメモリートラン
ジスタがマトリックス状に配列されることにより形成さ
れている。

【００２４】図１に示す第１の実施例は、メモリートラ
ンジスタ１〜４、Ｘデコーダ回路２１８、書き込み消去
制御回路２１９、ワードライン制御回路２２０を含んで
構成される。

【００２５】書き込み消去制御回路２１９では、メモリ
ートランジスタ１〜４の第２の拡散層、例えばドレイン
領域に接続されたビットラインＢＬ１、ＢＬ２を介し
て、メモリートランジスタ１〜４への書き込み動作及び
消去動作の制御が行われる。

【００２６】Ｘデコーダ回路２１８では、アドレスバッ
ファを介して入力されたアドレス信号がデコードされデ
コーダ信号ＤＳ１、ＤＳ２が生成される。そして、この
デコーダ信号ＤＳ１、ＤＳ２は、ワードライン制御回路
２２０に出力される。

【００２７】ワードライン制御回路２２０では、入力さ
れたデコーダ信号ＤＳ１、ＤＳ２及び消去信号により、
ワードラインＷＬ１、ＷＬ２及びソースラインＳＬ１、
ＳＬ２の制御が行われる。このワードラインＷＬ１、Ｗ
Ｌ２は、メモリートランジスタ１〜４のコントロールゲ
ートに接続され、ソースラインＳＬ１、ＳＬ２は、メモ
リートランジスタ１〜４の第１の拡散層、例えばソース
領域に接続される。

【００２８】ワードライン制御回路２２０では、インバ
ータ回路５２、クロックドゲート型インバータ回路４
３、４５からなる回路、また、インバータ回路５４、ク
ロックドゲート型インバータ回路４４、４６からなる回
路により、ＸＤＳ１、ＸＤＳ２信号が生成される。この
ＸＤＳ１、ＸＤＳ２信号は、消去信号による選択によ
り、デコーダ信号ＤＳ１、ＤＳ２を反転あるいは非反転
することで生成される。

【００２９】トランジスタ２１、２２、３７、３８、ト
ランジスタ９、１０、２５、２６、トランジスタ１１、
１２、２７、２８からなるインターフェイス回路１２
０、１２２、１２４は、Ｖｄｄ−ＧＮＤの電位振幅入力
をＶｐｐ−ＧＮＤの電位振幅出力に変える働きを持つ。
そして、インターフェイス回路１２２、１２４によりＸ
ＤＳ１、ＸＤＳ２信号の電位振幅が変更され、ワードラ
インＷＬ１、ＷＬ２へのワードライン信号が生成され
る。また、インターフェイス回路１２０により消去信号
の反転信号の電位振幅が変更され、これにより、トラン
ジスタ２３、３４、トランジスタ２４、４０からなる切
り替え回路の供給電源が生成される。

【００３０】次に、本第１の実施例の動作について、図
２の電位図を用いて説明する。

【００３１】まず、書き込み動作について説明する。図
２に示すように、書き込み動作を行う場合は消去信号を
Ｌレベルに設定する。これにより、Ｎｃｈトランジスタ
３４、４０がオン状態となるためソースラインＳＬ１、
ＳＬ２はＧＮＤレベルとなる。また、クロックドゲート
型インバータ回路４３、４４がオン状態、４５、４６が
オフ状態となる。この状態でメモリートランジスタ１に
対して書き込み動作を行う場合は、図２に示すように、
Ｘデコーダ回路２１８によりデコーダ信号ＤＳ１をＬレ
ベル、ＤＳ２をＨレベルに設定する。すると、前記のよ
うにクロックドゲート型インバータ回路４３、４４がオ
ン状態であるため、図２に示すように、ワードラインＷ
Ｌ１がＶｐｐレベル、ＷＬ２がＧＮＤレベルに設定され
る。また、書き込み消去制御回路２１９により、ビット
ラインＢＬ１をＶｐｐレベル、ＢＬ２をオープンレベル
に設定する。このように設定することで、メモリートラ
ンジスタ１のみ、コントロールゲート電極の電位とドレ
イン領域の電位とが同時にＶｐｐレベルとなる。この結
果、メモリートランジスタ１にのみチャンネル電流が発
生し、そのドレイン領域端部でホットエレクトロンが発
生し、フローティングゲート電極へ電子が注入される。
これにより、メモリートランジスタ１に対してのみ書き
込み動作が行われることになる。一方、メモリートラン
ジスタ２〜４では、コントロールゲート電極の電位とド
レイン領域の電位が同時にＶｐｐレベルとはならないた
め、チャンネル電流が発生せず書き込み動作は行われな
いことになる。

【００３２】次に消去動作について説明する。図２に示
すように、消去動作を行う場合は、消去信号をＨレベル
に設定する。これにより、クロックドゲート型インバー
タ回路４３、４４がオフ状態、４５、４６がオン状態と
なる。この状態でメモリートランジスタ１、２に対して
消去動作を行う場合は、Ｘデコーダ回路２１８により、
デコーダ信号ＤＳ１をＬレベル、ＤＳ２をＨレベルに設
定する。すると、図２に示すように、ワードラインＷＬ
１がＧＮＤレベル、ＷＬ２がＶｐｐレベルに設定され
る。また、消去信号はＨレベルに設定されているため、
インターフェイス回路１２０の出力はＶｐｐレベルとな
る。この結果、図２に示すように、ソースラインＳＬ１
はＶｐｐレベルに、ＳＬ２はオープンレベルに設定され
る。また、ビットラインＢＬ１、ＢＬ２は、書き込み消
去制御回路２１９により、オーブンレベルに設定する。
このように設定することで、メモリートランジスタ１、
２のみ、コントロールゲート電極の電位がＧＮＤレベ
ル、ソース領域の電位がＶｐｐレベルに設定されるた
め、フローティングゲート電極とソース領域間にトンネ
ル電流が発生する。この結果、フローティングゲート電
極からソース領域に電子を放出することで消去動作が行
われることになる。一方、メモリートランジスタ３、４
では、コントロールゲート電極の電位がＶｐｐレベル、
ソース領域の電位がオープンレベルであるため、トンネ
ル電流は発生せず、消去動作は行われない。

【００３３】次に読み出し動作を説明する。読み出し動
作を行う場合は、消去信号をＬレベルに設定する。これ
により、ソースラインＳＬ１、ＳＬ２はＧＮＤレベル、
また、クロックドゲート型インバータ回路４３、４４は
オン状態、４５、４６はオフ状態に設定される。この状
態で、ビットラインＢＬ１〜ＢＬ２を読み出し電位に
し、選択するデコーダ信号ＤＳｎをＬレベルとすること
で、ワードラインＷＬｎがＨレベルとなり、読み出し動
作が行われる。

【００３４】以上のように、本第１の実施例によれば、
読み出し動作時のみならず、消去動作時においても、選
択されたメモリートランジスタ１、２にのみ消去動作を
行うことができる。そして、選択されないメモリートラ
ンジスタ３、４については、消去動作は行われない。そ
して、この選択、非選択は、ワードライン信号の切り替
えにより、選択されたメモリートランジスタにのみ、そ
のソース領域に高電圧を印加することで行われる。

【００３５】これにより、従来は、一括あるいはブロッ
ク単位でしか行えなかった消去動作をワードライン単位
で行うことが可能となる。例えば、メモリー部が図１３
に示すような構成である場合は、１２８ビット単位での
消去が可能となる。更に、本第１の実施例の構成によれ
ば、１本のワードライン単位のみならず、複数本のワー
ドライン単位で消去範囲の選択・非選択を行うこともで
きる。このことは、図１において、デコーダ信号ＤＳ
１、ＤＳ２を共にＬレベルとすれば、メモリートランジ
スタ１〜４の全てについて消去動作を行うことができる
ことからも明らかである。従って、メモリー部が図１３
のような構成であれば、例えば４８本のワードライン単
位で消去範囲の選択・非選択を行うことにより、５１２
バイト単位で消去動作を行うことが可能となる。この結
果、本第１の実施例は、例えば５１２バイト単位でデー
タの書き込み消去を行っている磁気ディスク、ハードデ
ィスク等の置き換えを狙う不揮発性半導体メモリーとし
て最適の構成となる。なお、複数のデコーダ信号を共に
Ｌレベルとするには、例えばＸデコーダ回路２１８を以
下のような構成とすればよい。即ち、Ｘデコーダ回路に
入力される任意のアドレスの正論理信号であるＡ0 信
号、負論理信号である＊Ａ0 信号（＊は負論理を表すも
のとする）を、消去動作時に、消去信号により共に選択
状態になるように設定する。このようにすれば、消去動
作時に複数のデコーダ信号を共にＬレベルとすることが
可能となる。

【００３６】また、本第１の実施例によれば、上記のよ
うに１本あるいは複数本のワードライン単位で消去動作
が可能となるため、従来の一括消去あるいはブロック単
位の消去動作で生じていた過剰電流に関する問題を容易
に回避することができる。従って、例えばバンド間トン
ネリング電流の発生によるしきい値電位Ｖｔｈの変化、
書換え可能な回数の減少、データの保持特性の劣化等の
問題を有効に回避できる。この結果、メモリートランジ
スタの歩留まり、信頼性を非常に高めることができる。

【００３７】また、本第１の実施例によれば、メモリー
トランジスタの選択、非選択を、ワードライン信号の切
り替えにより行うことができる。このため、後述する図
９に示す回路、即ちメモリートランジスタの選択、非選
択をデコーダ信号ＤＳ１、ＤＳ２の切り替えにより直接
行う回路に比べ、トランジスタ数を大幅に少なくするこ
とができる。また、消去範囲を複数のワードライン単位
にすることも非常に容易に行うことができる。

【００３８】即ち、本実施例では、インターフェイス回
路１２０が、消去信号の反転信号を用いて、消去動作に
必要なＶｐｐ電源の供給を行っている。そして、メモリ
トランジスタのソース領域にこのＶｐｐ電源を供給する
か否か、即ち、メモリートランジスタの消去を選択する
か否かは、ワードライン信号の切り替えにより選択され
る。このため、例えば消去範囲を複数のワードライン単
位にする場合も、インターフェイス回路１２０を全てに
共通のＶｐｐ電源供給用の回路として使用することがで
きる。

【００３９】これに対して、選択、非選択をデコーダ信
号ＤＳ１、ＤＳ２の切り替えにより直接行っている図９
に示す回路では、ワードライン毎にインターフェイス回
路１３０を設けなければならないので、回路点数が本実
施例に比べ非常に増加する。この場合、例えば、図９に
示すようにソースラインＳＬ１を、ＷＬ１、ＷＬ２が接
続されるメモリートランジスタ１〜４に共通に使用する
ことで、これを防ぐことも考えられる。しかし、このよ
うにすると図９に示すように論理回路１３２が新たに必
要になるため、結局、回路点数の増加を防ぐことができ
ない。特に、例えば５１２バイト単位で消去可能とすべ
く、４８本のワードライン単位で消去可能な構成とする
場合は、論理回路１３２が非常に複雑化してしまう事態
も生ずる。これに対して、本第１の実施例では、このよ
うな事態は生じず、少ない回路点数で複数本のワードラ
イン単位で消去できる非常に優れた構成であることが理
解される。（２）第２の実施例図３には、本発明の第２の実施例が示される。本第２の
実施例は、図１に示す第１の実施例に対して、新たに、
トランジスタ１０８、１１０、トランジスタ１００、１
０２、トランジスタ１０４、１０６からなる回路が付加
された構成となっている。

【００４０】ここで、トランジスタ１０８、１１０から
なる回路は、消去動作時にビットラインＢＬ１、ＢＬ２
をＧＮＤレベルに設定するための回路である。また、ト
ランジスタ１００、１０２、トランジスタ１０４、１０
６からなる回路は、消去動作時に、それぞれワードライ
ンＷＬ１、ＷＬ２に定電位Ｖ１を供給するための回路で
ある。そして、この定電位Ｖ１の値は、トランジスタ１
００、１０２、２５、トランジスタ１０４、１０６、２
７のトランジスタ能力の関係により決定される。本第２
の実施例によれば、以上の構成により、１本あるいは複
数本のワードライン単位で消去動作を行った場合に、し
きい値電位が所定の値より小さくなったメモリートラン
ジスタを検出して、消去動作を自動的に停止することが
可能となる。これにより、しきい値電位のばらつきを少
なくすることができ、過剰消去を有効に防止できること
になる。

【００４１】以下、本実施例の動作を、図４の電位図を
用いて説明する。

【００４２】書き込み動作は、図４に示すように、消去
信号をＬレベルにすることで前述の第１の実施例と同様
の動作で行われる。なお、この場合、消去信号がＬレベ
ルであるため、トランジスタ１０８、１１０はオフ状態
であり、ビットラインＢＬ１、ＢＬ２に対するＧＮＤレ
ベルの設定は行われない。また、トランジスタ１００、
１０４もオフ状態であるため、ワードラインに対する定
電位Ｖ１の設定も行われない。

【００４３】次に消去動作について説明する。まず、消
去動作前に、予め前述の書き込み動作によりメモリート
ランジスタに書き込みを行っておく。次に、図４に示す
ように、消去信号をＨレベルに設定する。これにより、
クロックドゲート型インバータ回路４３、４４がオフ状
態、４５、４６がオン状態となる。また、トランジスタ
１００、１０４、１０８、１１０はオン状態、トランジ
スタ３４、４０はオフ状態となる。この状態でメモリー
トランジスタに対して消去動作を行う場合は、Ｘデコー
ダ回路２１８により、デコーダ信号ＤＳ１をＬレベル、
ＤＳ２をＨレベルに設定する。すると、図４に示すよう
に、ワードラインＷＬ１はトランジスタ２５、１００、
１０２のトランジスタ能力で決定される定電位Ｖ１に設
定され、ＷＬ２はＶｐｐレベルに設定される。なお、定
電位Ｖ１は電位Ｖｐｐよりも十分低くなるように設定す
る。消去信号はＨレベルに設定されているため、インタ
ーフェイス回路１２０の出力はＶｐｐレベルとなる。こ
の結果、図４に示すように、ソースラインＳＬ１はＶｐ
ｐレベルに、ＳＬ２はオープンレベルに設定される。更
に、ビットラインＢＬ１、ＢＬ２は、書き込み消去制御
回路２１９により何も電位を供給しない状態に設定す
る。このように設定すると、メモリートランジスタ１、
２のコントロールゲート電極の電位がＶ１、ソース領域
の電位がＶｐｐレベルとなるため、フローティングゲー
ト電極とソース領域間にトンネル電流が発生する。この
結果、フローティングゲート電極からソース領域に電子
を放出することで消去動作が行われることになる。

【００４４】さて、消去動作が進むと、メモリートラン
ジスタ１、２のしきい値電位Ｖｔｈは徐々に下がってく
る。この場合のビットラインＢＬ１またはＢＬ２の電位
をＶ２とし、メモリートランジスタの基板バイアス効果
に伴うしきい値電位の増加をＶ３とする。また、前記し
たように、メモリートランジスタ１、２のコントロール
ゲート電極にはＶ１の電位が印加されている。従って、
メモリートランジスタは、そのしきい値電位ＶｔｈがＶ
１−Ｖ２−Ｖ３よりも小さい値になった時にオン状態に
なる。この場合、トランジスタ２３の電流供給能力をメ
モリートランジスタ１、２、トランジスタ１０８、１１
０のそれよりも十分小さく設定しておく。すると、メモ
リートランジスタ１、２のいずれかがオン状態となるこ
とにより、図４に示すように、ソースラインＳＬ１の電
位がＮｃｈトランジスタ１０８または１１０を介してＧ
ＮＤレベル側に引っ張られる。この結果、ＳＬ１の電位
の低下が進む。ＳＬ１の電位が低下すると、メモリート
ランジスタのフローティングゲート電極とソース領域間
のトンネル電流も減少し、やがて消去動作が停止するこ
とになる。

【００４５】本第２の実施例の場合、Ｖ２は十分小さい
から、Ｖ２、Ｖ３は０Ｖと考えことができる。また、Ｎ
ｃｈトランジスター２５、１０２の電流供給能力をＰｃ
ｈトランジスター１００のそれよりも十分大きく設定し
ておくと、Ｖ１を例えば１．０Ｖと設定することができ
る。そうすると、メモリートランジスタのしきい値電位
Ｖｔｈが１．０Ｖより低くなったところで消去動作が停
止し、過剰消去動作を防止できることになる。

【００４６】以上のように本第２の実施例によれば、１
本あるは複数本のワードライン単位の範囲で消去動作を
行えるのみならず、消去動作時に当該範囲内に存在する
最もしきい値電位が低くなったメモリートランジスタの
しきい値電位を検出して、当該範囲にある全てのメモリ
ートランジスタの消去動作を停止することができる。本
第２の実施例はこのような構成となっているため、過剰
消去の防止を有効に行うことができるとともに、例えば
一括あるいはブロック単位で消去動作を行う場合に比べ
て、消去動作停止後のメモリートランジスタのしきい値
電位のばらつきを非常に少なくすることができる。この
様子が図５に示される。例えば、図５に示すように、メ
モリー部全体での消去動作停止後のしきい値電位のばら
つきが１．０〜Ｖａ（Ｖ）であったとする。すると、本
実施例によれば、１本あるいは複数本のワードライン単
位で消去動作を行いこれを停止することができるため、
消去動作停止後のしきい値電位のばらつきを１．０〜Ｖ
ｂ（Ｖ）の範囲（Ｖｂ＜Ｖａ）に収めることが可能とな
る。この結果、読み出し動作の安定性の向上を図れ、下
限動作マージンを大きくすることができる。即ち、メモ
リートランジスタのしきい値電位のばらつきが小さくな
ると、メモリートランジスタに流れる電流値のばらつき
も小さくなるため読み出し速度のばらつきを抑えること
ができ、読み出し動作の安定性の向上が図れる。また、
ばらついたメモリートランジスタのしきい値電位のう
ち、最も高いしきい値電位（図５におけるＶｂ）を低く
抑えることができるため、読み出し時の電源電圧を低く
抑えることができ、下限動作マージンを大きくすること
ができる。更に、下限動作マージンが向上するため、図
５におけるしきい値電位の範囲（１．０〜Ｖｂ）を上側
にシフトすることが可能となり、消去動作を停止させる
電位（図５における１．０Ｖ）をもっと大きな値に設定
することが可能なる。この結果、より安定した信頼性の
高い過剰消去防止手段を提供できることとなる。

【００４７】このように本第２の実施例によれば非常に
優れた性能の過剰消去防止手段を提供できるにもかかわ
らず、その回路構成が簡易で、部品点数が非常に少ない
という特徴をもっている。即ち、本第２の実施例で追加
される新たな構成は、図３に示すようにトランジスタ１
００、１０２、１０４、１０６、１０８、１１０のみで
あり、ビットライン毎に１個のトランジスタ、ワードラ
イン毎に２個のトランジスタが付加されるのみである。
従って、これらのトランジスタをメモリートランジスタ
間のピッチで定められる最小ピッチ内に容易に収めるこ
とができ、チップ面積の増加を有効に防止することがで
きる。

【００４８】また、本第２の実施例によれば、メモリー
トランジスタ１、２のいずれかがオン状態となると、即
座に、ソースラインＳＬ１がＧＮＤレベルに引っ張ら
れ、消去動作が停止する構成となっている。従って、メ
モリートランジスタのオン状態を検出してから消去動作
を停止するまでの時間が非常に高速であり、また、検出
感度も非常に高いという大きな利点をもつ。この結果、
より確実な過剰消去の防止を行うことができ、設計マー
ジン、プロセスマージンを大幅に向上させることができ
る。

【００４９】なお、本第２の実施例では、メモリートラ
ンジスタ１〜４のドレイン領域にＧＮＤ電位を印加して
しきい値電位を検出する場合について説明したが、本発
明はこれに限られるものではなく、Ｖ２の値は必ずしも
ＧＮＤレベルである必要はない。例えば、図６に示すよ
うな回路構成、即ち、Ｎｃｈトランジスタ１０８、１１
０をダイオード接続する回路構成とすれば、ドレイン領
域には、このＮｃｈトランジスタのしきい値電位分増加
した電位が付加されることになる。従って、Ｖｔｈ＝Ｖ
１−Ｖ２−Ｖ３の値が小さくなるため、消去動作が停止
するしきい値電位を低く設定できることになる。このよ
うに消去動作が停止するしきい値電位を低く設定できる
と、図５に示す１．０〜Ｖｂの範囲を下側にシフトする
ことが可能となり、下限動作マージンを向上させること
が可能となる。この結果、例えばメモリートランジスタ
の低電圧化等に対応することも可能となる。特に、この
場合のしきい値電位の増加分は、Ｎｃｈトランジスタ１
０８、１１０のしきい値電位により決定される。従っ
て、同じＮ型であるメモリートランジスタ１〜４とＮｃ
ｈトランジスタ１０８、１１０との間でプロセス変動に
対する適合性が保たれる。このため、よりプロセス変動
に対して安定性のあるしきい値電位検出手段を提供でき
ることになる。更に、この場合、消去信号による制御が
不要となるため、回路構成がより簡易になるという利点
もある。

【００５０】また、本発明におけるメモリートランジス
タのしきい値電位を検出する手段も、図３に示す構成の
ものに限らず、種々のものを用いることができる。例え
ば、消去動作時にビットラインＢＬ１、ＢＬ２の電位を
検出するしきい値電位検出手段を設け、メモリートラン
ジスタがオン状態になりビットラインＢＬ１、ＢＬ２の
電位が所定の電位になったところで、これを検出する。
そして、この検出した信号を用いて消去信号をＬレベル
に変更して、消去動作を停止する構成としてもよい。な
お、この場合のしきい値電位を検出する回路の構成とし
ては、例えば後述する図７に示すしきい値電位検出回路
２２７ような構成の回路を用いることができる。

【００５１】また、メモリートランジスタのしきい値電
位を検出する手段として、例えば、メモリートランジス
タがオン状態になった場合にビットラインＢＬ１、ＢＬ
２に流れる電流を検出することによりしきい値電位を検
出する構成としてもよい。検出後は、上記と同様にこの
検出信号を用いて消去信号をＬレベルに変更することに
より、消去動作を停止させることになる。（３）第３の実施例図７には、本発明の第３の実施例が示される。本第３の
実施例は、図１に示す第１の実施例に対して、新たに、
トランジスタ２２５、２２８、２２９、インバータ回路
２２６からなるしきい値電位検出回路２２７及び定電位
Ｖ１を生成するトランジスタ１００、１０２、トランジ
スタ１０４、１０６からなる回路が付加された構成とな
っている。

【００５２】本第３の実施例は、消去動作後に、メモリ
ートランジスタのしきい値電位がどの程度下がったかを
調べるベリファイ動作を行い、これによりメモリートラ
ンジスタのしきい値電位を適正に保つ場合の実施例であ
る。例えば、しきい値電位の低下を急激に引き起こさな
い弱い消去動作とこのベリファイ動作とを交互に繰り返
し、検出信号が切り替わったところで消去動作を停止す
れば、より確実なしきい値電位の設定値保証および過剰
消去の防止ができることになる。以下、本第３の実施例
の動作を図８の電位図を用いて説明する。

【００５３】書き込み動作は、図８に示すように、消去
信号をＬレベル、ベリファイ信号をＬレベルとすること
で第１の実施例と同様の動作で行われる。

【００５４】また、消去動作も、図８に示すように、消
去信号をＨレベル、ベリファイ信号をＬレベルとするこ
とで第１の実施例と同様の動作で行われる。但し、この
場合、第１の実施例と異なり、例えば、しきい値電位の
低下を急激に引き起こさない弱い消去動作を行う。そし
て、この弱い消去動作を行う毎に、メモリートランジス
タのしきい値電位がどの程度まで下がったかを調べるベ
リファイ動作を行い、これにより過剰消去を防止できる
ことになる。

【００５５】次に、このベリファイ動作について説明す
る。ベリファイ動作では、図８に示すように、消去信号
をＬレベル、ベリファイ信号をＨレベルに設定する。こ
れにより、Ｎｃｈトランジスタ３４、４０がオン状態と
なるためソースラインＳＬ１、ＳＬ２はＧＮＤレベルと
なる。また、クロックドゲート型インバータ回路４３、
４４がオン状態、４５、４６がオフ状態となる。更に、
Ｎｃｈトランジスタ２２８、２２９はオン状態となる。
この状態で、図８に示すように、Ｘデコーダ回路２１８
によりデコーダ信号ＤＳ１、ＤＳ２をともにＨレベルと
する。すると、ワードラインＷＬ１、ＷＬ２は定電位Ｖ
１、例えば１．０Ｖに設定される。また、書き込み消去
制御回路２１９はビットラインＢＬ１、ＢＬ２に何も電
位を供給しない状態に設定する。すると、ソースライン
ＳＬ１がＧＮＤレベル、ワードラインＷＬ１が１．０Ｖ
であるため、メモリートランジスタ１、２はそのしきい
値電位が１．０Ｖ以上である場合はオフ状態となる。こ
の結果、しきい値電位検出回路２２７内の電位Ｖ２はＰ
ｃｈトランジスタ２２５のプルアップによりＨレベルと
なり、検出信号はＬレベルとなる。

【００５６】一方、例えばメモリートランジスタ１、２
のいずれかのしきい値電位が１．０Ｖより小さくなった
場合は、そのメモリートランジスタがオン状態となる。
この場合、トランジスタ２２５の電流供給能力は、トラ
ンジスタ２２８、２２９、３４のそれよりも十分小さく
なるよう設定されている。従って、しきい値電位検出回
路２２７内の電位Ｖ２はＬレベルとなり、図８に示すよ
うに、検出信号はＨレベルとなる。この結果、検出信号
のＬレベルからＨレベルへの切り替わりによりメモリー
トランジスタのしきい値電位を検出することができるこ
ととなる。そして、この検出信号によりその後の消去動
作を行わないようにすれば、しきい値電位を適正な範囲
に設定することができ、過剰消去も防止できる。

【００５７】以上のように本第３の実施例によれば、１
本あるは複数本のワードライン単位の範囲で消去動作を
行えるのみならず、消去動作後に当該範囲内に存在する
最もしきい値電位が低くなったメモリートランジスタの
しきい値電位をベリファイ動作によりモニタしてこれを
検出することができる。これにより、前記の図５に示し
たように、例えば一括あるいはブロック単位で消去動作
を行う場合に比べて、消去動作停止後のメモリートラン
ジスタのしきい値電位のばらつきを非常に少なくするこ
とができる。従って、読み出し動作の安定性の向上を図
れ、下限動作マージンを大きくすることができる。更
に、この下限動作マージンが大きくなることにより、よ
り安定した信頼性の高い過剰消去防止手段を提供できる
こととなる。

【００５８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【００５９】例えば、上記した第２、第３の実施例で
は、消去を行うメモリートランジスタの選択、非選択
を、ワードライン信号の切り替えにより行う場合につい
て説明したが、本発明はこれに限られるものではない。
即ち、第２、第３の実施例におけるワードライン制御回
路を例えば図９に示すような構成とすることもできる。
図９に示すワードライン制御回路２２２では、消去を行
うメモリートランジスタの選択、非選択はデコーダ信号
ＤＳ１〜ＤＳ４の切り替えにより直接行われることにな
る。

【００６０】また、本実施例では、書き込み動作時に、
ホットエレクロンによりフローティングゲート電極に電
子を注入し、消去動作時にトンネル電流により電子を放
出する例について説明したが、本発明はこれに限られる
ものではない。即ち、ホットエレクトロンまたはトンネ
ル電流の別を問わず、少なくとも、フローティングゲー
ト電極への電子の放出・注入によりしきい値電位を調整
できるものであれば、各種のメモリーセルに適用でき
る。また、書き込み動作、消去動作の呼び名も全く問わ
ず、電子の放出・注入の相手先は、ドレイン領域、ソー
ス領域、半導体基板の別を問わない。従って、例えば、
図１０（Ａ）、（Ｂ）あるいは（Ｃ）（Ｄ）に示す構成
のメモリーセルにも適用できる。即ち、図１０（Ａ）、
（Ｃ）では、トンネル電流により、電子をドレイン領域
に放出することにより書き込み動作を行っており、図１
０（Ｂ）、（Ｄ）では、同様にトンネル電流により半導
体基板から電子を注入することにより消去動作を行って
いる。このような場合でも、本発明は、当然適用できる
ことになる。

【００６１】

【発明の効果】以上述べたように本発明の不揮発性半導
体装置によれば、ワードライン信号の切り替えにより選
択的にメモリトランジスタの電子の放出動作、例えば消
去動作を行うことが可能となった。

【００６２】また、本発明の不揮発性半導体装置によれ
ば、メモリトランジスタのしきい値電位を検出して電子
の放出動作、例えば消去動作を停止することにより、し
きい値電位のばらつきを小さくし、電子の過剰消去動作
を有効に防止することが可能となった。

【００６３】また、本発明の不揮発性半導体装置によれ
ば、電子の放出動作後、例えば消去動作後に、メモリト
ランジスタのしきい値電位をモニタするベリファイ動作
を行うことにより、しきい値電位のばらつきを小さく
し、電子の過剰消去動作を有効に防止することが可能と
なった。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体装置の第１の実施例を
示す回路図である。

【図２】第１の実施例の動作を説明するための電位図で
ある。

【図３】本発明の不揮発性半導体装置の第２の実施例を
示す回路図である。

【図４】第２の実施例の動作を説明するための電位図で
ある。

【図５】しきい値電位のばらつきについて説明するため
の概略説明図である。

【図６】第２の実施例のメモリートランジスタのドレイ
ン領域に印加する電位を変更する場合の回路図である。

【図７】本発明の不揮発性半導体装置の第３の実施例を
示す回路図である。

【図８】第３の実施例の動作を説明するための電位図で
ある。

【図９】デコーダ信号の切り替えにより消去を行うメモ
リトランジスタの選択を行う場合の回路図である。

【図１０】他の書き込み、消去動作を行うメモリートラ
ンジスタの一例を示す断面図である。

【図１１】従来の不揮発性半導体装置の実施例を示す回
路図である。

【図１２】従来の不揮発性半導体装置の動作を説明する
ための電位図である。

【図１３】メモリー部のブロック配置を説明するための
概略図である。

【符号の説明】

１〜８メモリートランジスタ２５〜４２、１０８、１１０、２２８、２２９Ｎｃｈ
トランジスタ９〜２４Ｐｃｈトランジスタ４３〜４６クロックドゲート型インバータ回路１２０、１２２、１２４インターフェイス回路２１８Ｘデコーダ回路２１９書き込み消去制御回路２２０ワードライン制御回路２２７しきい値電位検出回路ＷＬ１〜４ワードラインＢＬ１〜４ビットラインＤＳ１〜４デコーダ信号ＳＬ１、２ソースライン

Claims

【特許請求の範囲】

【請求項１】フローティングゲート電極と、コントロ
ールゲート電極と、第１、第２の拡散層とを備え、前記
フローティングゲート電極に対する電子の注入・放出動
作によりデータの記憶を行うメモリートランジスタをマ
トリクス状に配列し、前記メモリートランジスタの第２
の拡散層が第２のラインに、第１の拡散層が第１のライ
ンに、コントロールゲート電極がワードラインに各々接
続された不揮発性半導体装置において、電子の放出動作時に、前記メモリートランジスタの中で
選択されたメモリートランジスタの第１の拡散層にコン
トロールゲート電極の電位よりも高い高電位を印加する
手段を含み、前記印加手段により高電位が印加されるメモリートラン
ジスタの選択・非選択が、前記メモリートランジスタの
ワードライン信号の切り換えにより行われることを特徴
とする不揮発性半導体装置。
【請求項２】フローティングゲート電極と、コントロ
ールゲート電極と、第１、第２の拡散層とを備え、前記
フローティングゲート電極に対する電子の注入・放出動
作によりデータの記憶を行うメモリートランジスタをマ
トリクス状に配列し、前記メモリートランジスタの第２
の拡散層が第２のラインに、第１の拡散層が第１のライ
ンに、コントロールゲート電極がワードラインに各々接
続された不揮発性半導体装置において、電子の放出動作時に、ワードライン信号あるいはワード
ライン信号を生成するためのデコーダ信号の切り換えに
より選択されたメモリートランジスタの第１の拡散層に
コントロールゲート電極の電位よりも高い高電位を印加
する手段と、前記メモリートランジスタのコントロール
電極に所定の電位を印加する手段と、前記メモリートラ
ンジスタのしきい値電位を検出する手段とを含み、前記しきい値電位の検出により前記電子放出動作が停止
されることを特徴とする不揮発性半導体装置。
【請求項３】請求項２において、前記しきい値電位を検出する手段は、前記メモリートラ
ンジスタの第２の拡散層に前記コントロールゲート電極
の電位よりも低い電位を印加することで前記しきい値電
位を検出する手段であることを特徴とする不揮発性半導
体装置。
【請求項４】フローティングゲート電極と、コントロ
ールゲート電極と、第１、第２の拡散層とを備え、前記
フローティングゲート電極に対する電子の注入・放出動
作によりデータの記憶を行うメモリートランジスタをマ
トリクス状に配列し、前記メモリートランジスタの第２
の拡散層が第２のラインに、第１の拡散層が第１のライ
ンに、コントロールゲート電極がワードラインに各々接
続された不揮発性半導体装置において、電子の放出動作時に、ワードライン信号あるいはワード
ライン信号を生成するためのデコーダ信号の切り換えに
より選択されたメモリートランジスタの第１の拡散層に
コントロールゲート電極の電位よりも高い高電位を印加
する手段を含み、前記電子の放出動作後に、前記メモリートランジスタの
しきい値電位をモニタするベリファイ動作手段を含むこ
とを特徴とする不揮発性半導体装置。