JPH09153294A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09153294A JPH09153294A JP31126195A JP31126195A JPH09153294A JP H09153294 A JPH09153294 A JP H09153294A JP 31126195 A JP31126195 A JP 31126195A JP 31126195 A JP31126195 A JP 31126195A JP H09153294 A JPH09153294 A JP H09153294A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】データ読出し時における誤動作を防止すること
のできる不揮発性の半導体記憶装置を提供する。 【解決手段】本発明は、ディジット線３１〜３４および
ワード線３５〜３８に対応して、Ｙセレクタとして機能
するＮＭＯＳトランジスタ１〜４と、メモリセルアレイ
を２分割して形成されるメモリセル群２５およびメモリ
セル群２６と、書込み回路２１と、センスアンプ２２
と、Ｙデコーダ２３と、Ｘデコーダ２４と、メモリセル
群２５およびメモリセル群２６に対応する選択回路を形
成するＰＭＯＳトランジスタ２７およびＮＭＯＳトラン
ジスタ２８〜３０とを備えて構成される。なお、メモリ
セル群２５は、アドレス最上位ビットの信号１０１が
“０”レベルにて入力される時に選択され、メモリセル
群２６は、信号１０１が“１”レベルにて入力される時
に選択される。
のできる不揮発性の半導体記憶装置を提供する。 【解決手段】本発明は、ディジット線３１〜３４および
ワード線３５〜３８に対応して、Ｙセレクタとして機能
するＮＭＯＳトランジスタ１〜４と、メモリセルアレイ
を２分割して形成されるメモリセル群２５およびメモリ
セル群２６と、書込み回路２１と、センスアンプ２２
と、Ｙデコーダ２３と、Ｘデコーダ２４と、メモリセル
群２５およびメモリセル群２６に対応する選択回路を形
成するＰＭＯＳトランジスタ２７およびＮＭＯＳトラン
ジスタ２８〜３０とを備えて構成される。なお、メモリ
セル群２５は、アドレス最上位ビットの信号１０１が
“０”レベルにて入力される時に選択され、メモリセル
群２６は、信号１０１が“１”レベルにて入力される時
に選択される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルとしてフローティング型トランジス
タを用い、電気的に書き替え可能の不揮発性の半導体記
憶装置に関する。
し、特にメモリセルとしてフローティング型トランジス
タを用い、電気的に書き替え可能の不揮発性の半導体記
憶装置に関する。
【０００２】
【従来の技術】従来の、この種の半導体記憶装置の例と
しては、例えば、特開平５−２７４８９４号公報に、そ
の１例が提案されている。図４（ａ）は、当該従来例に
おけるメモリセルの構造を示す断面図であり、図４
（ｂ）は、当該断面図を簡略化して示す断面図である。
図４（ａ）に示されるように、Ｐ型半導体基板６０に
は、ドレインとして作用するＮ型拡散層（ドレイン）５
８、およびソースとして作用するＮ型拡散層（ソース）
５７が形成される。更に、Ｐ型半導体基板６０上には、
トンネル酸化膜５６が形成され、当該トンネル酸化膜５
６上には、フローティング・ゲート５５が形成される。
また、フローティング・ゲート５５上には、酸化膜５４
が形成され、この酸化膜５４上には、コントロ−ル・ゲ
ート５３が形成されている。
しては、例えば、特開平５−２７４８９４号公報に、そ
の１例が提案されている。図４（ａ）は、当該従来例に
おけるメモリセルの構造を示す断面図であり、図４
（ｂ）は、当該断面図を簡略化して示す断面図である。
図４（ａ）に示されるように、Ｐ型半導体基板６０に
は、ドレインとして作用するＮ型拡散層（ドレイン）５
８、およびソースとして作用するＮ型拡散層（ソース）
５７が形成される。更に、Ｐ型半導体基板６０上には、
トンネル酸化膜５６が形成され、当該トンネル酸化膜５
６上には、フローティング・ゲート５５が形成される。
また、フローティング・ゲート５５上には、酸化膜５４
が形成され、この酸化膜５４上には、コントロ−ル・ゲ
ート５３が形成されている。
【０００３】このようなメモリセルに書込みを行う場合
には、コントロール・ゲート５３にはＶCG＝１２Ｖ、Ｎ
型拡散層（ドレイン）５８にはＶDL＝７Ｖ程度の高電圧
が印加される。これにより、Ｎ型拡散層（ソース）５７
とＮ型拡散層（ドレイン）５８との間には、チャネル領
域において生成されるチャネル電流が流れるが、その後
に、Ｎ型拡散層（ドレイン）５８近傍の空乏層５９が延
びて、ピンチオフ点に到達する。そして、空乏層５９の
領域中の高電界により加速された電子の１部分（ホット
エレクトロン）が、酸化膜５６のエネルギー障壁を越え
て、フローティング・ゲート５５に注入される。これに
より、フローティング・ゲート５５内に電子が注入され
たメモリセルは書込み状態となり、書込み状態のメモリ
セルのしきい値ＶTMは７Ｖ程度の値となる。そして、書
込まれたメモリセルの内容を消去する場合には、紫外線
を照射することにより、フローティング・ゲート５５内
の電子を、酸化膜５４のエネルギー障壁を越えて放出さ
せることにより消去する。この消去作用により、フロー
ティング・ゲート５５内の電子の数が減少して消去状態
となり、しきい値ＶTMは２Ｖ程度に低下する。
には、コントロール・ゲート５３にはＶCG＝１２Ｖ、Ｎ
型拡散層（ドレイン）５８にはＶDL＝７Ｖ程度の高電圧
が印加される。これにより、Ｎ型拡散層（ソース）５７
とＮ型拡散層（ドレイン）５８との間には、チャネル領
域において生成されるチャネル電流が流れるが、その後
に、Ｎ型拡散層（ドレイン）５８近傍の空乏層５９が延
びて、ピンチオフ点に到達する。そして、空乏層５９の
領域中の高電界により加速された電子の１部分（ホット
エレクトロン）が、酸化膜５６のエネルギー障壁を越え
て、フローティング・ゲート５５に注入される。これに
より、フローティング・ゲート５５内に電子が注入され
たメモリセルは書込み状態となり、書込み状態のメモリ
セルのしきい値ＶTMは７Ｖ程度の値となる。そして、書
込まれたメモリセルの内容を消去する場合には、紫外線
を照射することにより、フローティング・ゲート５５内
の電子を、酸化膜５４のエネルギー障壁を越えて放出さ
せることにより消去する。この消去作用により、フロー
ティング・ゲート５５内の電子の数が減少して消去状態
となり、しきい値ＶTMは２Ｖ程度に低下する。
【０００４】次に、読出しの基本動作について説明す
る。図４において、コントロール・ゲート５３およびＮ
型拡散層（ドレイン）５８の双方にＶCG＝ＶDL＝５Ｖ程
度の電圧を印加し、メモリセルがＯＮするか否か、即ち
チャネル電流が流れるか否かにより、書込み状態“０”
または消去状態“１”の判定が行われる。この場合に、
データが書込まれている時には、フローティング・ゲー
ト５５に電子が注入されているために、しきい値ＶTMは
６Ｖ程度と高くなり、これにより、メモリセルはＯＦＦ
の状態となる。また、消去状態の時には、ＶTMは２Ｖ程
度となりメモリセルはＯＮの状態となる。
る。図４において、コントロール・ゲート５３およびＮ
型拡散層（ドレイン）５８の双方にＶCG＝ＶDL＝５Ｖ程
度の電圧を印加し、メモリセルがＯＮするか否か、即ち
チャネル電流が流れるか否かにより、書込み状態“０”
または消去状態“１”の判定が行われる。この場合に、
データが書込まれている時には、フローティング・ゲー
ト５５に電子が注入されているために、しきい値ＶTMは
６Ｖ程度と高くなり、これにより、メモリセルはＯＦＦ
の状態となる。また、消去状態の時には、ＶTMは２Ｖ程
度となりメモリセルはＯＮの状態となる。
【０００５】次に、図３を参照して、本従来例の書込み
動作および読出し動作について説明する。図３は当該従
来例のシステム構成を示す図である。図３に示されるよ
うに、本従来例は、ディジット線３１〜３４およびワー
ド線３５〜３８に対応して、Ｙセレクタとして機能する
ＮＭＯＳトランジスタ１〜４と、メモリセル・アレイを
形成するメモリセル５〜２０と、書込み回路２１と、セ
ンスアンプ２２と、Ｙデコーダ２３と、Ｘデコーダ２４
とを備えて構成される。
動作および読出し動作について説明する。図３は当該従
来例のシステム構成を示す図である。図３に示されるよ
うに、本従来例は、ディジット線３１〜３４およびワー
ド線３５〜３８に対応して、Ｙセレクタとして機能する
ＮＭＯＳトランジスタ１〜４と、メモリセル・アレイを
形成するメモリセル５〜２０と、書込み回路２１と、セ
ンスアンプ２２と、Ｙデコーダ２３と、Ｘデコーダ２４
とを備えて構成される。
【０００６】図３において、例えば、メモリセル１１に
データを書込む場合には、Ｙデコーダ２３により、Ｙセ
レクタとして機能するＮＭＯＳトランジスタ３を導通状
態とし、書込み回路２１により、ディジット線３３に対
して７Ｖ程度の高電圧を印加する。そして、Ｘデコーダ
２４により、ワード線３６に対しては１２Ｖ程度の高電
圧が印加される。これにより、メモリセル１１には、デ
ータが書込まれ、しきい値電圧ＶTMは６Ｖ程度になる。
また、逆に、上記の書込み状態にあるメモリセル１１の
データを読出す場合には、Ｘデコーダ２４により、ワー
ド線３６に対して５Ｖ程度の電圧を印加することによ
り、メモリセル１１のＯＮ／ＯＦＦ状態が判断される。
この場合には、メモリセル１１のしきい値ＶTMは６Ｖ程
度であるため、メモリセル１１はＯＦＦ状態になってお
り電流は流れない。この状態はセンスアンプ２２により
検出され、当該センスアンプ２２からは“０”レベルの
信号が出力される。
データを書込む場合には、Ｙデコーダ２３により、Ｙセ
レクタとして機能するＮＭＯＳトランジスタ３を導通状
態とし、書込み回路２１により、ディジット線３３に対
して７Ｖ程度の高電圧を印加する。そして、Ｘデコーダ
２４により、ワード線３６に対しては１２Ｖ程度の高電
圧が印加される。これにより、メモリセル１１には、デ
ータが書込まれ、しきい値電圧ＶTMは６Ｖ程度になる。
また、逆に、上記の書込み状態にあるメモリセル１１の
データを読出す場合には、Ｘデコーダ２４により、ワー
ド線３６に対して５Ｖ程度の電圧を印加することによ
り、メモリセル１１のＯＮ／ＯＦＦ状態が判断される。
この場合には、メモリセル１１のしきい値ＶTMは６Ｖ程
度であるため、メモリセル１１はＯＦＦ状態になってお
り電流は流れない。この状態はセンスアンプ２２により
検出され、当該センスアンプ２２からは“０”レベルの
信号が出力される。
【０００７】次に、消去状態にあるメモリセル、例え
ば、メモリセル７を読出す場合には、Ｘデコーダ２４に
より、ワード線３５に５Ｖ程度の電圧を印加する。メモ
リセル７のしきい値ＶTMは２Ｖ程度の状態にあるため、
これによりメモリセル７はＯＮの状態となって電流が流
れる。このメモリセル７の状態がセンスアンプ２２によ
り検出され、センスアンプ２２からは“１”が出力され
る。
ば、メモリセル７を読出す場合には、Ｘデコーダ２４に
より、ワード線３５に５Ｖ程度の電圧を印加する。メモ
リセル７のしきい値ＶTMは２Ｖ程度の状態にあるため、
これによりメモリセル７はＯＮの状態となって電流が流
れる。このメモリセル７の状態がセンスアンプ２２によ
り検出され、センスアンプ２２からは“１”が出力され
る。
【０００８】ここにおいて問題となるのは、データを書
込む場合に未書込み状態にあるメモリセルの状態であ
る。この問題点について、図３および図４（ｂ）のメモ
リセルの簡略断面図を参照して説明する。図４（ｂ）に
おいて、同一部分については、図４（ａ）と同一の符号
が付与されている。例えば、メモリセル１１（図３参
照）にデータを書込む場合には、未書込み状態にあるメ
モリセル１５（図３参照）においては、コントロール・
ゲート５１（図４（ｂ）参照）およびＮ型拡散層（ソー
ス）５５（図４（ｂ）参照）には共に０Ｖが印加され、
Ｎ型拡散層（ドレイン）５６（図４（ｂ）参照）には７
Ｖ程度の高電圧が印加されている。このように、Ｎ型拡
散層（ドレイン）５６（図４（ｂ）参照）に高電圧が印
加されることにより、フローティング・ゲート５３（図
４（ｂ）参照）の電位が上昇してチャネルが形成され、
電子の移動により電流が流れる。これに応じて、電子に
より、高電界の空乏層５７（図４（ｂ）参照）内におい
て衝突電離が生じ、これにより発生したホットエレクト
ロンがフローティング・ゲート５３（図４（ｂ）参照）
に注入されて、しきい値ＶTMが上昇する。これが、ドレ
イン・ディスターブ現象である。
込む場合に未書込み状態にあるメモリセルの状態であ
る。この問題点について、図３および図４（ｂ）のメモ
リセルの簡略断面図を参照して説明する。図４（ｂ）に
おいて、同一部分については、図４（ａ）と同一の符号
が付与されている。例えば、メモリセル１１（図３参
照）にデータを書込む場合には、未書込み状態にあるメ
モリセル１５（図３参照）においては、コントロール・
ゲート５１（図４（ｂ）参照）およびＮ型拡散層（ソー
ス）５５（図４（ｂ）参照）には共に０Ｖが印加され、
Ｎ型拡散層（ドレイン）５６（図４（ｂ）参照）には７
Ｖ程度の高電圧が印加されている。このように、Ｎ型拡
散層（ドレイン）５６（図４（ｂ）参照）に高電圧が印
加されることにより、フローティング・ゲート５３（図
４（ｂ）参照）の電位が上昇してチャネルが形成され、
電子の移動により電流が流れる。これに応じて、電子に
より、高電界の空乏層５７（図４（ｂ）参照）内におい
て衝突電離が生じ、これにより発生したホットエレクト
ロンがフローティング・ゲート５３（図４（ｂ）参照）
に注入されて、しきい値ＶTMが上昇する。これが、ドレ
イン・ディスターブ現象である。
【０００９】この未書込みのメモリセル１５（図３参
照）を読出そうとする場合には、Ｘデーコーダ２４（図
３参照）により、ワード線３９（図３参照）に５Ｖ程度
の電圧を印加し、当該メモリセル１５（図３参照）のＯ
Ｎ／ＯＦＦの状態がチェックされる。そこで、本来であ
れば消去状態（しきい値ＶTMが２Ｖ程度のため）にある
ために、メモリセル１５（図３参照）はＯＮして電流が
流れ、この電流を検出することにより、センスアンプ２
２からは“１”が出力される。しかしながら、ドレイン
・ディスターブによる影響を受けて、しきい値ＶTMが上
昇してスピードの劣化が生じ、当該劣化がひどくなった
場合には誤動作が生じる。即ち、しきい値ＶTMが上昇す
ることにより、メモリセル１５（図３参照）はＯＦＦの
状態となり電流が流れないので、センスアンプ２２から
は“０”が出力される状態となる。この現象について、
以下に、図５をも参照して説明する。
照）を読出そうとする場合には、Ｘデーコーダ２４（図
３参照）により、ワード線３９（図３参照）に５Ｖ程度
の電圧を印加し、当該メモリセル１５（図３参照）のＯ
Ｎ／ＯＦＦの状態がチェックされる。そこで、本来であ
れば消去状態（しきい値ＶTMが２Ｖ程度のため）にある
ために、メモリセル１５（図３参照）はＯＮして電流が
流れ、この電流を検出することにより、センスアンプ２
２からは“１”が出力される。しかしながら、ドレイン
・ディスターブによる影響を受けて、しきい値ＶTMが上
昇してスピードの劣化が生じ、当該劣化がひどくなった
場合には誤動作が生じる。即ち、しきい値ＶTMが上昇す
ることにより、メモリセル１５（図３参照）はＯＦＦの
状態となり電流が流れないので、センスアンプ２２から
は“０”が出力される状態となる。この現象について、
以下に、図５をも参照して説明する。
【００１０】今、１例として、メモリセルが２５６×２
５６ビット構成であり、書込み時間が１メモリセル当り
１００μｓの場合について考えるものとする。この場合
には、同一ディジット線上には２５６個のメモリセルが
つながれているために、書込みが行われると、ドレイン
・ディスターブの影響により、１つのメモリセルに対し
て、２５５×１００μｓのストレスがかかる。即ち、未
書込みメモリセルに対しては、２５．５ｍｓの間ストレ
スがかかると、しきい値電圧ＶTMが２Ｖから５．５Ｖ程
度に上昇する状態となり、このために、読出し時に、消
去状態を書込み状態にあるものと誤認してしまうという
不具合が生じる。
５６ビット構成であり、書込み時間が１メモリセル当り
１００μｓの場合について考えるものとする。この場合
には、同一ディジット線上には２５６個のメモリセルが
つながれているために、書込みが行われると、ドレイン
・ディスターブの影響により、１つのメモリセルに対し
て、２５５×１００μｓのストレスがかかる。即ち、未
書込みメモリセルに対しては、２５．５ｍｓの間ストレ
スがかかると、しきい値電圧ＶTMが２Ｖから５．５Ｖ程
度に上昇する状態となり、このために、読出し時に、消
去状態を書込み状態にあるものと誤認してしまうという
不具合が生じる。
【００１１】このように、ドレイン・ディスターブの影
響を受けて、特に消去メモリセルについては、読出し時
に不具合が生じる可能性がある。これは、同一ディジッ
ト線上につながれるメモリセルの数が多ければ多い程上
記のストレスが大きくなり、そのために、しきい値電圧
ＶTMも上昇し易い状態となり、読出し時において、誤動
作が発生する可能性がより一層高い状態となる。
響を受けて、特に消去メモリセルについては、読出し時
に不具合が生じる可能性がある。これは、同一ディジッ
ト線上につながれるメモリセルの数が多ければ多い程上
記のストレスが大きくなり、そのために、しきい値電圧
ＶTMも上昇し易い状態となり、読出し時において、誤動
作が発生する可能性がより一層高い状態となる。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、任意のメモリセルにデータを書込
む際に、同一ディジット線上につながれる非選択メモル
セルのしきい値電圧ＶTMが、ディジット線上に印加され
る高電圧により上昇し、これにより、データ読出し時
に、消去メモリセルを書込みメモリセルと誤認するとい
う欠点がある。
記憶装置においては、任意のメモリセルにデータを書込
む際に、同一ディジット線上につながれる非選択メモル
セルのしきい値電圧ＶTMが、ディジット線上に印加され
る高電圧により上昇し、これにより、データ読出し時
に、消去メモリセルを書込みメモリセルと誤認するとい
う欠点がある。
【００１３】本発明の目的は、メモリセルにデータを書
込む際に、対象とするメモリセル群を分割することによ
り、非選択メモリセルのストレスを低減して、データ読
出し時の誤動作を防止することにある。
込む際に、対象とするメモリセル群を分割することによ
り、非選択メモリセルのストレスを低減して、データ読
出し時の誤動作を防止することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に、不揮発性メモリとして形成される
半導体記憶装置において、複数のメモリセル群に分割さ
れて形成されるメモリセル・アレイと、データ書込み時
に、所定の選択制御信号により制御されて、前記メモリ
セル・アレイ内のデータ書込み対象のメモリセルを含む
メモリセル群を選択し、当該メモリセル群のソースを接
地するように作用するとともに、データ書込み対象外の
メモリセルを含むメモリセル群のソースをオープン状態
に設定するように作用するメモルセル群選択手段と、を
少なくとも備えて構成される。
は、半導体基板上に、不揮発性メモリとして形成される
半導体記憶装置において、複数のメモリセル群に分割さ
れて形成されるメモリセル・アレイと、データ書込み時
に、所定の選択制御信号により制御されて、前記メモリ
セル・アレイ内のデータ書込み対象のメモリセルを含む
メモリセル群を選択し、当該メモリセル群のソースを接
地するように作用するとともに、データ書込み対象外の
メモリセルを含むメモリセル群のソースをオープン状態
に設定するように作用するメモルセル群選択手段と、を
少なくとも備えて構成される。
【００１５】なお、前記複数のメモリセル群は、メモリ
セル・アレイのワード線に沿って分割されて生成するよ
うにしてもよい。
セル・アレイのワード線に沿って分割されて生成するよ
うにしてもよい。
【００１６】また、前記メモリセル・アレイが第１およ
び第２のメモリセル群により形成され、前記メモリセル
群選択手段が、ソースに電源電圧が供給され、ゲートに
前記選択制御信号が入力されるＰＭＯＳトランジスタ
と、ドレインが前記ＰＭＯＳトランジスタのドレインに
接続され、ゲートに前記選択制御信号が入力されて、ソ
ースが接地される第１のＮＭＯＳトランジスタと、ドレ
インが、前記第１のメモリセル群のソースに接続され、
ゲートが前記ＰＭＯＳトランジスタのドレインに接続さ
れて、ソースが接地される第２のＮＭＯＳトランジスタ
と、ドレインが、前記第２のメモリセル群のソースに接
続され、ゲートに前記選択制御信号が入力されて、ソー
スが接地される第３のＮＭＯＳトランジスタとを備えて
構成され、前記選択制御信号が、アドレス最上位ビット
の信号レベルにより設定されるようにしてもよい。
び第２のメモリセル群により形成され、前記メモリセル
群選択手段が、ソースに電源電圧が供給され、ゲートに
前記選択制御信号が入力されるＰＭＯＳトランジスタ
と、ドレインが前記ＰＭＯＳトランジスタのドレインに
接続され、ゲートに前記選択制御信号が入力されて、ソ
ースが接地される第１のＮＭＯＳトランジスタと、ドレ
インが、前記第１のメモリセル群のソースに接続され、
ゲートが前記ＰＭＯＳトランジスタのドレインに接続さ
れて、ソースが接地される第２のＮＭＯＳトランジスタ
と、ドレインが、前記第２のメモリセル群のソースに接
続され、ゲートに前記選択制御信号が入力されて、ソー
スが接地される第３のＮＭＯＳトランジスタとを備えて
構成され、前記選択制御信号が、アドレス最上位ビット
の信号レベルにより設定されるようにしてもよい。
【００１７】或はまた、前記メモリセル・アレイが第
１、第２、第３および第４のメモリセル群により形成さ
れ、前記メモリセル群選択手段が、第１および第２の選
択制御信号の論理和を出力する第１のＮＯＲ回路と、前
記第２の選択制御信号を反転して出力する第１のインバ
ータと、前記第１の選択制御信号と、前記第１のインバ
ータにより反転された第２の選択制御信号の論理和を出
力する第２のＮＯＲ回路と、前記第１の選択制御信号を
反転して出力する第２のインバータと、前記第２のイン
バータにより反転された第１の選択制御信号と、前記第
２の選択制御信号の論理和を出力する第３のＮＯＲ回路
と、前記第２のインバータにより反転された第１の選択
制御信号と、前記第１のインバータにより反転された第
２の選択制御信号の論理和を出力する第４のＮＯＲ回路
と、ドレインが前記第１のメモリセル群のソースに接続
され、ゲートが前記第１のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第１のＮＭＯＳトランジスタ
と、ドレインが前記第２のメモリセル群のソースに接続
され、ゲートが前記第２のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第２のＮＭＯＳトランジスタ
と、ドレインが前記第３のメモリセル群のソースに接続
され、ゲートが前記第３のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第３のＮＭＯＳトランジスタ
と、ドレインが前記第４のメモリセル群のソースに接続
され、ゲートが前記第４のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第４のＮＭＯＳトランジスタ
とを備えて構成され、前記第１の選択制御信号が、アド
レス最上位ビットの信号レベルにより設定され、前記第
２の選択制御信号が、アドレス最上位ビットから２ビッ
ト目の信号レベルにより設定されるようにしてもよい。
１、第２、第３および第４のメモリセル群により形成さ
れ、前記メモリセル群選択手段が、第１および第２の選
択制御信号の論理和を出力する第１のＮＯＲ回路と、前
記第２の選択制御信号を反転して出力する第１のインバ
ータと、前記第１の選択制御信号と、前記第１のインバ
ータにより反転された第２の選択制御信号の論理和を出
力する第２のＮＯＲ回路と、前記第１の選択制御信号を
反転して出力する第２のインバータと、前記第２のイン
バータにより反転された第１の選択制御信号と、前記第
２の選択制御信号の論理和を出力する第３のＮＯＲ回路
と、前記第２のインバータにより反転された第１の選択
制御信号と、前記第１のインバータにより反転された第
２の選択制御信号の論理和を出力する第４のＮＯＲ回路
と、ドレインが前記第１のメモリセル群のソースに接続
され、ゲートが前記第１のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第１のＮＭＯＳトランジスタ
と、ドレインが前記第２のメモリセル群のソースに接続
され、ゲートが前記第２のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第２のＮＭＯＳトランジスタ
と、ドレインが前記第３のメモリセル群のソースに接続
され、ゲートが前記第３のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第３のＮＭＯＳトランジスタ
と、ドレインが前記第４のメモリセル群のソースに接続
され、ゲートが前記第４のＮＯＲ回路の出力端に接続さ
れて、ソースが接地される第４のＮＭＯＳトランジスタ
とを備えて構成され、前記第１の選択制御信号が、アド
レス最上位ビットの信号レベルにより設定され、前記第
２の選択制御信号が、アドレス最上位ビットから２ビッ
ト目の信号レベルにより設定されるようにしてもよい。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１９】図１は本発明の第１の実施形態のシステム
構成図である。図１に示されるように、本実施形態は、
ディジット線３１〜３４およびワード線３５〜３８に対
応して、Ｙセレクタとして機能するＮＭＯＳトランジス
タ１〜４と、２分割されたメモリセルアレイに包含され
る、メモリセル５〜１２を含むメモリセル群２５および
メモリセル１３〜２０を含むメモリセル群２６と、書込
み回路２１と、センスアンプ２２と、Ｙデコーダ２３
と、Ｘデコーダ２４と、２分割されたメモリセル群２５
および２６に対応する選択回路を形成するＰＭＯＳトラ
ンジスタ２７およびＮＭＯＳトランジスタ２８〜３０と
を備えて構成される。なお、メモリセル群２５は、アド
レス最上位ビットの信号１０１が“０”レベルにて入力
される時に選択され、メモリセル群２６は、当該信号１
０１が“１”レベルにて入力される時に選択される。
構成図である。図１に示されるように、本実施形態は、
ディジット線３１〜３４およびワード線３５〜３８に対
応して、Ｙセレクタとして機能するＮＭＯＳトランジス
タ１〜４と、２分割されたメモリセルアレイに包含され
る、メモリセル５〜１２を含むメモリセル群２５および
メモリセル１３〜２０を含むメモリセル群２６と、書込
み回路２１と、センスアンプ２２と、Ｙデコーダ２３
と、Ｘデコーダ２４と、２分割されたメモリセル群２５
および２６に対応する選択回路を形成するＰＭＯＳトラ
ンジスタ２７およびＮＭＯＳトランジスタ２８〜３０と
を備えて構成される。なお、メモリセル群２５は、アド
レス最上位ビットの信号１０１が“０”レベルにて入力
される時に選択され、メモリセル群２６は、当該信号１
０１が“１”レベルにて入力される時に選択される。
【００２０】始めに、書込み動作について説明する。図
１において、例えば、メモリセル１１にデータを書込む
場合には、Ｙデコーダ２３により、Ｙセレクタとして機
能するＮＭＯＳトランジスタ３を導通状態とし、書込み
回路２１により、ディジット線３３に対して７Ｖ程度の
高電圧を印加する。他方、アドレス最上位ビットの信号
１０１が“０”レベルにて入力される。これにより、Ｐ
ＭＯＳトランジスタ２７はＯＮの状態となり、ＮＭＯＳ
トランジスタ２９もＯＮの状態となって、メモリセル群
２５のソースは、ＮＭＯＳトランジスタ２９を介してＧ
ＮＤに接地される。しかし、メモリセル群２６は、ＮＭ
ＯＳトランジスタ３０がＯＦＦの状態に保持されるため
に、そのソースはオープンの状態となっている。これに
よりメモリセル１１にはデータの書込みが行われて、し
きい値ＶTMは６Ｖ程度になる。
１において、例えば、メモリセル１１にデータを書込む
場合には、Ｙデコーダ２３により、Ｙセレクタとして機
能するＮＭＯＳトランジスタ３を導通状態とし、書込み
回路２１により、ディジット線３３に対して７Ｖ程度の
高電圧を印加する。他方、アドレス最上位ビットの信号
１０１が“０”レベルにて入力される。これにより、Ｐ
ＭＯＳトランジスタ２７はＯＮの状態となり、ＮＭＯＳ
トランジスタ２９もＯＮの状態となって、メモリセル群
２５のソースは、ＮＭＯＳトランジスタ２９を介してＧ
ＮＤに接地される。しかし、メモリセル群２６は、ＮＭ
ＯＳトランジスタ３０がＯＦＦの状態に保持されるため
に、そのソースはオープンの状態となっている。これに
よりメモリセル１１にはデータの書込みが行われて、し
きい値ＶTMは６Ｖ程度になる。
【００２１】ここにおいて、未書込みの状態にあるメモ
リセル１５について、従来の技術においては、既に説明
したように、ドレイン・ディスターブの影響によりメモ
リセル１５のしきい値ＶTMが上昇し、データ読出し時に
誤動作が生じるという問題が生じる。しかしながら、本
実施形態においては、メモリセルアレイが、メモリセル
群２５とメモリセル群２６とに２分割されて、アドレス
最上位ビットの信号１０１により、２つのメモリセル群
の何れか一方を選択することができるように構成されて
おり、このような構成を採ることにより、メモリセル１
５が含まれているメモリセル群２６のソースは、この時
点においてはオープン状態となっているため、当該メモ
リセル１５は、ドレイン・ディスターブの影響を殆ど受
けることがなく、従って、メモリセル１５のしきい値Ｖ
TMが上昇するという不具合は生じない。また、未書込み
メモリセルと、選択して書込もうとするメモリセルが、
同一メモリセル群に存在している場合においても、メモ
リセルが２分割されているために、ドレイン・ディスタ
ーブの影響を受ける度合は従来技術に対比して半減さ
れ、しきい値ＶTMが多少上昇することがあっても、デー
タ読出し時に誤動作を生じるという事態になる程のもの
ではない。
リセル１５について、従来の技術においては、既に説明
したように、ドレイン・ディスターブの影響によりメモ
リセル１５のしきい値ＶTMが上昇し、データ読出し時に
誤動作が生じるという問題が生じる。しかしながら、本
実施形態においては、メモリセルアレイが、メモリセル
群２５とメモリセル群２６とに２分割されて、アドレス
最上位ビットの信号１０１により、２つのメモリセル群
の何れか一方を選択することができるように構成されて
おり、このような構成を採ることにより、メモリセル１
５が含まれているメモリセル群２６のソースは、この時
点においてはオープン状態となっているため、当該メモ
リセル１５は、ドレイン・ディスターブの影響を殆ど受
けることがなく、従って、メモリセル１５のしきい値Ｖ
TMが上昇するという不具合は生じない。また、未書込み
メモリセルと、選択して書込もうとするメモリセルが、
同一メモリセル群に存在している場合においても、メモ
リセルが２分割されているために、ドレイン・ディスタ
ーブの影響を受ける度合は従来技術に対比して半減さ
れ、しきい値ＶTMが多少上昇することがあっても、デー
タ読出し時に誤動作を生じるという事態になる程のもの
ではない。
【００２２】次に、未書込みメモリセルと、選択して書
込もうとするメモリセルが、同一メモリセル群に存在し
ている場合の本実施形態の１具体例について、図５を参
照して説明する。なお、図５は、ストレスの加わる時間
と、しきい値ＶTMの電圧レベルが変化する関係を示す図
であり、Ａは書込み状態のメモリセルのしきい値を示
し、Ｂは消去状態のメモリセルのしきい値を示してあ
り、Ｃは読出し時におけるワード線の電圧を示してい
る。
込もうとするメモリセルが、同一メモリセル群に存在し
ている場合の本実施形態の１具体例について、図５を参
照して説明する。なお、図５は、ストレスの加わる時間
と、しきい値ＶTMの電圧レベルが変化する関係を示す図
であり、Ａは書込み状態のメモリセルのしきい値を示
し、Ｂは消去状態のメモリセルのしきい値を示してあ
り、Ｃは読出し時におけるワード線の電圧を示してい
る。
【００２３】今、１例として、メモリセルが２５６×２
５６ビット構成であり、書込み時間が１メモリセル当り
１００μｓの場合について考えるものとする。この場合
には、同一ディジット線上には２５６個のメモリセルが
つながれているために、書込みが行われると、ドレイン
・ディスターブの影響により、１つのメモリセルに対し
て、２５５×１００μｓ（２５．５ｍｓ）のストレスが
かかることになる。前述のように、従来技術において
は、この影響により、未書込みメモリセルのしきい値電
圧ＶTMが２Ｖから５．５Ｖ程度に上昇している。しか
し、本実施形態においては、メモリセルアレイが２分割
されているために、１つのメモリセルに対するストレス
は従来技術の場合の半分程度となり、この例において
は、１２７×１００μｓ（１２．７ｍｓ）で済むことに
なる。従って、本実施形態の場合には、しきい値電圧Ｖ
TMが２Ｖから２．７Ｖ程度までしか上昇せず、データ読
出し時における誤動作が生じることはない。
５６ビット構成であり、書込み時間が１メモリセル当り
１００μｓの場合について考えるものとする。この場合
には、同一ディジット線上には２５６個のメモリセルが
つながれているために、書込みが行われると、ドレイン
・ディスターブの影響により、１つのメモリセルに対し
て、２５５×１００μｓ（２５．５ｍｓ）のストレスが
かかることになる。前述のように、従来技術において
は、この影響により、未書込みメモリセルのしきい値電
圧ＶTMが２Ｖから５．５Ｖ程度に上昇している。しか
し、本実施形態においては、メモリセルアレイが２分割
されているために、１つのメモリセルに対するストレス
は従来技術の場合の半分程度となり、この例において
は、１２７×１００μｓ（１２．７ｍｓ）で済むことに
なる。従って、本実施形態の場合には、しきい値電圧Ｖ
TMが２Ｖから２．７Ｖ程度までしか上昇せず、データ読
出し時における誤動作が生じることはない。
【００２４】以上説明したように、本実施形態において
は、メモリセルアレイを２分割することにより、データ
書込み時において、非選択メモリセルのストレスを低減
することが可能となり、データ書込み動作に伴なう誤動
作を未然に防止することができる。
は、メモリセルアレイを２分割することにより、データ
書込み時において、非選択メモリセルのストレスを低減
することが可能となり、データ書込み動作に伴なう誤動
作を未然に防止することができる。
【００２５】次に、本発明の第２の実施形態について説
明する。
明する。
【００２６】図２は本発明の第２の実施形態のシステム
構成図である。図２に示されるように、本実施形態は、
ディジット線３１〜３４およびワード線３５〜３８に対
応して、Ｙセレクタとして機能するＮＭＯＳトランジス
タ１〜４と、４分割されたメモリセルアレイに包含され
る、メモリセル５〜８を含むメモリセル群３９、メモリ
セル９〜１２を含むメモリセル群４０、メモリセル１３
〜１６を含むメモリセル群４１およびメモリセル１７〜
２０を含むメモリセル群４２と、書込み回路２１と、セ
ンスアンプ２２と、Ｙデコーダ２３と、Ｘデコーダ２４
と、４分割されたメモリセルアレイに包含されるメモリ
セル群３９、４０、４１および４２に対応する選択回路
を形成するインバータ５１、５２、ＮＯＲ回路４３〜４
６およびＮＭＯＳトランジスタ４７〜５０とを備えて構
成される。なお、アドレス最上位ビットの信号１０１が
“０”レベルにて入力され、アドレス最上位ビットから
２ビット目の信号１０２が“０”レベルにて入力される
時にはメモリセル群３９が選択され、信号１０１が
“０”レベルにて入力され、信号１０２が“１”レベル
にて入力される時にはメモリセル群４０が選択される。
また信号１０１が“１”レベルにて入力され、信号１０
２が“０”レベルにて入力される時にはメモリセル群４
１が選択され、信号１０１が“１”レベルにて入力さ
れ、信号１０２が“１”レベルにて入力される時にはメ
モリセル群４２が選択される。
構成図である。図２に示されるように、本実施形態は、
ディジット線３１〜３４およびワード線３５〜３８に対
応して、Ｙセレクタとして機能するＮＭＯＳトランジス
タ１〜４と、４分割されたメモリセルアレイに包含され
る、メモリセル５〜８を含むメモリセル群３９、メモリ
セル９〜１２を含むメモリセル群４０、メモリセル１３
〜１６を含むメモリセル群４１およびメモリセル１７〜
２０を含むメモリセル群４２と、書込み回路２１と、セ
ンスアンプ２２と、Ｙデコーダ２３と、Ｘデコーダ２４
と、４分割されたメモリセルアレイに包含されるメモリ
セル群３９、４０、４１および４２に対応する選択回路
を形成するインバータ５１、５２、ＮＯＲ回路４３〜４
６およびＮＭＯＳトランジスタ４７〜５０とを備えて構
成される。なお、アドレス最上位ビットの信号１０１が
“０”レベルにて入力され、アドレス最上位ビットから
２ビット目の信号１０２が“０”レベルにて入力される
時にはメモリセル群３９が選択され、信号１０１が
“０”レベルにて入力され、信号１０２が“１”レベル
にて入力される時にはメモリセル群４０が選択される。
また信号１０１が“１”レベルにて入力され、信号１０
２が“０”レベルにて入力される時にはメモリセル群４
１が選択され、信号１０１が“１”レベルにて入力さ
れ、信号１０２が“１”レベルにて入力される時にはメ
モリセル群４２が選択される。
【００２７】次に、本実施形態における書込み動作につ
いて説明する。
いて説明する。
【００２８】１例として、メモリセル１１にデータを書
込む場合には、Ｙデコーダ２３より、Ｙセレクタとして
機能するＮＭＯＳトランジスタ３に“１”レベルの信号
が入力されて、ＮＭＯＳトランジスタ３はＯＮの状態と
なり、書込み回路２１によりディジット線３３には７Ｖ
程度の高電圧が印加される。そして、Ｘデコーダ２４に
より、ワード線３６に対しては１２Ｖ程度の高電圧が印
加される。他方、アドレス最上位ビットの信号１０１が
“０”レベルにて入力され、アドレス最上位ビットから
２ビット目の信号１０２が“１”レベルにて入力され
る。この信号１０１および信号１０２の入力を受けて、
インバータ５１、５２、ＮＯＲ回路４３〜４６およびＮ
ＭＯＳトランジスタ４７〜５０を含む選択回路により、
メモリセル群４０のソースは、ＮＭＯＳトランジスタ４
８を介してＧＮＤに接地され、メモリセル群３９、４１
および４２のソースはオープン状態となる。これによ
り、メモリセル１１にはデータが書込まれて、そのしき
い値ＶTMは６Ｖ程度になる。
込む場合には、Ｙデコーダ２３より、Ｙセレクタとして
機能するＮＭＯＳトランジスタ３に“１”レベルの信号
が入力されて、ＮＭＯＳトランジスタ３はＯＮの状態と
なり、書込み回路２１によりディジット線３３には７Ｖ
程度の高電圧が印加される。そして、Ｘデコーダ２４に
より、ワード線３６に対しては１２Ｖ程度の高電圧が印
加される。他方、アドレス最上位ビットの信号１０１が
“０”レベルにて入力され、アドレス最上位ビットから
２ビット目の信号１０２が“１”レベルにて入力され
る。この信号１０１および信号１０２の入力を受けて、
インバータ５１、５２、ＮＯＲ回路４３〜４６およびＮ
ＭＯＳトランジスタ４７〜５０を含む選択回路により、
メモリセル群４０のソースは、ＮＭＯＳトランジスタ４
８を介してＧＮＤに接地され、メモリセル群３９、４１
および４２のソースはオープン状態となる。これによ
り、メモリセル１１にはデータが書込まれて、そのしき
い値ＶTMは６Ｖ程度になる。
【００２９】この場合に、未書込み状態にあるメモリセ
ル１５については、前述の従来技術において既に説明し
たように、ドレイン・ディスターブの影響によりメモリ
セルのしきい値ＶTMが上昇し、データ読出し時に誤動作
を生じるという問題がある。しかしながら、本実施形態
においてはメモリセルが４分割されて、アドレス最上位
ビットの信号１０１と、アドレス最上位ビットの２番目
のビットの信号１０２により、４つのメモリセル群の内
の何れか１つのメモリセル群が選択されるように構成さ
れているために、上述のように、メモリセル１５が含ま
れているメモリセル群４１のソースはオープン状態とな
っており、これによりメモリセル１５はドレイン・ディ
スターブの影響を殆ど受けることがなく、そのしきい値
ＶTMが上昇するという不具合は生じない。また、未書込
みメモリセルと、選択して書込もうとするメモリセル
が、同一メモリセル群内に存在していても、メモリセル
アレイが４分割されているために、前述の第１の実施形
態の場合と同様に、ドレイン・ディスターブの影響が低
減され、分割数に対応して前記第１の実施形態の場合よ
りも更にその影響度が低減される。このために、しきい
値ＶTMが多少は上昇することがあったとしても、データ
読出し時に誤動作を生じるという事態になる程のもので
はない。以下に、未書込みメモリセルと、選択して書込
もうとするメモリセルが、同一メモリセル群に存在して
いる場合の本実施形態の１具体例について、図５を参照
して説明する。
ル１５については、前述の従来技術において既に説明し
たように、ドレイン・ディスターブの影響によりメモリ
セルのしきい値ＶTMが上昇し、データ読出し時に誤動作
を生じるという問題がある。しかしながら、本実施形態
においてはメモリセルが４分割されて、アドレス最上位
ビットの信号１０１と、アドレス最上位ビットの２番目
のビットの信号１０２により、４つのメモリセル群の内
の何れか１つのメモリセル群が選択されるように構成さ
れているために、上述のように、メモリセル１５が含ま
れているメモリセル群４１のソースはオープン状態とな
っており、これによりメモリセル１５はドレイン・ディ
スターブの影響を殆ど受けることがなく、そのしきい値
ＶTMが上昇するという不具合は生じない。また、未書込
みメモリセルと、選択して書込もうとするメモリセル
が、同一メモリセル群内に存在していても、メモリセル
アレイが４分割されているために、前述の第１の実施形
態の場合と同様に、ドレイン・ディスターブの影響が低
減され、分割数に対応して前記第１の実施形態の場合よ
りも更にその影響度が低減される。このために、しきい
値ＶTMが多少は上昇することがあったとしても、データ
読出し時に誤動作を生じるという事態になる程のもので
はない。以下に、未書込みメモリセルと、選択して書込
もうとするメモリセルが、同一メモリセル群に存在して
いる場合の本実施形態の１具体例について、図５を参照
して説明する。
【００３０】今、１例として、メモリセルが２５６×２
５６ビット構成であり、書込み時間が１メモリセル当り
１００μｓの場合について考えるものとする。この場合
には、同一ディジット線上には２５６個のメモリセルが
つながれているために、書込みが行われると、ドレイン
・ディスターブの影響により、１つのメモリセルに対し
て、２５５×１００μｓ（２５．５ｍｓ）のストレスが
かかることになる。前述のように、従来技術において
は、この影響により、未書込みメモリセルのしきい値電
圧ＶTMが２Ｖから５．５Ｖ程度に上昇している。しか
し、本実施形態においては、メモリセルアレイが４分割
されているために、１つのメモリセルに対するストレス
は従来技術の場合の１／４程度の６３×１００μｓ
（６．３ｍｓ）で済むことになる。従って、本実施形態
の場合には、しきい値電圧ＶTMは殆ど上昇することかな
く、従って、データ読出し時における誤動作が生じるこ
とはない。
５６ビット構成であり、書込み時間が１メモリセル当り
１００μｓの場合について考えるものとする。この場合
には、同一ディジット線上には２５６個のメモリセルが
つながれているために、書込みが行われると、ドレイン
・ディスターブの影響により、１つのメモリセルに対し
て、２５５×１００μｓ（２５．５ｍｓ）のストレスが
かかることになる。前述のように、従来技術において
は、この影響により、未書込みメモリセルのしきい値電
圧ＶTMが２Ｖから５．５Ｖ程度に上昇している。しか
し、本実施形態においては、メモリセルアレイが４分割
されているために、１つのメモリセルに対するストレス
は従来技術の場合の１／４程度の６３×１００μｓ
（６．３ｍｓ）で済むことになる。従って、本実施形態
の場合には、しきい値電圧ＶTMは殆ど上昇することかな
く、従って、データ読出し時における誤動作が生じるこ
とはない。
【００３１】以上説明したように、本実施形態において
は、メモリセルアレイを４分割することにより、データ
書込み時において、非選択メモリセルのストレスを低減
してしきい値電圧ＶTMの上昇を抑制することが可能とな
り、データ書込み動作に伴なう誤動作を未然に防止する
ことができる。
は、メモリセルアレイを４分割することにより、データ
書込み時において、非選択メモリセルのストレスを低減
してしきい値電圧ＶTMの上昇を抑制することが可能とな
り、データ書込み動作に伴なう誤動作を未然に防止する
ことができる。
【００３２】なお、上記の実施形態においては、メモリ
セルアレイを２分割する場合と４分割する場合について
説明しているが、本発明の適用により、当該メモリセル
アレイの分割数を更に多くすることによって、非選択メ
モリセルのストレスを低減してしきい値電圧ＶTMの上昇
を抑制する作用がより一層顕著となり、データ書込み動
作に伴なう誤動作防止効果が更に改善されることは云う
までもない。
セルアレイを２分割する場合と４分割する場合について
説明しているが、本発明の適用により、当該メモリセル
アレイの分割数を更に多くすることによって、非選択メ
モリセルのストレスを低減してしきい値電圧ＶTMの上昇
を抑制する作用がより一層顕著となり、データ書込み動
作に伴なう誤動作防止効果が更に改善されることは云う
までもない。
【００３３】また、上記の実施形態の説明においては、
非選択メモリセル群のソースをオープン状態にして、ド
レイン・ディスターブの影響を低減する場合について説
明しているが、ソースをディジット線と同一電圧に接続
して、ドレイン・ディスターブの影響を低減することも
可能である。
非選択メモリセル群のソースをオープン状態にして、ド
レイン・ディスターブの影響を低減する場合について説
明しているが、ソースをディジット線と同一電圧に接続
して、ドレイン・ディスターブの影響を低減することも
可能である。
【００３４】
【発明の効果】以上説明したように、本発明は、メモリ
セルアレイを複数のメモリセル群に分割して、データ書
込み時に選択メモリセルを含むメモリセル群のソースを
ＧＮＤに接地し、当該メモリセル群以外のメモリセル群
のソースはオープン状態にすることにより、非選択メモ
リセルにおけるドレイン・ディスターブを影響が低減さ
れ、これにより消去メモリセルのしきい値電圧の上昇を
抑制することが可能となり、データ読出し時における誤
動作を防止することができるという効果がある。
セルアレイを複数のメモリセル群に分割して、データ書
込み時に選択メモリセルを含むメモリセル群のソースを
ＧＮＤに接地し、当該メモリセル群以外のメモリセル群
のソースはオープン状態にすることにより、非選択メモ
リセルにおけるドレイン・ディスターブを影響が低減さ
れ、これにより消去メモリセルのしきい値電圧の上昇を
抑制することが可能となり、データ読出し時における誤
動作を防止することができるという効果がある。
【図１】本発明の第１の実施形態のシステム構成図であ
る。
る。
【図２】本発明の第２の実施形態のシステム構成図であ
る。
る。
【図３】従来例のシステム構成図である。
【図４】メモリセルの断面図である。
【図５】ストレスの加わる時間と、しきい値電圧との関
係を示す図である。
係を示す図である。
１〜４ ＮＭＯＳトランジスタ ５〜２０ メモリセル ２１ 書込み回路 ２２ センスアンプ ２３ Ｙデコーダ ２４ Ｘデコーダ ２５、２６、３９〜４２ メモリセル群 ２７ ＰＭＯＳトランジスタ ２８〜３０、４７〜５０ ＮＭＯＳトランジスタ ３１〜３４ ディジット線 ３５〜３８ ワード線 ４３〜４６ ＮＯＲ回路 ５１、５２ インバータ ５３ コントロール・ゲート ５４ 酸化膜 ５５ フローティング・ゲート ５６ トンネル酸化膜 ５７ Ｎ層拡散層（ソース） ５８ Ｎ層拡散層（ドレイン） ５９ 空乏層 ６０ Ｐ型半導体基板
Claims (4)
- 【請求項１】 半導体基板上に、不揮発性メモリとして
形成される半導体記憶装置において、 複数のメモリセル群に分割されて形成されるメモリセル
・アレイと、 データ書込み時に、所定の選択制御信号により制御され
て、前記メモリセル・アレイ内のデータ書込み対象のメ
モリセルを含むメモリセル群を選択し、当該メモリセル
群のソースを接地するように作用するとともに、データ
書込み対象外のメモリセルを含むメモリセル群のソース
をオープン状態に設定するように作用するメモルセル群
選択手段と、 を少なくとも備えて構成されることを特徴とする半導体
記憶装置。 - 【請求項２】 前記複数のメモリセル群が、メモリセル
・アレイのワード線に沿って分割されて生成される請求
項１記載の半導体記憶装置。 - 【請求項３】 前記メモリセル・アレイが第１および第
２のメモリセル群により形成され、 前記メモリセル群選択手段が、ソースに電源電圧が供給
され、ゲートに前記選択制御信号が入力されるＰＭＯＳ
トランジスタと、 ドレインが前記ＰＭＯＳトランジスタのドレインに接続
され、ゲートに前記選択制御信号が入力されて、ソース
が接地される第１のＮＭＯＳトランジスタと、 ドレインが、前記第１のメモリセル群のソースに接続さ
れ、ゲートが前記ＰＭＯＳトランジスタのドレインに接
続されて、ソースが接地される第２のＮＭＯＳトランジ
スタと、 ドレインが、前記第２のメモリセル群のソースに接続さ
れ、ゲートに前記選択制御信号が入力されて、ソースが
接地される第３のＮＭＯＳトランジスタと、を備えて構
成され、 前記選択制御信号が、アドレス最上位ビットの信号レベ
ルにより設定されることを特徴とする請求項１および２
記載の半導体記憶装置。 - 【請求項４】 前記メモリセル・アレイが第１、第２、
第３および第４のメモリセル群により形成され、 前記メモリセル群選択手段が、第１および第２の選択制
御信号の論理和を出力する第１のＮＯＲ回路と、 前記第２の選択制御信号を反転して出力する第１のイン
バータと、 前記第１の選択制御信号と、前記第１のインバータによ
り反転された第２の選択制御信号の論理和を出力する第
２のＮＯＲ回路と、 前記第１の選択制御信号を反転して出力する第２のイン
バータと、 前記第２のインバータにより反転された第１の選択制御
信号と、前記第２の選択制御信号の論理和を出力する第
３のＮＯＲ回路と、 前記第２のインバータにより反転された第１の選択制御
信号と、前記第１のインバータにより反転された第２の
選択制御信号の論理和を出力する第４のＮＯＲ回路と、 ドレインが前記第１のメモリセル群のソースに接続さ
れ、ゲートが前記第１のＮＯＲ回路の出力端に接続され
て、ソースが接地される第１のＮＭＯＳトランジスタ
と、 ドレインが前記第２のメモリセル群のソースに接続さ
れ、ゲートが前記第２のＮＯＲ回路の出力端に接続され
て、ソースが接地される第２のＮＭＯＳトランジスタ
と、 ドレインが前記第３のメモリセル群のソースに接続さ
れ、ゲートが前記第３のＮＯＲ回路の出力端に接続され
て、ソースが接地される第３のＮＭＯＳトランジスタ
と、 ドレインが前記第４のメモリセル群のソースに接続さ
れ、ゲートが前記第４のＮＯＲ回路の出力端に接続され
て、ソースが接地される第４のＮＭＯＳトランジスタ
と、 を備えて構成され、 前記第１の選択制御信号が、アドレス最上位ビットの信
号レベルにより設定され、前記第２の選択制御信号が、
アドレス最上位ビットから２ビット目の信号レベルによ
り設定されることを特徴とする請求項１および２記載の
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31126195A JPH09153294A (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
| US08/755,410 US5774398A (en) | 1995-11-29 | 1996-11-22 | Non-volatile semiconductor memory having a memory cell array divided into memory cell groups |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31126195A JPH09153294A (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153294A true JPH09153294A (ja) | 1997-06-10 |
Family
ID=18015019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31126195A Pending JPH09153294A (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5774398A (ja) |
| JP (1) | JPH09153294A (ja) |
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|---|---|---|---|---|
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-
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- 1995-11-29 JP JP31126195A patent/JPH09153294A/ja active Pending
-
1996
- 1996-11-22 US US08/755,410 patent/US5774398A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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