JPH064479Y2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH064479Y2 JPH064479Y2 JP17100487U JP17100487U JPH064479Y2 JP H064479 Y2 JPH064479 Y2 JP H064479Y2 JP 17100487 U JP17100487 U JP 17100487U JP 17100487 U JP17100487 U JP 17100487U JP H064479 Y2 JPH064479 Y2 JP H064479Y2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- bit line
- semiconductor memory
- equalization
- memory device
- Prior art date
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- Expired - Lifetime
Links
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- 230000003068 static effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
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Landscapes
- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】 (イ)産業上の利用分野 本考案は半導体メモリ装置、特にＡＴＤ機能を有するス
タティック型半導体メモリ装置に関する。
タティック型半導体メモリ装置に関する。
(ロ)従来の技術 スタティック型半導体メモリはダイナミック型半導体メ
モリの様にリフレッシュ動作が不用であり、外部クロッ
クが不用であるので、大変使用し易いが、動作時の消費
電力が大きくなる欠点があった。
モリの様にリフレッシュ動作が不用であり、外部クロッ
クが不用であるので、大変使用し易いが、動作時の消費
電力が大きくなる欠点があった。
この欠点を改善する方法としてＡＴＤ(Address Transit
ion Detector)回路が、例えば特公昭６０−５７１５６
号公報（Ｇ１１Ｃ 11/34）等で知られている。この方
法は、アドレス入力信号の変化を検出して、これにより
ビット線のプリチャージを開始し、信号の伝達タイミン
グに応じてプリチャージを順次終了させることにより、
内部回路動作をダイナミック動作として低消費電力を図
るとともに、外部からはサイクルタイムとアクセスタイ
ムの一致を図り、外部クロック不用のスタティックメモ
リとしての使用を可能とするものである。
ion Detector)回路が、例えば特公昭６０−５７１５６
号公報（Ｇ１１Ｃ 11/34）等で知られている。この方
法は、アドレス入力信号の変化を検出して、これにより
ビット線のプリチャージを開始し、信号の伝達タイミン
グに応じてプリチャージを順次終了させることにより、
内部回路動作をダイナミック動作として低消費電力を図
るとともに、外部からはサイクルタイムとアクセスタイ
ムの一致を図り、外部クロック不用のスタティックメモ
リとしての使用を可能とするものである。
ＡＴＤ回路を有するスタティック型半導体メモリのメモ
リアレイを第３図に示す。メモリセルはゲート、ドレイ
ン間が互いに交差接続されたＮチャンネル記憶ＭＯＳト
ランジスタＱ６，Ｑ７と、そのドレインに接続された抵
抗Ｒ１，Ｒ２と、ビット線ＢＬ，▲▼へ情報を伝え
るＮチャンネルトランスファ用ＭＯＳトランジスタＱ
４．Ｑ５とで形成されている。斯るメモリセルの抵抗Ｒ
１，Ｒ２の接続点には電源が供給され、トランスファ用
ＭＯＳトランジスタＱ４，Ｑ５のゲートはワード線ＷＬ
に接続されている。ビット線ＢＬ，▲▼の一端には
プリチャージ用ＭＯＳトランジスタＱ１，Ｑ２が設けら
れ、ビット線ＢＬ，▲▼間にはＰチャンネルのイコ
ライズ用ＭＯＳトランジスタＱ３が設けられている。
リアレイを第３図に示す。メモリセルはゲート、ドレイ
ン間が互いに交差接続されたＮチャンネル記憶ＭＯＳト
ランジスタＱ６，Ｑ７と、そのドレインに接続された抵
抗Ｒ１，Ｒ２と、ビット線ＢＬ，▲▼へ情報を伝え
るＮチャンネルトランスファ用ＭＯＳトランジスタＱ
４．Ｑ５とで形成されている。斯るメモリセルの抵抗Ｒ
１，Ｒ２の接続点には電源が供給され、トランスファ用
ＭＯＳトランジスタＱ４，Ｑ５のゲートはワード線ＷＬ
に接続されている。ビット線ＢＬ，▲▼の一端には
プリチャージ用ＭＯＳトランジスタＱ１，Ｑ２が設けら
れ、ビット線ＢＬ，▲▼間にはＰチャンネルのイコ
ライズ用ＭＯＳトランジスタＱ３が設けられている。
斯るメモリアレイは次の様に動作する。先ずアドレス信
号が入力されるとＡＴＤ回路からクロックφＰ，φＥが
メモリアレイに供給される。クロックφＰが供給される
と、プリチャージ用ＭＯＳトランジスタＱ１，Ｑ２がオ
ンして、ビット線ＢＬ，▲▼のプリチャージを開始
する。次にクロックφＥが立ち上がると、インバータＩ
Ｖを介してイコライズ用ＭＯＳトランジスタＱ３をオン
させて、両ビット線ＢＬ，▲▼を短絡して両ビット
線ＢＬ，▲▼の電位をイコライズして短時間にプリ
チャージを終了する。その後、所定のワード線ＷＬ、ビ
ット線ＢＬ，▲▼をデコーダで指定して、メモリセ
ルの情報の読み出しあるいは書き込み動作を行う。なお
この期間中はプリチャージ用ＭＯＳトランジスタＱ１，
Ｑ２およびイコライズ用ＭＯＳトランジスタＱ３をオフ
しておく。
号が入力されるとＡＴＤ回路からクロックφＰ，φＥが
メモリアレイに供給される。クロックφＰが供給される
と、プリチャージ用ＭＯＳトランジスタＱ１，Ｑ２がオ
ンして、ビット線ＢＬ，▲▼のプリチャージを開始
する。次にクロックφＥが立ち上がると、インバータＩ
Ｖを介してイコライズ用ＭＯＳトランジスタＱ３をオン
させて、両ビット線ＢＬ，▲▼を短絡して両ビット
線ＢＬ，▲▼の電位をイコライズして短時間にプリ
チャージを終了する。その後、所定のワード線ＷＬ、ビ
ット線ＢＬ，▲▼をデコーダで指定して、メモリセ
ルの情報の読み出しあるいは書き込み動作を行う。なお
この期間中はプリチャージ用ＭＯＳトランジスタＱ１，
Ｑ２およびイコライズ用ＭＯＳトランジスタＱ３をオフ
しておく。
(ハ)考案が解決しようとする問題点 しかしながら斯上したスタティック型半導体メモリにお
いて、第４図に示す如くクロックφＰとφＥとを同期さ
せると、イコライズ用ＭＯＳトランジスタＱ３がプリチ
ャージ用ＭＯＳトランジスタＱ１，Ｑ２と同時にオンす
るので、ビット線ＢＬ，▲▼の電位が十分に上昇す
る以前にイコライズされ、両ビット線ＢＬ，▲▼の
電位は書き込み臨界電圧以下でプリチャージを終了する
ことがあり、この状態で各メモリセルのトランスファ用
ＭＯＳトランジスタＱ４，Ｑ５をオンするとメモリセル
の情報が破壊されてしまう問題点があった。
いて、第４図に示す如くクロックφＰとφＥとを同期さ
せると、イコライズ用ＭＯＳトランジスタＱ３がプリチ
ャージ用ＭＯＳトランジスタＱ１，Ｑ２と同時にオンす
るので、ビット線ＢＬ，▲▼の電位が十分に上昇す
る以前にイコライズされ、両ビット線ＢＬ，▲▼の
電位は書き込み臨界電圧以下でプリチャージを終了する
ことがあり、この状態で各メモリセルのトランスファ用
ＭＯＳトランジスタＱ４，Ｑ５をオンするとメモリセル
の情報が破壊されてしまう問題点があった。
この問題点を改良するためには、クロックφＥをクロッ
クφＰからビット線ＢＬ，▲▼の電位が書き込み臨
界電圧より上昇するまで遅らせる様にタイミング設計を
する必要があり、またクロックφＥの立ち上がりを十分
に遅らせるとサイクルタイム内でのイコライズ期間が短
かくなり、十分なビット線のイコライズが行えない問題
点もあった。
クφＰからビット線ＢＬ，▲▼の電位が書き込み臨
界電圧より上昇するまで遅らせる様にタイミング設計を
する必要があり、またクロックφＥの立ち上がりを十分
に遅らせるとサイクルタイム内でのイコライズ期間が短
かくなり、十分なビット線のイコライズが行えない問題
点もあった。
(ニ)問題点を解決するための手段 本考案は斯上した問題点に鑑みてなされ、プリチャージ
のためのクロック信号とビット線の電位とを入力したゲ
ート回路を介してイコライゼーション用ＭＯＳトランジ
スタに印加することにより、従来の問題点を改善した半
導体メモリ装置を実現するものである。
のためのクロック信号とビット線の電位とを入力したゲ
ート回路を介してイコライゼーション用ＭＯＳトランジ
スタに印加することにより、従来の問題点を改善した半
導体メモリ装置を実現するものである。
(ホ)作用 本考案に依れば、プリチャージ用クロック信号φＰとビ
ット線ＢＬ，▲▼の電位をゲート回路を介してイコ
ライゼーション用ＭＯＳトランジスタＱ３のゲートに印
加しているので、プリチャージ用クロック信号φＰが立
ち上がりビット線ＢＬ，▲▼へのプリチャージが開
始され、ビット線ＢＬ，▲▼の電位がメモリセルの
書き込み臨界電圧より上昇すればゲート回路の出力φ
ＰＥが立ち下がり、イコライゼーション用ＭＯＳトラン
ジスタＱ３がオンしてイコライゼーションを開始する。
ット線ＢＬ，▲▼の電位をゲート回路を介してイコ
ライゼーション用ＭＯＳトランジスタＱ３のゲートに印
加しているので、プリチャージ用クロック信号φＰが立
ち上がりビット線ＢＬ，▲▼へのプリチャージが開
始され、ビット線ＢＬ，▲▼の電位がメモリセルの
書き込み臨界電圧より上昇すればゲート回路の出力φ
ＰＥが立ち下がり、イコライゼーション用ＭＯＳトラン
ジスタＱ３がオンしてイコライゼーションを開始する。
(ヘ)実施例 本考案の一実施例を第１図および第２図を参照して詳述
する。なお第３図と同一構成要素には同一符号を付して
ある。
する。なお第３図と同一構成要素には同一符号を付して
ある。
本考案に依るＡＴＤ回路を有するスタティック型半導体
メモリのメモリアレイを第１図に示す。メモリセルは第
３図と同様に、Ｎチャンネル記憶ＭＯＳトランジスタＱ
６，Ｑ７と、抵抗Ｒ１，Ｒ２と、Ｎチャンネルトランス
ファ用ＭＯＳトランジスタＱ４，Ｑ５とで形成される。
このメモリセルはビット線ＢＬ，▲▼とワード線Ｗ
Ｌとに接続され、ビット線ＢＬ，▲▼の一端にはプ
リチャージ用のＮチャンネルＭＯＳトランジスタＱ１，
Ｑ２が設けられ、ビット線ＢＬ，▲▼間にはイコラ
イズ用のＰチャンネルＭＯＳトランジスタＱ３が設けら
れている。
メモリのメモリアレイを第１図に示す。メモリセルは第
３図と同様に、Ｎチャンネル記憶ＭＯＳトランジスタＱ
６，Ｑ７と、抵抗Ｒ１，Ｒ２と、Ｎチャンネルトランス
ファ用ＭＯＳトランジスタＱ４，Ｑ５とで形成される。
このメモリセルはビット線ＢＬ，▲▼とワード線Ｗ
Ｌとに接続され、ビット線ＢＬ，▲▼の一端にはプ
リチャージ用のＮチャンネルＭＯＳトランジスタＱ１，
Ｑ２が設けられ、ビット線ＢＬ，▲▼間にはイコラ
イズ用のＰチャンネルＭＯＳトランジスタＱ３が設けら
れている。
本考案の最も特徴とする点は３入力ＮＡＮＤゲート回路
Ｇにある。この３入力ＮＡＮＤゲート回路Ｇには、プリ
チャージ用クロックφＰとビット線ＢＬ，▲▼の電
位とが入力され、ゲート回路Ｇの出力はイコライズ用Ｍ
ＯＳトランジスタＱ３に接続されている。なおこのゲー
ト回路Ｇのスレッシュホールド電位VT *はメモリセルの
書き込み臨界電圧よりも高く設定されている。
Ｇにある。この３入力ＮＡＮＤゲート回路Ｇには、プリ
チャージ用クロックφＰとビット線ＢＬ，▲▼の電
位とが入力され、ゲート回路Ｇの出力はイコライズ用Ｍ
ＯＳトランジスタＱ３に接続されている。なおこのゲー
ト回路Ｇのスレッシュホールド電位VT *はメモリセルの
書き込み臨界電圧よりも高く設定されている。
次に斯るメモリアレイの動作を説明する。先ずアドレス
信号が入力されるとＡＴＤ回路からクロックφＰがメモ
リアレイに供給される。このクロックφＰはプリチャー
ジ用ＭＯＳトランジスタＱ１，Ｑ２をオンし、ビット線
ＢＬ，▲▼にプリチャージを開始する。即ち、第２
図のビット線▲▼の電位は徐々に上昇し始める。ビ
ット線▲▼のメモリセルの書き込み臨界電圧を超え
ると、３入力ＮＡＮＤゲート回路Ｇの出力が立ち下が
り、イコライズ用ＭＯＳトランジスタＱ３がオンして両
ビット線ＢＬ，▲▼のイコライズを開始する。従っ
て３入力ＮＡＮＤゲート回路Ｇの出力φＰＥは自動発生
させることができ、複雑なタイミング設計を不要とでき
る。
信号が入力されるとＡＴＤ回路からクロックφＰがメモ
リアレイに供給される。このクロックφＰはプリチャー
ジ用ＭＯＳトランジスタＱ１，Ｑ２をオンし、ビット線
ＢＬ，▲▼にプリチャージを開始する。即ち、第２
図のビット線▲▼の電位は徐々に上昇し始める。ビ
ット線▲▼のメモリセルの書き込み臨界電圧を超え
ると、３入力ＮＡＮＤゲート回路Ｇの出力が立ち下が
り、イコライズ用ＭＯＳトランジスタＱ３がオンして両
ビット線ＢＬ，▲▼のイコライズを開始する。従っ
て３入力ＮＡＮＤゲート回路Ｇの出力φＰＥは自動発生
させることができ、複雑なタイミング設計を不要とでき
る。
(ト)考案の効果 本考案に依れば、３入力ＮＡＮＤゲート回路Ｇの出力φ
ＰＥでイコライズ用ＭＯＳトランジスタを制御している
ので、ビット線ＢＬ，▲▼の電位がメモリセルの書
き込み臨界電圧を超えると直ちにイコライズを開始す
る。この結果、クロックφＰより自動的にクロックφ
ＰＥを形成できるので複雑なタイミング設計を不要とす
る利点を有する。
ＰＥでイコライズ用ＭＯＳトランジスタを制御している
ので、ビット線ＢＬ，▲▼の電位がメモリセルの書
き込み臨界電圧を超えると直ちにイコライズを開始す
る。この結果、クロックφＰより自動的にクロックφ
ＰＥを形成できるので複雑なタイミング設計を不要とす
る利点を有する。
第１図は本考案に依る半導体メモリ装置を説明する回路
図、第２図は本考案の動作を説明する波形図、第３図は
従来の半導体メモリ装置を説明する回路図、第４図は従
来の動作を説明する波形図である。 Ｑ１，Ｑ２……プリチャージ用ＮチャンネルＭＯＳトラ
ンジスタ、Ｑ３……イコライズ用ＰチャンネルＭＯＳト
ランジスタ、Ｑ４，Ｑ５……トランスファ用Ｎチャンネ
ルＭＯＳトランジスタ、Ｑ６，Ｑ７……記憶用Ｎチャン
ネルＭＯＳトランジスタ、Ｇ……３入力ＮＡＮＤゲート
回路、Ｒ１，Ｒ２……抵抗、ＢＬ，▲▼……ビット
線、ＷＬ……ワード線。
図、第２図は本考案の動作を説明する波形図、第３図は
従来の半導体メモリ装置を説明する回路図、第４図は従
来の動作を説明する波形図である。 Ｑ１，Ｑ２……プリチャージ用ＮチャンネルＭＯＳトラ
ンジスタ、Ｑ３……イコライズ用ＰチャンネルＭＯＳト
ランジスタ、Ｑ４，Ｑ５……トランスファ用Ｎチャンネ
ルＭＯＳトランジスタ、Ｑ６，Ｑ７……記憶用Ｎチャン
ネルＭＯＳトランジスタ、Ｇ……３入力ＮＡＮＤゲート
回路、Ｒ１，Ｒ２……抵抗、ＢＬ，▲▼……ビット
線、ＷＬ……ワード線。
Claims (1)
- 【請求項１】一対のビット線間に複数個接続されたスタ
ティック型メモリセルと前記ビット線端部に接続された
プリチャージ用ＭＯＳトランジスタと前記ビット線間に
接続するイコライゼーション用ＭＯＳトランジスタとを
有する半導体メモリ装置において、前記プリチャージ用
ＭＯＳトランジスタをオンさせるクロック信号及び前記
ビット線のそれぞれの電位を入力とし、出力を前記イコ
ライゼーション用ＭＯＳトランジスタに印加するゲート
回路を備え、前記ビット線のプリチャージに続き、前記
ビット線の電位のイコライズを行うことを特徴とする半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17100487U JPH064479Y2 (ja) | 1987-11-09 | 1987-11-09 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17100487U JPH064479Y2 (ja) | 1987-11-09 | 1987-11-09 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0175398U JPH0175398U (ja) | 1989-05-22 |
| JPH064479Y2 true JPH064479Y2 (ja) | 1994-02-02 |
Family
ID=31462441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17100487U Expired - Lifetime JPH064479Y2 (ja) | 1987-11-09 | 1987-11-09 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064479Y2 (ja) |
-
1987
- 1987-11-09 JP JP17100487U patent/JPH064479Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0175398U (ja) | 1989-05-22 |
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