JPH0645355A - Manufacture of thin film transitor - Google Patents
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶表示素子等に用いら
れる薄膜トランジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor used in a liquid crystal display device or the like.
【０００２】[0002]
【従来の技術】アクティブマトリクス方式の液晶表示素
子のコスト低減と信頼性向上の実現のために、低温プロ
セスを用いて周辺駆動回路を、表示素子と同一基板上に
形成する駆動回路一体型アクティブマトリクス液晶表示
素子の研究が活発に行われている。周辺駆動回路は１０
メガヘルツ程度の周波数で動作させる必要があるため、
回路に用いるトランジスタとしては、高速動作が可能な
多結晶シリコン薄膜トランジスタが現在最も有望と考え
られている。高性能な薄膜トランジスタを形成するため
には、低温プロセスによる活性層シリコン膜の高品質化
が重要となるが、そのための方法として、固相成長法や
エキシマレーザアニール法等が開発されている。特にエ
キシマレーザアニール法は、他の高品質化の方法に比べ
移動度の高い薄膜トランジスタが得られている。2. Description of the Related Art In order to reduce the cost and improve reliability of an active matrix type liquid crystal display element, a peripheral driving circuit is formed on the same substrate as the display element by using a low temperature process. Liquid crystal display devices have been actively researched. 10 peripheral drive circuits
Since it is necessary to operate at a frequency of about megahertz,
As a transistor used in a circuit, a polycrystalline silicon thin film transistor capable of high speed operation is currently considered to be the most promising. In order to form a high-performance thin film transistor, it is important to improve the quality of the active layer silicon film by a low temperature process. As a method therefor, a solid phase growth method, an excimer laser annealing method, etc. have been developed. In particular, the excimer laser annealing method has obtained a thin film transistor having higher mobility than other high quality methods.
【０００３】通常の多結晶シリコン薄膜トランジスタの
製造プロセスにおいては、ソース・ドレイン領域の活性
化と活性層シリコン膜の高品質化のために２回のアニー
ルを行っている。この２回のアニールを１回のエキシマ
レーザアニールにより同時に行い工程数を低減する方法
が提案されている〔固体素子コンファレンス（ＳＳＤ
Ｍ）１９９０，ｐｐ．９６７−９７０〕。In a normal manufacturing process of a polycrystalline silicon thin film transistor, annealing is performed twice in order to activate the source / drain regions and improve the quality of the active layer silicon film. A method has been proposed in which these two annealings are simultaneously performed by one excimer laser annealing to reduce the number of steps [solid-state device conference (SSD
M) 1990, pp. 967-970].
【０００４】この方法は、図３（ａ）に示すように、ガ
ラス基板３０１上にアモルファスシリコン層３０２を形
成した後、不純物を含有するアモルファスシリコン膜か
らなる拡散源３０３を選択的に形成し、エキシマレーザ
ビーム３０４を照射する。この照射によりアモルファス
シリコン層を結晶化し活性層３０６を形成すると共に、
図３（ｂ）に示すように、拡散源下部への不純物の導入
及びパターニングによるソース・ドレイン領域３０５の
形成を同時に行う。次でゲート絶縁膜３０７、ゲート電
極３０８を形成することにより、高性能な多結晶シリコ
ン薄膜トランジスタを少ない工程数で作製するというも
のである。In this method, as shown in FIG. 3A, after forming an amorphous silicon layer 302 on a glass substrate 301, a diffusion source 303 made of an amorphous silicon film containing impurities is selectively formed. The excimer laser beam 304 is irradiated. This irradiation crystallizes the amorphous silicon layer to form the active layer 306, and
As shown in FIG. 3B, the source / drain regions 305 are simultaneously formed by introducing impurities into the lower portion of the diffusion source and patterning. Next, a gate insulating film 307 and a gate electrode 308 are formed to manufacture a high-performance polycrystalline silicon thin film transistor with a small number of steps.
【０００５】[0005]
【発明が解決しようとする課題】しかし、この方法で
は、ゲート電極とソース・ドレイン領域の形成がセルフ
アラインによるものではないために、ゲート電極とソー
ス・ドレイン領域とをフォトリソグラフィにおける目合
わせマージンの長さだけ重ねて形成する必要がある。こ
のため、ゲート電極とソース・ドレイン領域との間に寄
生容量が形成され、高周波特性が劣化するという問題が
生じる。However, in this method, since the formation of the gate electrode and the source / drain regions is not based on self-alignment, the gate electrode and the source / drain regions are not aligned with each other in alignment margin in photolithography. It is necessary to form them by overlapping the length. Therefore, a parasitic capacitance is formed between the gate electrode and the source / drain region, which causes a problem that high frequency characteristics are deteriorated.
【０００６】本発明の第１の目的は、１回のエキシマレ
ーザアニールにより活性層のアニールとソース・ドレイ
ン領域の不純物の活性化とを同時に行い、かつセルフア
ライン構造とすることで、ゲート電極とソース・ドレイ
ン領域間に形成される寄生容量が小さく、高周波特性に
優れた多結晶シリコン薄膜トランジスタを少ない工程数
で作製することである。A first object of the present invention is to perform annealing of the active layer and activation of impurities in the source / drain regions at the same time by one excimer laser annealing, and to form a self-aligned structure to form a gate electrode. This is to produce a polycrystalline silicon thin film transistor having a small parasitic capacitance formed between the source / drain regions and excellent high frequency characteristics in a small number of steps.
【０００７】本発明の第２の目的は、１回のエキシマレ
ーザアニールにより活性層のアニールとソース・ドレイ
ン領域の不純物の活性化とを同時に行い、さらに活性層
上部及び下部にゲート電極を形成し、かつセルフアライ
ン構造とすることで、活性層上部及び下部にチャネルが
形成され、電流駆動能力が高くなり、しかも、ゲート電
極とソース・ドレイン領域間に形成される寄生容量が小
さく、高周波特性に優れる多結晶シリコン薄膜トランジ
スタを少ない工程数で作製することである。A second object of the present invention is to perform annealing of the active layer and activation of impurities in the source / drain regions at the same time by one excimer laser annealing, and further form gate electrodes above and below the active layer. In addition, the self-aligned structure allows the channels to be formed in the upper and lower parts of the active layer, which enhances the current driving capability, and also reduces the parasitic capacitance formed between the gate electrode and the source / drain regions, which results in high frequency characteristics. It is to manufacture an excellent polycrystalline silicon thin film transistor with a small number of steps.
【０００８】[0008]
【課題を解決するための手段】第１の発明の薄膜トラン
ジスタの製造方法は、透明絶縁性基板表面に導電性遮光
膜からなるゲート電極を形成する工程と、前記ゲート電
極を覆うようにして透明絶縁膜からなるゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に前記ゲート電極
を覆うようにして光透過性の半導体層を形成する工程
と、前記半導体層上にレジスト膜を塗布したのち前記透
明絶縁性基板の裏面より光を照射し現像して少くとも前
記ゲート電極と重なるように不純物注入用のマスクを形
成する工程と、このマススを用い前記半導体層に不純物
を注入してソース・ドレイン領域を形成する工程と、前
記マスクを除去したのち前記半導体層にレーザビームを
照射し半導体層の再結晶化と注入不純物の活性化とを同
時に行う工程とを有するものである。A method of manufacturing a thin film transistor according to a first aspect of the present invention comprises a step of forming a gate electrode made of a conductive light-shielding film on a surface of a transparent insulating substrate, and a transparent insulating film covering the gate electrode. Forming a gate insulating film made of a film, forming a light-transmitting semiconductor layer on the gate insulating film so as to cover the gate electrode, and applying a resist film on the semiconductor layer, A step of irradiating light from the back surface of the transparent insulating substrate and developing to form a mask for impurity implantation so as to overlap at least the gate electrode, and using this mass to implant impurities into the semiconductor layer to form a source / drain A step of forming a region and a step of removing the mask and then irradiating the semiconductor layer with a laser beam to simultaneously recrystallize the semiconductor layer and activate the implanted impurities are included. Is shall.
【０００９】第２の発明の薄膜トランジスタの製造方法
は、透明絶縁性基板表面に導電性遮光膜からなる第１ゲ
ート電極を形成する工程と、前記第１ゲート電極を覆う
ようにして透明絶縁膜からなる第１ゲート絶縁膜を形成
する工程と、前記第１ゲート絶縁膜上に前記第１ゲート
電極を覆うようにして光透過性の半導体層を形成する工
程と、前記半導体層上にレジスト膜を塗布したのち前記
透明絶縁性基板の裏面より光を照射し現像して少くとも
前記第１ゲート電極と重なるように不純物注入用のマス
クを形成する工程と、このマスクを用い前記半導体層に
不純物を注入してソース・ドレイン領域を形成する工程
と、前記マスクを除去したのち前記半導体層にレーザビ
ームを照射し半導体層の再結晶化と注入不純物の活性化
とを同時に行う工程と、前記ソース・ドレイン領域を覆
うようにして透明絶縁膜からなる第２ゲート絶縁膜を形
成する工程と、前記第２ゲート絶縁膜上にネガレジスト
膜を塗布する工程と、前記透明絶縁性基板の裏面より光
を照射し現像して前記ネガレジスト膜の前記第１ゲート
電極と重なる領域を除去する工程と、少なくとも前記第
２ゲート絶縁膜上の前記ネガレジスト膜が除去された領
域に導電性膜からなる第２ゲート電極を形成する工程と
を有するものである。A method of manufacturing a thin film transistor according to a second aspect of the present invention comprises a step of forming a first gate electrode made of a conductive light-shielding film on the surface of a transparent insulating substrate, and a step of covering the first gate electrode from the transparent insulating film. Forming a first gate insulating film, forming a light-transmissive semiconductor layer on the first gate insulating film so as to cover the first gate electrode, and forming a resist film on the semiconductor layer. After coating, a step of irradiating light from the back surface of the transparent insulating substrate and developing to form a mask for impurity implantation so as to overlap at least the first gate electrode, and using the mask, impurities are added to the semiconductor layer. Implanting to form source / drain regions, and a step of irradiating the semiconductor layer with a laser beam after removing the mask to recrystallize the semiconductor layer and activate implanted impurities at the same time. A step of forming a second gate insulating film made of a transparent insulating film so as to cover the source / drain regions, a step of applying a negative resist film on the second gate insulating film, and the transparent insulating substrate. Of light from the back surface of the negative resist film to develop the negative resist film so as to remove a region overlapping with the first gate electrode, and at least a region of the second gate insulating film where the negative resist film is removed is made conductive. And a step of forming a second gate electrode made of a film.
【００１０】[0010]
【作用】第１の発明では、導電性遮光膜をゲート電極と
し、半導体層のうち不純物を注入した領域をソース・ド
レイン領域、半導体層のうち不純物を注入しない部分を
活性層とすることにより、ボトムゲート構造のプレーナ
型トランジスタを形成している。半導体層が薄い場合、
透過性となるために、不純物注入用のマスクを導電性遮
光膜からなるゲート電極をマスクとして背面露光により
パターニングを行うことができる。このため、ゲート電
極のソース・ドレイン領域との重なり幅を小さくするこ
とができ、両者の間に形成される寄生容量を小さくする
ことができるため、高周波特性に優れる多結晶シリコン
薄膜トランジスタを作製することができる。さらに、不
純物注入用のマスクを除去した後、半導体層表面には活
性層及びソース・ドレイン領域が現れ、このとき半導体
層にエキシマレーザを照射することにより、活性層のア
ニールとソース・ドレイン領域の活性化とを同時に行う
ことができ、工程数を低減することが可能となる。In the first aspect of the invention, the conductive light-shielding film is used as the gate electrode, the impurity-implanted region of the semiconductor layer is the source / drain region, and the impurity-implanted part of the semiconductor layer is the active layer. A bottom-gate planar transistor is formed. If the semiconductor layer is thin,
Since it becomes transparent, it is possible to perform patterning by backside exposure using a mask for impurity implantation as a mask for the gate electrode made of a conductive light-shielding film. Therefore, the overlapping width of the gate electrode with the source / drain region can be reduced and the parasitic capacitance formed between the two can be reduced, so that a polycrystalline silicon thin film transistor with excellent high-frequency characteristics can be manufactured. You can Furthermore, after removing the impurity implantation mask, the active layer and the source / drain regions appear on the surface of the semiconductor layer. At this time, the active layer is annealed and the source / drain region is exposed by irradiating the semiconductor layer with an excimer laser. Activation can be performed at the same time, and the number of steps can be reduced.
【００１１】第２の発明では、導電性遮光膜を第１ゲー
ト電極、半導体層のうち不純物を注入した領域をソース
・ドレイン、第２透明絶縁膜上に形成した導電性膜を第
２ゲート電極とすることにより、デュアルゲート構造の
プレーナ型トランジスタを形成している。半導体層が薄
い場合透過性となるために、不純物注入用のマスクを導
電性遮光膜からなる第１ゲート電極をマスクとして背面
露光によりパターニングを行うことができる。このた
め、第１ゲート電極とソース・ドレイン領域との重なり
幅を小さくすることができ、両者の間に形成される寄生
容量を小さくすることができるため、高周波特性に優れ
る多結晶シリコン薄膜トランジスタを作製することがで
きる。さらに、不純物注入用のマスクを除去した後、半
導体層表面には活性層及びソース・ドレイン領域が現
れ、このとき半導体層にエキシマレーザを照射すること
により、活性層のアニールとソース・ドレイン領域の活
性化とを同時に行うことができ、工程数を低減すること
が可能となる。さらに、この活性層上に透明絶縁膜を形
成し、第２のゲート電極を、第１のゲート電極をマスク
として背面露光によりパターニングを行って形成するた
め、第２ゲート電極とソース・ドレイン領域との重なり
幅を小さくすることができ、両者の間に形成される寄生
容量を小さくすることができるため、高周波特性に優れ
る多結晶シリコン薄膜トランジスタを作製することがで
きる。In the second invention, the conductive light-shielding film is the first gate electrode, the region of the semiconductor layer into which impurities are implanted is the source / drain, and the conductive film formed on the second transparent insulating film is the second gate electrode. Thus, a planar transistor having a dual gate structure is formed. When the semiconductor layer is thin, it becomes transparent, and therefore patterning can be performed by backside exposure using the impurity implantation mask as the first gate electrode made of a conductive light-shielding film. Therefore, the overlapping width between the first gate electrode and the source / drain region can be reduced, and the parasitic capacitance formed between the two can be reduced, so that a polycrystalline silicon thin film transistor excellent in high frequency characteristics can be manufactured. can do. Furthermore, after removing the impurity implantation mask, the active layer and the source / drain regions appear on the surface of the semiconductor layer. At this time, the active layer is annealed and the source / drain region is exposed by irradiating the semiconductor layer with an excimer laser. Activation can be performed at the same time, and the number of steps can be reduced. Further, a transparent insulating film is formed on the active layer, and the second gate electrode is formed by patterning by backside exposure using the first gate electrode as a mask. Therefore, the second gate electrode and the source / drain regions are formed. Since the overlapping width can be reduced and the parasitic capacitance formed between the two can be reduced, a polycrystalline silicon thin film transistor excellent in high frequency characteristics can be manufactured.
【００１２】[0012]
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｅ）は本発明の第１の実施例を説明
するための基板の断面図である。The present invention will be described below with reference to the drawings. 1A to 1E are sectional views of a substrate for explaining a first embodiment of the present invention.
【００１３】まず図１（ａ）に示すように、石英ガラス
等の透明絶縁性基板からなるガラス基板１表面にクロ
ム、モリブデン、タングステンもしくは金属シリサイド
等の導電性遮光膜をスパット法等により１００ｎｍの厚
さに形成した後、フォトリソグラブィ法によりパターニ
ングしてゲート電極２を形成しした。First, as shown in FIG. 1A, a conductive light-shielding film of chromium, molybdenum, tungsten, metal silicide or the like having a thickness of 100 nm is formed on the surface of a glass substrate 1 made of a transparent insulating substrate such as quartz glass by a spat method or the like. After being formed to a thickness, the gate electrode 2 was formed by patterning by a photolithography method.
【００１４】次に、図１（ｂ）に示すように、減圧気相
成長（ＬＰＣＶＤ）法等により二酸化シリコン膜や窒化
シリコン等の透明絶縁膜からなるゲート酸化膜３を１５
０ｎｍ形成した後、ＬＰＣＶＤ法等によりアモルファス
あるいは多結晶のシリコン膜を５０ｎｍ形成しフォトリ
ソグラフィ法によりパターニングを行い、半導体層４を
形成した。Next, as shown in FIG. 1B, a gate oxide film 3 made of a transparent insulating film such as a silicon dioxide film or silicon nitride is formed by a low pressure vapor deposition (LPCVD) method or the like.
After forming 0 nm, an amorphous or polycrystalline silicon film having a thickness of 50 nm was formed by the LPCVD method and patterned by the photolithography method to form the semiconductor layer 4.
【００１５】次に、図１（ｃ）に示すように、ポジレジ
スト膜５を塗布した後、ポジレジスト膜５のうち少くと
も半導体層４上においてゲート電極２と重なる領域以外
の部分が全て感光するような光６をガラス基板１のポジ
レジスト膜５を塗布していない裏面より照射した。Next, as shown in FIG. 1C, after the positive resist film 5 is applied, at least the portion of the positive resist film 5 other than the region overlapping the gate electrode 2 on the semiconductor layer 4 is exposed. Such light 6 was irradiated from the back surface of the glass substrate 1 on which the positive resist film 5 was not applied.
【００１６】次に、図１（ｄ）に示すように、ポジレジ
スト膜５のうち、感光した領域を現像して除去し、イオ
ン注入用のマスク７を形成した後、イオン注入装置を用
いてリンイオン８を注入し（注入量は１×１０16／ｃｍ
2 、加速電圧は４０ｋｅＶ）、ソース・ドレイン領域９
及び活性層１０を形成した。Next, as shown in FIG. 1D, the exposed region of the positive resist film 5 is developed and removed to form a mask 7 for ion implantation, and then an ion implantation apparatus is used. Phosphorus ions 8 are implanted (the dose is 1 × 10 16 / cm
2 , acceleration voltage is 40 keV), source / drain region 9
And the active layer 10 was formed.
【００１７】次に、図１（ｅ）に示すように、イオン注
入用マスク７を除去した後、ガラス基板１の表面よりエ
キシマレーザビーム１１を３００ｍＪ／ｃｍ2 の強度で
少なくともソース・ドレイン領域９および活性層１０に
照射し、ソース・ドレイン領域９の活性化と活性層１０
のアニールを同時に行った。Next, as shown in FIG. 1E, after removing the ion implantation mask 7, an excimer laser beam 11 is emitted from the surface of the glass substrate 1 at an intensity of 300 mJ / cm 2 at least in the source / drain regions 9. And the active layer 10 is irradiated to activate the source / drain region 9 and the active layer 10.
Were simultaneously annealed.
【００１８】このように、イオン注入用のマスクのパタ
ーニングを背面露光により行うことで、ゲート電極とソ
ース・ドレイン領域のオーバーラップ面積を小さくする
ことが可能なセルフアライン構造が形成できた。さら
に、活性層のアニールとソース・ドレイン領域の活性化
が同時に行えるため、工程数を低減することができた。Thus, by patterning the mask for ion implantation by backside exposure, a self-aligned structure capable of reducing the overlap area between the gate electrode and the source / drain regions was formed. Furthermore, since the annealing of the active layer and the activation of the source / drain regions can be performed at the same time, the number of steps can be reduced.
【００１９】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための基板の断面図である。FIGS. 2A to 2D are sectional views of the substrate for explaining the second embodiment of the present invention.
【００２０】まず図２（ａ）に示すように、図１（ａ）
〜（ｄ）で説明したのと同様の工程により、ガラス基板
１０１上に第１ゲート電極１０２を形成し、次で減圧気
相成長（ＬＰＣＶＤ）法により二酸化シリコン膜や窒化
シリコン等の透明絶縁膜からなる第１ゲート絶縁膜１０
３を形成した。次で半導体層を形成した。次に背面露光
によりポジレジスト膜からなるイオン注入用マスクを形
成した後、リンイオンの注入によりソース・ドレイン領
域１０９及び活性層１１０を形成した。次にイオン注入
用マスクを除去した後、ガラス基板１０１の表面よりエ
キシマレーザ１１１を３００ｍＪ／ｃｍ2 の強度で照射
し、活性層１１０のアニールとソース・ドレイン領域１
０９の活性化を行った。First, as shown in FIG. 2A, as shown in FIG.
The first gate electrode 102 is formed on the glass substrate 101 by the same process as described in (d) to (d), and then a transparent insulating film such as a silicon dioxide film or a silicon nitride film is formed by a low pressure vapor deposition (LPCVD) method. First gate insulating film 10 made of
Formed 3. Next, a semiconductor layer was formed. Next, an ion implantation mask made of a positive resist film was formed by backside exposure, and then source / drain regions 109 and an active layer 110 were formed by phosphorus ion implantation. Next, after removing the ion implantation mask, the surface of the glass substrate 101 is irradiated with an excimer laser 111 at an intensity of 300 mJ / cm 2 to anneal the active layer 110 and source / drain regions 1.
09 activation was performed.
【００２１】次に、図２（ｂ）に示すように、ＬＰＣＶ
Ｄ法等により二酸化シリコン膜や窒化シリコン等の透明
絶縁膜からなる第２ゲート絶縁膜１１２を１５０ｎｍ形
成した後、ネガレジスト膜１１３を塗布し、ネガレジス
ト膜１１３のうち少なくともソース・ドレイン領域１０
９及び活性層１１０上において第１ゲート電極１０２と
重なる領域以外の部分が全て感光するような光１１４を
ガラス基板１０１のネガレジスト１１３を塗布していな
い裏面より照射した。Next, as shown in FIG. 2B, LPCV
After the second gate insulating film 112 made of a transparent insulating film such as a silicon dioxide film or silicon nitride is formed to a thickness of 150 nm by the D method or the like, a negative resist film 113 is applied, and at least the source / drain region 10 of the negative resist film 113 is coated.
9 and the active layer 110 was irradiated with light 114 such that all the portions other than the region overlapping the first gate electrode 102 were exposed to light from the back surface of the glass substrate 101 on which the negative resist 113 was not applied.
【００２２】次に、図２（ｃ）に示すように、ネガレジ
スト膜１１３のうち、感光した領域を現像して除去した
後、クロム、アルミ等の導電性膜１１５をスパッタ法等
により１００ｎｍの厚さに形成した。Next, as shown in FIG. 2C, after the exposed region of the negative resist film 113 is developed and removed, a conductive film 115 of chromium, aluminum or the like having a thickness of 100 nm is formed by a sputtering method or the like. Formed to a thickness.
【００２３】次に、図２（ｄ）に示すように、ネガレジ
スト膜１１３を除去し、第１ゲート電極１０２の上部の
みに第２ゲート電極１１６を形成した。Next, as shown in FIG. 2D, the negative resist film 113 was removed, and the second gate electrode 116 was formed only on the first gate electrode 102.
【００２４】このように、イオン注入用マスク及び第２
ゲート電極のパターニングを背面露光により行うこと
で、ゲート電極とソース・ドレイン領域のオーバーラッ
プ面積を小さくすることが可能なセルフアライン構造が
形成できた。さらに、活性層のアニールとソース・ドレ
イン領域の活性化が同時に行えるため、工程数を低減す
ることができた。さらに、活性層の上部及び下部に絶縁
膜を挟んで２つのゲート電極を有するデュアルゲート構
造とすることにより、しきい値電圧を制御することが可
能である。Thus, the ion implantation mask and the second
By patterning the gate electrode by backside exposure, a self-aligned structure capable of reducing the overlap area between the gate electrode and the source / drain regions was formed. Furthermore, since the annealing of the active layer and the activation of the source / drain regions can be performed at the same time, the number of steps can be reduced. Furthermore, the threshold voltage can be controlled by forming a dual gate structure having two gate electrodes with an insulating film sandwiched between the upper and lower parts of the active layer.
【００２５】尚、上記実施例においては、ソース・ドレ
インの不純物の注入法としてリンイオンのイオン注入を
用いているが、ボロン等の他の不純物を用いても、また
レーザドーピング等の他の方法を用いて形成しても同様
の効果が得られた。さらに、イオン注入用マスクの形成
にポジレジストを用いているが、ネガレジストを用いて
も同様の効果が得られた。In the above embodiment, phosphorus ion ion implantation is used as the source / drain impurity implantation method. However, other impurities such as boron or laser doping may be used. The same effect was obtained by using the same. Further, although a positive resist is used for forming the ion implantation mask, the same effect can be obtained by using a negative resist.
【００２６】[0026]
【発明の効果】以上説明した通り、第１の発明によれ
ば、活性層下部に絶縁膜を介して形成した導伝性遮光膜
からなるゲート電極をマスクとして背面露光によりイオ
ン注入用マスクを形成することにより、活性層のアニー
ルとソース・ドレイン領域の活性化を同時に行いなが
ら、セルフアライン構造を有するプレーナ型トランジス
タが作製できた。As described above, according to the first aspect of the present invention, the ion implantation mask is formed by back exposure using the gate electrode made of the conductive light-shielding film formed under the active layer via the insulating film as a mask. By doing so, a planar transistor having a self-aligned structure could be manufactured while simultaneously annealing the active layer and activating the source / drain regions.
【００２７】また第２の発明によれば、活性層下部に絶
縁膜を介して形成した導伝性遮光膜からなる第１ゲート
電極をマスクとしてイオン注入用マスクおよび活性層上
部に絶縁膜を介して第２ゲート電極を形成することによ
り、活性層のアニールとソース・ドレイン領域の活性化
を同時に行いながら、セルフアライン構造を有するデュ
アルゲート構造プレーナ型トランジスタが作製できた。Further, according to the second aspect of the invention, the first gate electrode made of a conductive light-shielding film formed below the active layer via the insulating film is used as a mask for the ion implantation mask and the insulating film is provided above the active layer. By forming the second gate electrode with the dual gate structure planar transistor having the self-aligned structure while annealing the active layer and activating the source / drain regions at the same time.
【図１】本発明の第１の実施例を説明するための基板の
断面図。FIG. 1 is a sectional view of a substrate for explaining a first embodiment of the present invention.
【図２】本発明の第２の実施例を説明するための基板の
断面図。FIG. 2 is a sectional view of a substrate for explaining a second embodiment of the present invention.
【図３】従来のエキシマレーザアニールを用いて作製し
た多結晶シリコン薄膜トランジスタの製造方法を説明す
るための基板の断面図。FIG. 3 is a cross-sectional view of a substrate for explaining a method of manufacturing a polycrystalline silicon thin film transistor manufactured by using conventional excimer laser annealing.
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体層 ５ ポジレジスト膜 ６ 光 ７ イオン注入用マスク ８ リンイオン ９ ソース・ドレイン領域 １０ 活性層 １１ エキシマレーザビーム １０１ ガラス基板 １０２ 第１ゲート電極 １０３ 第１ゲート絶縁膜 １０９ ソース・ドレイン領域 １１０ 活性層 １１１ エキシマレーザビーム １１２ 第２ゲート絶縁膜 １１３ ネガレジスト膜 １１４ 光 １１５ 導伝性膜 １１６ 第２ゲート電極 ３０１ ガラス基板 ３０２ アモルフアスシリコン膜 ３０３ 拡散源 ３０４ エキシマレーザビーム ３０５ ソース・ドレイン領域 ３０６ 活性層 ３０７ ゲート絶縁膜 ３０８ ゲート電極 1 Glass Substrate 2 Gate Electrode 3 Gate Insulation Film 4 Semiconductor Layer 5 Positive Resist Film 6 Light 7 Ion Implantation Mask 8 Phosphorus Ion 9 Source / Drain Region 10 Active Layer 11 Excimer Laser Beam 101 Glass Substrate 102 First Gate Electrode 103 First Gate Insulating film 109 Source / drain region 110 Active layer 111 Excimer laser beam 112 Second gate insulating film 113 Negative resist film 114 Light 115 Conductive film 116 Second gate electrode 301 Glass substrate 302 Amorphous asia film 303 Diffusion source 304 Excimer laser Beam 305 Source / drain region 306 Active layer 307 Gate insulating film 308 Gate electrode
Claims (2)
なるゲート電極を形成する工程と、前記ゲート電極を覆
うようにして透明絶縁膜からなるゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に前記ゲート電極を覆う
ようにして光透過性の半導体層を形成する工程と、前記
半導体層上にレジスト膜を塗布したのち前記透明絶縁性
基板の裏面より光を照射し現像して少くとも前記ゲート
電極と重なるように不純物注入用のマスクを形成する工
程と、このマススを用い前記半導体層に不純物を注入し
てソース・ドレイン領域を形成する工程と、前記マスク
を除去したのち前記半導体層にレーザビームを照射し半
導体層の再結晶化と注入不純物の活性化とを同時に行う
工程とを有するこを特徴とする薄膜トランジスタの製造
方法。1. A step of forming a gate electrode made of a conductive light-shielding film on the surface of a transparent insulating substrate; a step of forming a gate insulating film made of a transparent insulating film so as to cover the gate electrode; Forming a light-transmissive semiconductor layer on the film so as to cover the gate electrode, and applying a resist film on the semiconductor layer, irradiating light from the back surface of the transparent insulating substrate and developing to reduce the amount. And a step of forming a mask for implanting impurities so as to overlap the gate electrode, a step of implanting impurities into the semiconductor layer by using this mass to form a source / drain region, and a step of removing the mask and then the semiconductor A method of manufacturing a thin film transistor, comprising: a step of irradiating a layer with a laser beam to perform recrystallization of a semiconductor layer and activation of implanted impurities at the same time.
なる第１ゲート電極を形成する工程と、前記第１ゲート
電極を覆うようにして透明絶縁膜からなる第１ゲート絶
縁膜を形成する工程と、前記第１ゲート絶縁膜上に前記
第１ゲート電極を覆うようにして光透過性の半導体層を
形成する工程と、前記半導体層上にレジスト膜を塗布し
たのち前記透明絶縁性基板の裏面より光を照射し現像し
て少くとも前記第１ゲート電極と重なるように不純物注
入用のマスクを形成する工程と、このマスクを用い前記
半導体層に不純物を注入してソース・ドレイン領域を形
成する工程と、前記マスクを除去したのち前記半導体層
にレーザビームを照射し半導体層の再結晶化と注入不純
物の活性化とを同時に行う工程と、前記ソース・ドレイ
ン領域を覆うようにして透明絶縁膜からなる第２ゲート
絶縁膜を形成する工程と、前記第２ゲート絶縁膜上にネ
ガレジスト膜を塗布する工程と、前記透明絶縁性基板の
裏面より光を照射し現像して前記ネガレジスト膜の前記
第１ゲート電極と重なる領域を除去する工程と、少なく
とも前記第２ゲート絶縁膜上の前記ネガレジスト膜が除
去された領域に導電性膜からなる第２ゲート電極を形成
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法。2. A step of forming a first gate electrode made of a conductive light-shielding film on the surface of a transparent insulating substrate, and a first gate insulating film made of a transparent insulating film so as to cover the first gate electrode. A step of forming a light-transmitting semiconductor layer on the first gate insulating film so as to cover the first gate electrode, and applying a resist film on the semiconductor layer, and then forming the transparent insulating substrate. A step of irradiating light from the back surface and developing to form a mask for impurity implantation so as to overlap at least the first gate electrode, and using this mask to implant impurities into the semiconductor layer to form source / drain regions And a step of irradiating the semiconductor layer with a laser beam after removing the mask to simultaneously recrystallize the semiconductor layer and activate implanted impurities, and so as to cover the source / drain regions. To form a second gate insulating film made of a transparent insulating film, applying a negative resist film on the second gate insulating film, and irradiating light from the back surface of the transparent insulating substrate to develop it. Removing a region of the negative resist film that overlaps the first gate electrode, and forming a second gate electrode made of a conductive film at least in a region of the second gate insulating film where the negative resist film is removed. A method of manufacturing a thin film transistor, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6663692A JPH0645355A (en) | 1992-03-25 | 1992-03-25 | Manufacture of thin film transitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6663692A JPH0645355A (en) | 1992-03-25 | 1992-03-25 | Manufacture of thin film transitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645355A true JPH0645355A (en) | 1994-02-18 |
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ID=13321586
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6663692A Withdrawn JPH0645355A (en) | 1992-03-25 | 1992-03-25 | Manufacture of thin film transitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645355A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203360A (en) * | 1999-11-18 | 2001-07-27 | Xerox Corp | Top gate self-aligned polysilicon thin film transistor, method of manufacturing the same, and array |
| JP2003168645A (en) * | 2001-12-03 | 2003-06-13 | Hitachi Ltd | Semiconductor thin film device, method of manufacturing the same, and image display device |
| US7550356B2 (en) | 2005-11-14 | 2009-06-23 | United Microelectronics Corp. | Method of fabricating strained-silicon transistors |
-
1992
- 1992-03-25 JP JP6663692A patent/JPH0645355A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203360A (en) * | 1999-11-18 | 2001-07-27 | Xerox Corp | Top gate self-aligned polysilicon thin film transistor, method of manufacturing the same, and array |
| JP2003168645A (en) * | 2001-12-03 | 2003-06-13 | Hitachi Ltd | Semiconductor thin film device, method of manufacturing the same, and image display device |
| US7550356B2 (en) | 2005-11-14 | 2009-06-23 | United Microelectronics Corp. | Method of fabricating strained-silicon transistors |
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