JPH0645355A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0645355A JPH0645355A JP6663692A JP6663692A JPH0645355A JP H0645355 A JPH0645355 A JP H0645355A JP 6663692 A JP6663692 A JP 6663692A JP 6663692 A JP6663692 A JP 6663692A JP H0645355 A JPH0645355 A JP H0645355A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート電極とソース・ドレイン領域の間に形成
される寄生容量が小さく高周波特性に優れる多結晶シリ
コン薄膜トランジスタを少ない工程数で作製する。 【構成】ガラス基板１上の導伝性遮光膜からなるゲート
電極２をマスクとして、半導体層４への不純物注入用マ
スク７を背面露光により形成し、不純物注入用マスクを
除去した後にエキシマレーザビーム１１を照射する。こ
れにより、１回のレーザアニールで活性層１０のアニー
ルとソース・ドレイン領域９の活性化が同時に行えるた
め工程数が減少し、しかも寄生容量の少ない多結晶シリ
コン薄膜トランジスタを作製することがでぎる。
される寄生容量が小さく高周波特性に優れる多結晶シリ
コン薄膜トランジスタを少ない工程数で作製する。 【構成】ガラス基板１上の導伝性遮光膜からなるゲート
電極２をマスクとして、半導体層４への不純物注入用マ
スク７を背面露光により形成し、不純物注入用マスクを
除去した後にエキシマレーザビーム１１を照射する。こ
れにより、１回のレーザアニールで活性層１０のアニー
ルとソース・ドレイン領域９の活性化が同時に行えるた
め工程数が減少し、しかも寄生容量の少ない多結晶シリ
コン薄膜トランジスタを作製することがでぎる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示素子等に用いら
れる薄膜トランジスタの製造方法に関する。
れる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス方式の液晶表示素
子のコスト低減と信頼性向上の実現のために、低温プロ
セスを用いて周辺駆動回路を、表示素子と同一基板上に
形成する駆動回路一体型アクティブマトリクス液晶表示
素子の研究が活発に行われている。周辺駆動回路は１０
メガヘルツ程度の周波数で動作させる必要があるため、
回路に用いるトランジスタとしては、高速動作が可能な
多結晶シリコン薄膜トランジスタが現在最も有望と考え
られている。高性能な薄膜トランジスタを形成するため
には、低温プロセスによる活性層シリコン膜の高品質化
が重要となるが、そのための方法として、固相成長法や
エキシマレーザアニール法等が開発されている。特にエ
キシマレーザアニール法は、他の高品質化の方法に比べ
移動度の高い薄膜トランジスタが得られている。
子のコスト低減と信頼性向上の実現のために、低温プロ
セスを用いて周辺駆動回路を、表示素子と同一基板上に
形成する駆動回路一体型アクティブマトリクス液晶表示
素子の研究が活発に行われている。周辺駆動回路は１０
メガヘルツ程度の周波数で動作させる必要があるため、
回路に用いるトランジスタとしては、高速動作が可能な
多結晶シリコン薄膜トランジスタが現在最も有望と考え
られている。高性能な薄膜トランジスタを形成するため
には、低温プロセスによる活性層シリコン膜の高品質化
が重要となるが、そのための方法として、固相成長法や
エキシマレーザアニール法等が開発されている。特にエ
キシマレーザアニール法は、他の高品質化の方法に比べ
移動度の高い薄膜トランジスタが得られている。
【０００３】通常の多結晶シリコン薄膜トランジスタの
製造プロセスにおいては、ソース・ドレイン領域の活性
化と活性層シリコン膜の高品質化のために２回のアニー
ルを行っている。この２回のアニールを１回のエキシマ
レーザアニールにより同時に行い工程数を低減する方法
が提案されている〔固体素子コンファレンス（ＳＳＤ
Ｍ）１９９０，ｐｐ．９６７−９７０〕。
製造プロセスにおいては、ソース・ドレイン領域の活性
化と活性層シリコン膜の高品質化のために２回のアニー
ルを行っている。この２回のアニールを１回のエキシマ
レーザアニールにより同時に行い工程数を低減する方法
が提案されている〔固体素子コンファレンス（ＳＳＤ
Ｍ）１９９０，ｐｐ．９６７−９７０〕。
【０００４】この方法は、図３（ａ）に示すように、ガ
ラス基板３０１上にアモルファスシリコン層３０２を形
成した後、不純物を含有するアモルファスシリコン膜か
らなる拡散源３０３を選択的に形成し、エキシマレーザ
ビーム３０４を照射する。この照射によりアモルファス
シリコン層を結晶化し活性層３０６を形成すると共に、
図３（ｂ）に示すように、拡散源下部への不純物の導入
及びパターニングによるソース・ドレイン領域３０５の
形成を同時に行う。次でゲート絶縁膜３０７、ゲート電
極３０８を形成することにより、高性能な多結晶シリコ
ン薄膜トランジスタを少ない工程数で作製するというも
のである。
ラス基板３０１上にアモルファスシリコン層３０２を形
成した後、不純物を含有するアモルファスシリコン膜か
らなる拡散源３０３を選択的に形成し、エキシマレーザ
ビーム３０４を照射する。この照射によりアモルファス
シリコン層を結晶化し活性層３０６を形成すると共に、
図３（ｂ）に示すように、拡散源下部への不純物の導入
及びパターニングによるソース・ドレイン領域３０５の
形成を同時に行う。次でゲート絶縁膜３０７、ゲート電
極３０８を形成することにより、高性能な多結晶シリコ
ン薄膜トランジスタを少ない工程数で作製するというも
のである。
【０００５】
【発明が解決しようとする課題】しかし、この方法で
は、ゲート電極とソース・ドレイン領域の形成がセルフ
アラインによるものではないために、ゲート電極とソー
ス・ドレイン領域とをフォトリソグラフィにおける目合
わせマージンの長さだけ重ねて形成する必要がある。こ
のため、ゲート電極とソース・ドレイン領域との間に寄
生容量が形成され、高周波特性が劣化するという問題が
生じる。
は、ゲート電極とソース・ドレイン領域の形成がセルフ
アラインによるものではないために、ゲート電極とソー
ス・ドレイン領域とをフォトリソグラフィにおける目合
わせマージンの長さだけ重ねて形成する必要がある。こ
のため、ゲート電極とソース・ドレイン領域との間に寄
生容量が形成され、高周波特性が劣化するという問題が
生じる。
【０００６】本発明の第１の目的は、１回のエキシマレ
ーザアニールにより活性層のアニールとソース・ドレイ
ン領域の不純物の活性化とを同時に行い、かつセルフア
ライン構造とすることで、ゲート電極とソース・ドレイ
ン領域間に形成される寄生容量が小さく、高周波特性に
優れた多結晶シリコン薄膜トランジスタを少ない工程数
で作製することである。
ーザアニールにより活性層のアニールとソース・ドレイ
ン領域の不純物の活性化とを同時に行い、かつセルフア
ライン構造とすることで、ゲート電極とソース・ドレイ
ン領域間に形成される寄生容量が小さく、高周波特性に
優れた多結晶シリコン薄膜トランジスタを少ない工程数
で作製することである。
【０００７】本発明の第２の目的は、１回のエキシマレ
ーザアニールにより活性層のアニールとソース・ドレイ
ン領域の不純物の活性化とを同時に行い、さらに活性層
上部及び下部にゲート電極を形成し、かつセルフアライ
ン構造とすることで、活性層上部及び下部にチャネルが
形成され、電流駆動能力が高くなり、しかも、ゲート電
極とソース・ドレイン領域間に形成される寄生容量が小
さく、高周波特性に優れる多結晶シリコン薄膜トランジ
スタを少ない工程数で作製することである。
ーザアニールにより活性層のアニールとソース・ドレイ
ン領域の不純物の活性化とを同時に行い、さらに活性層
上部及び下部にゲート電極を形成し、かつセルフアライ
ン構造とすることで、活性層上部及び下部にチャネルが
形成され、電流駆動能力が高くなり、しかも、ゲート電
極とソース・ドレイン領域間に形成される寄生容量が小
さく、高周波特性に優れる多結晶シリコン薄膜トランジ
スタを少ない工程数で作製することである。
【０００８】
【課題を解決するための手段】第１の発明の薄膜トラン
ジスタの製造方法は、透明絶縁性基板表面に導電性遮光
膜からなるゲート電極を形成する工程と、前記ゲート電
極を覆うようにして透明絶縁膜からなるゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に前記ゲート電極
を覆うようにして光透過性の半導体層を形成する工程
と、前記半導体層上にレジスト膜を塗布したのち前記透
明絶縁性基板の裏面より光を照射し現像して少くとも前
記ゲート電極と重なるように不純物注入用のマスクを形
成する工程と、このマススを用い前記半導体層に不純物
を注入してソース・ドレイン領域を形成する工程と、前
記マスクを除去したのち前記半導体層にレーザビームを
照射し半導体層の再結晶化と注入不純物の活性化とを同
時に行う工程とを有するものである。
ジスタの製造方法は、透明絶縁性基板表面に導電性遮光
膜からなるゲート電極を形成する工程と、前記ゲート電
極を覆うようにして透明絶縁膜からなるゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に前記ゲート電極
を覆うようにして光透過性の半導体層を形成する工程
と、前記半導体層上にレジスト膜を塗布したのち前記透
明絶縁性基板の裏面より光を照射し現像して少くとも前
記ゲート電極と重なるように不純物注入用のマスクを形
成する工程と、このマススを用い前記半導体層に不純物
を注入してソース・ドレイン領域を形成する工程と、前
記マスクを除去したのち前記半導体層にレーザビームを
照射し半導体層の再結晶化と注入不純物の活性化とを同
時に行う工程とを有するものである。
【０００９】第２の発明の薄膜トランジスタの製造方法
は、透明絶縁性基板表面に導電性遮光膜からなる第１ゲ
ート電極を形成する工程と、前記第１ゲート電極を覆う
ようにして透明絶縁膜からなる第１ゲート絶縁膜を形成
する工程と、前記第１ゲート絶縁膜上に前記第１ゲート
電極を覆うようにして光透過性の半導体層を形成する工
程と、前記半導体層上にレジスト膜を塗布したのち前記
透明絶縁性基板の裏面より光を照射し現像して少くとも
前記第１ゲート電極と重なるように不純物注入用のマス
クを形成する工程と、このマスクを用い前記半導体層に
不純物を注入してソース・ドレイン領域を形成する工程
と、前記マスクを除去したのち前記半導体層にレーザビ
ームを照射し半導体層の再結晶化と注入不純物の活性化
とを同時に行う工程と、前記ソース・ドレイン領域を覆
うようにして透明絶縁膜からなる第２ゲート絶縁膜を形
成する工程と、前記第２ゲート絶縁膜上にネガレジスト
膜を塗布する工程と、前記透明絶縁性基板の裏面より光
を照射し現像して前記ネガレジスト膜の前記第１ゲート
電極と重なる領域を除去する工程と、少なくとも前記第
２ゲート絶縁膜上の前記ネガレジスト膜が除去された領
域に導電性膜からなる第２ゲート電極を形成する工程と
を有するものである。
は、透明絶縁性基板表面に導電性遮光膜からなる第１ゲ
ート電極を形成する工程と、前記第１ゲート電極を覆う
ようにして透明絶縁膜からなる第１ゲート絶縁膜を形成
する工程と、前記第１ゲート絶縁膜上に前記第１ゲート
電極を覆うようにして光透過性の半導体層を形成する工
程と、前記半導体層上にレジスト膜を塗布したのち前記
透明絶縁性基板の裏面より光を照射し現像して少くとも
前記第１ゲート電極と重なるように不純物注入用のマス
クを形成する工程と、このマスクを用い前記半導体層に
不純物を注入してソース・ドレイン領域を形成する工程
と、前記マスクを除去したのち前記半導体層にレーザビ
ームを照射し半導体層の再結晶化と注入不純物の活性化
とを同時に行う工程と、前記ソース・ドレイン領域を覆
うようにして透明絶縁膜からなる第２ゲート絶縁膜を形
成する工程と、前記第２ゲート絶縁膜上にネガレジスト
膜を塗布する工程と、前記透明絶縁性基板の裏面より光
を照射し現像して前記ネガレジスト膜の前記第１ゲート
電極と重なる領域を除去する工程と、少なくとも前記第
２ゲート絶縁膜上の前記ネガレジスト膜が除去された領
域に導電性膜からなる第２ゲート電極を形成する工程と
を有するものである。
【００１０】
【作用】第１の発明では、導電性遮光膜をゲート電極と
し、半導体層のうち不純物を注入した領域をソース・ド
レイン領域、半導体層のうち不純物を注入しない部分を
活性層とすることにより、ボトムゲート構造のプレーナ
型トランジスタを形成している。半導体層が薄い場合、
透過性となるために、不純物注入用のマスクを導電性遮
光膜からなるゲート電極をマスクとして背面露光により
パターニングを行うことができる。このため、ゲート電
極のソース・ドレイン領域との重なり幅を小さくするこ
とができ、両者の間に形成される寄生容量を小さくする
ことができるため、高周波特性に優れる多結晶シリコン
薄膜トランジスタを作製することができる。さらに、不
純物注入用のマスクを除去した後、半導体層表面には活
性層及びソース・ドレイン領域が現れ、このとき半導体
層にエキシマレーザを照射することにより、活性層のア
ニールとソース・ドレイン領域の活性化とを同時に行う
ことができ、工程数を低減することが可能となる。
し、半導体層のうち不純物を注入した領域をソース・ド
レイン領域、半導体層のうち不純物を注入しない部分を
活性層とすることにより、ボトムゲート構造のプレーナ
型トランジスタを形成している。半導体層が薄い場合、
透過性となるために、不純物注入用のマスクを導電性遮
光膜からなるゲート電極をマスクとして背面露光により
パターニングを行うことができる。このため、ゲート電
極のソース・ドレイン領域との重なり幅を小さくするこ
とができ、両者の間に形成される寄生容量を小さくする
ことができるため、高周波特性に優れる多結晶シリコン
薄膜トランジスタを作製することができる。さらに、不
純物注入用のマスクを除去した後、半導体層表面には活
性層及びソース・ドレイン領域が現れ、このとき半導体
層にエキシマレーザを照射することにより、活性層のア
ニールとソース・ドレイン領域の活性化とを同時に行う
ことができ、工程数を低減することが可能となる。
【００１１】第２の発明では、導電性遮光膜を第１ゲー
ト電極、半導体層のうち不純物を注入した領域をソース
・ドレイン、第２透明絶縁膜上に形成した導電性膜を第
２ゲート電極とすることにより、デュアルゲート構造の
プレーナ型トランジスタを形成している。半導体層が薄
い場合透過性となるために、不純物注入用のマスクを導
電性遮光膜からなる第１ゲート電極をマスクとして背面
露光によりパターニングを行うことができる。このた
め、第１ゲート電極とソース・ドレイン領域との重なり
幅を小さくすることができ、両者の間に形成される寄生
容量を小さくすることができるため、高周波特性に優れ
る多結晶シリコン薄膜トランジスタを作製することがで
きる。さらに、不純物注入用のマスクを除去した後、半
導体層表面には活性層及びソース・ドレイン領域が現
れ、このとき半導体層にエキシマレーザを照射すること
により、活性層のアニールとソース・ドレイン領域の活
性化とを同時に行うことができ、工程数を低減すること
が可能となる。さらに、この活性層上に透明絶縁膜を形
成し、第２のゲート電極を、第１のゲート電極をマスク
として背面露光によりパターニングを行って形成するた
め、第２ゲート電極とソース・ドレイン領域との重なり
幅を小さくすることができ、両者の間に形成される寄生
容量を小さくすることができるため、高周波特性に優れ
る多結晶シリコン薄膜トランジスタを作製することがで
きる。
ト電極、半導体層のうち不純物を注入した領域をソース
・ドレイン、第２透明絶縁膜上に形成した導電性膜を第
２ゲート電極とすることにより、デュアルゲート構造の
プレーナ型トランジスタを形成している。半導体層が薄
い場合透過性となるために、不純物注入用のマスクを導
電性遮光膜からなる第１ゲート電極をマスクとして背面
露光によりパターニングを行うことができる。このた
め、第１ゲート電極とソース・ドレイン領域との重なり
幅を小さくすることができ、両者の間に形成される寄生
容量を小さくすることができるため、高周波特性に優れ
る多結晶シリコン薄膜トランジスタを作製することがで
きる。さらに、不純物注入用のマスクを除去した後、半
導体層表面には活性層及びソース・ドレイン領域が現
れ、このとき半導体層にエキシマレーザを照射すること
により、活性層のアニールとソース・ドレイン領域の活
性化とを同時に行うことができ、工程数を低減すること
が可能となる。さらに、この活性層上に透明絶縁膜を形
成し、第２のゲート電極を、第１のゲート電極をマスク
として背面露光によりパターニングを行って形成するた
め、第２ゲート電極とソース・ドレイン領域との重なり
幅を小さくすることができ、両者の間に形成される寄生
容量を小さくすることができるため、高周波特性に優れ
る多結晶シリコン薄膜トランジスタを作製することがで
きる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｅ）は本発明の第１の実施例を説明
するための基板の断面図である。
る。図１（ａ）〜（ｅ）は本発明の第１の実施例を説明
するための基板の断面図である。
【００１３】まず図１（ａ）に示すように、石英ガラス
等の透明絶縁性基板からなるガラス基板１表面にクロ
ム、モリブデン、タングステンもしくは金属シリサイド
等の導電性遮光膜をスパット法等により１００ｎｍの厚
さに形成した後、フォトリソグラブィ法によりパターニ
ングしてゲート電極２を形成しした。
等の透明絶縁性基板からなるガラス基板１表面にクロ
ム、モリブデン、タングステンもしくは金属シリサイド
等の導電性遮光膜をスパット法等により１００ｎｍの厚
さに形成した後、フォトリソグラブィ法によりパターニ
ングしてゲート電極２を形成しした。
【００１４】次に、図１（ｂ）に示すように、減圧気相
成長（ＬＰＣＶＤ）法等により二酸化シリコン膜や窒化
シリコン等の透明絶縁膜からなるゲート酸化膜３を１５
０ｎｍ形成した後、ＬＰＣＶＤ法等によりアモルファス
あるいは多結晶のシリコン膜を５０ｎｍ形成しフォトリ
ソグラフィ法によりパターニングを行い、半導体層４を
形成した。
成長（ＬＰＣＶＤ）法等により二酸化シリコン膜や窒化
シリコン等の透明絶縁膜からなるゲート酸化膜３を１５
０ｎｍ形成した後、ＬＰＣＶＤ法等によりアモルファス
あるいは多結晶のシリコン膜を５０ｎｍ形成しフォトリ
ソグラフィ法によりパターニングを行い、半導体層４を
形成した。
【００１５】次に、図１（ｃ）に示すように、ポジレジ
スト膜５を塗布した後、ポジレジスト膜５のうち少くと
も半導体層４上においてゲート電極２と重なる領域以外
の部分が全て感光するような光６をガラス基板１のポジ
レジスト膜５を塗布していない裏面より照射した。
スト膜５を塗布した後、ポジレジスト膜５のうち少くと
も半導体層４上においてゲート電極２と重なる領域以外
の部分が全て感光するような光６をガラス基板１のポジ
レジスト膜５を塗布していない裏面より照射した。
【００１６】次に、図１（ｄ）に示すように、ポジレジ
スト膜５のうち、感光した領域を現像して除去し、イオ
ン注入用のマスク７を形成した後、イオン注入装置を用
いてリンイオン８を注入し（注入量は１×１０16／ｃｍ
2 、加速電圧は４０ｋｅＶ）、ソース・ドレイン領域９
及び活性層１０を形成した。
スト膜５のうち、感光した領域を現像して除去し、イオ
ン注入用のマスク７を形成した後、イオン注入装置を用
いてリンイオン８を注入し（注入量は１×１０16／ｃｍ
2 、加速電圧は４０ｋｅＶ）、ソース・ドレイン領域９
及び活性層１０を形成した。
【００１７】次に、図１（ｅ）に示すように、イオン注
入用マスク７を除去した後、ガラス基板１の表面よりエ
キシマレーザビーム１１を３００ｍＪ／ｃｍ2 の強度で
少なくともソース・ドレイン領域９および活性層１０に
照射し、ソース・ドレイン領域９の活性化と活性層１０
のアニールを同時に行った。
入用マスク７を除去した後、ガラス基板１の表面よりエ
キシマレーザビーム１１を３００ｍＪ／ｃｍ2 の強度で
少なくともソース・ドレイン領域９および活性層１０に
照射し、ソース・ドレイン領域９の活性化と活性層１０
のアニールを同時に行った。
【００１８】このように、イオン注入用のマスクのパタ
ーニングを背面露光により行うことで、ゲート電極とソ
ース・ドレイン領域のオーバーラップ面積を小さくする
ことが可能なセルフアライン構造が形成できた。さら
に、活性層のアニールとソース・ドレイン領域の活性化
が同時に行えるため、工程数を低減することができた。
ーニングを背面露光により行うことで、ゲート電極とソ
ース・ドレイン領域のオーバーラップ面積を小さくする
ことが可能なセルフアライン構造が形成できた。さら
に、活性層のアニールとソース・ドレイン領域の活性化
が同時に行えるため、工程数を低減することができた。
【００１９】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための基板の断面図である。
例を説明するための基板の断面図である。
【００２０】まず図２（ａ）に示すように、図１（ａ）
〜（ｄ）で説明したのと同様の工程により、ガラス基板
１０１上に第１ゲート電極１０２を形成し、次で減圧気
相成長（ＬＰＣＶＤ）法により二酸化シリコン膜や窒化
シリコン等の透明絶縁膜からなる第１ゲート絶縁膜１０
３を形成した。次で半導体層を形成した。次に背面露光
によりポジレジスト膜からなるイオン注入用マスクを形
成した後、リンイオンの注入によりソース・ドレイン領
域１０９及び活性層１１０を形成した。次にイオン注入
用マスクを除去した後、ガラス基板１０１の表面よりエ
キシマレーザ１１１を３００ｍＪ／ｃｍ2 の強度で照射
し、活性層１１０のアニールとソース・ドレイン領域１
０９の活性化を行った。
〜（ｄ）で説明したのと同様の工程により、ガラス基板
１０１上に第１ゲート電極１０２を形成し、次で減圧気
相成長（ＬＰＣＶＤ）法により二酸化シリコン膜や窒化
シリコン等の透明絶縁膜からなる第１ゲート絶縁膜１０
３を形成した。次で半導体層を形成した。次に背面露光
によりポジレジスト膜からなるイオン注入用マスクを形
成した後、リンイオンの注入によりソース・ドレイン領
域１０９及び活性層１１０を形成した。次にイオン注入
用マスクを除去した後、ガラス基板１０１の表面よりエ
キシマレーザ１１１を３００ｍＪ／ｃｍ2 の強度で照射
し、活性層１１０のアニールとソース・ドレイン領域１
０９の活性化を行った。
【００２１】次に、図２（ｂ）に示すように、ＬＰＣＶ
Ｄ法等により二酸化シリコン膜や窒化シリコン等の透明
絶縁膜からなる第２ゲート絶縁膜１１２を１５０ｎｍ形
成した後、ネガレジスト膜１１３を塗布し、ネガレジス
ト膜１１３のうち少なくともソース・ドレイン領域１０
９及び活性層１１０上において第１ゲート電極１０２と
重なる領域以外の部分が全て感光するような光１１４を
ガラス基板１０１のネガレジスト１１３を塗布していな
い裏面より照射した。
Ｄ法等により二酸化シリコン膜や窒化シリコン等の透明
絶縁膜からなる第２ゲート絶縁膜１１２を１５０ｎｍ形
成した後、ネガレジスト膜１１３を塗布し、ネガレジス
ト膜１１３のうち少なくともソース・ドレイン領域１０
９及び活性層１１０上において第１ゲート電極１０２と
重なる領域以外の部分が全て感光するような光１１４を
ガラス基板１０１のネガレジスト１１３を塗布していな
い裏面より照射した。
【００２２】次に、図２（ｃ）に示すように、ネガレジ
スト膜１１３のうち、感光した領域を現像して除去した
後、クロム、アルミ等の導電性膜１１５をスパッタ法等
により１００ｎｍの厚さに形成した。
スト膜１１３のうち、感光した領域を現像して除去した
後、クロム、アルミ等の導電性膜１１５をスパッタ法等
により１００ｎｍの厚さに形成した。
【００２３】次に、図２（ｄ）に示すように、ネガレジ
スト膜１１３を除去し、第１ゲート電極１０２の上部の
みに第２ゲート電極１１６を形成した。
スト膜１１３を除去し、第１ゲート電極１０２の上部の
みに第２ゲート電極１１６を形成した。
【００２４】このように、イオン注入用マスク及び第２
ゲート電極のパターニングを背面露光により行うこと
で、ゲート電極とソース・ドレイン領域のオーバーラッ
プ面積を小さくすることが可能なセルフアライン構造が
形成できた。さらに、活性層のアニールとソース・ドレ
イン領域の活性化が同時に行えるため、工程数を低減す
ることができた。さらに、活性層の上部及び下部に絶縁
膜を挟んで２つのゲート電極を有するデュアルゲート構
造とすることにより、しきい値電圧を制御することが可
能である。
ゲート電極のパターニングを背面露光により行うこと
で、ゲート電極とソース・ドレイン領域のオーバーラッ
プ面積を小さくすることが可能なセルフアライン構造が
形成できた。さらに、活性層のアニールとソース・ドレ
イン領域の活性化が同時に行えるため、工程数を低減す
ることができた。さらに、活性層の上部及び下部に絶縁
膜を挟んで２つのゲート電極を有するデュアルゲート構
造とすることにより、しきい値電圧を制御することが可
能である。
【００２５】尚、上記実施例においては、ソース・ドレ
インの不純物の注入法としてリンイオンのイオン注入を
用いているが、ボロン等の他の不純物を用いても、また
レーザドーピング等の他の方法を用いて形成しても同様
の効果が得られた。さらに、イオン注入用マスクの形成
にポジレジストを用いているが、ネガレジストを用いて
も同様の効果が得られた。
インの不純物の注入法としてリンイオンのイオン注入を
用いているが、ボロン等の他の不純物を用いても、また
レーザドーピング等の他の方法を用いて形成しても同様
の効果が得られた。さらに、イオン注入用マスクの形成
にポジレジストを用いているが、ネガレジストを用いて
も同様の効果が得られた。
【００２６】
【発明の効果】以上説明した通り、第１の発明によれ
ば、活性層下部に絶縁膜を介して形成した導伝性遮光膜
からなるゲート電極をマスクとして背面露光によりイオ
ン注入用マスクを形成することにより、活性層のアニー
ルとソース・ドレイン領域の活性化を同時に行いなが
ら、セルフアライン構造を有するプレーナ型トランジス
タが作製できた。
ば、活性層下部に絶縁膜を介して形成した導伝性遮光膜
からなるゲート電極をマスクとして背面露光によりイオ
ン注入用マスクを形成することにより、活性層のアニー
ルとソース・ドレイン領域の活性化を同時に行いなが
ら、セルフアライン構造を有するプレーナ型トランジス
タが作製できた。
【００２７】また第２の発明によれば、活性層下部に絶
縁膜を介して形成した導伝性遮光膜からなる第１ゲート
電極をマスクとしてイオン注入用マスクおよび活性層上
部に絶縁膜を介して第２ゲート電極を形成することによ
り、活性層のアニールとソース・ドレイン領域の活性化
を同時に行いながら、セルフアライン構造を有するデュ
アルゲート構造プレーナ型トランジスタが作製できた。
縁膜を介して形成した導伝性遮光膜からなる第１ゲート
電極をマスクとしてイオン注入用マスクおよび活性層上
部に絶縁膜を介して第２ゲート電極を形成することによ
り、活性層のアニールとソース・ドレイン領域の活性化
を同時に行いながら、セルフアライン構造を有するデュ
アルゲート構造プレーナ型トランジスタが作製できた。
【図１】本発明の第１の実施例を説明するための基板の
断面図。
断面図。
【図２】本発明の第２の実施例を説明するための基板の
断面図。
断面図。
【図３】従来のエキシマレーザアニールを用いて作製し
た多結晶シリコン薄膜トランジスタの製造方法を説明す
るための基板の断面図。
た多結晶シリコン薄膜トランジスタの製造方法を説明す
るための基板の断面図。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体層 ５ ポジレジスト膜 ６ 光 ７ イオン注入用マスク ８ リンイオン ９ ソース・ドレイン領域 １０ 活性層 １１ エキシマレーザビーム １０１ ガラス基板 １０２ 第１ゲート電極 １０３ 第１ゲート絶縁膜 １０９ ソース・ドレイン領域 １１０ 活性層 １１１ エキシマレーザビーム １１２ 第２ゲート絶縁膜 １１３ ネガレジスト膜 １１４ 光 １１５ 導伝性膜 １１６ 第２ゲート電極 ３０１ ガラス基板 ３０２ アモルフアスシリコン膜 ３０３ 拡散源 ３０４ エキシマレーザビーム ３０５ ソース・ドレイン領域 ３０６ 活性層 ３０７ ゲート絶縁膜 ３０８ ゲート電極
Claims (2)
- 【請求項１】 透明絶縁性基板表面に導電性遮光膜から
なるゲート電極を形成する工程と、前記ゲート電極を覆
うようにして透明絶縁膜からなるゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に前記ゲート電極を覆う
ようにして光透過性の半導体層を形成する工程と、前記
半導体層上にレジスト膜を塗布したのち前記透明絶縁性
基板の裏面より光を照射し現像して少くとも前記ゲート
電極と重なるように不純物注入用のマスクを形成する工
程と、このマススを用い前記半導体層に不純物を注入し
てソース・ドレイン領域を形成する工程と、前記マスク
を除去したのち前記半導体層にレーザビームを照射し半
導体層の再結晶化と注入不純物の活性化とを同時に行う
工程とを有するこを特徴とする薄膜トランジスタの製造
方法。 - 【請求項２】 透明絶縁性基板表面に導電性遮光膜から
なる第１ゲート電極を形成する工程と、前記第１ゲート
電極を覆うようにして透明絶縁膜からなる第１ゲート絶
縁膜を形成する工程と、前記第１ゲート絶縁膜上に前記
第１ゲート電極を覆うようにして光透過性の半導体層を
形成する工程と、前記半導体層上にレジスト膜を塗布し
たのち前記透明絶縁性基板の裏面より光を照射し現像し
て少くとも前記第１ゲート電極と重なるように不純物注
入用のマスクを形成する工程と、このマスクを用い前記
半導体層に不純物を注入してソース・ドレイン領域を形
成する工程と、前記マスクを除去したのち前記半導体層
にレーザビームを照射し半導体層の再結晶化と注入不純
物の活性化とを同時に行う工程と、前記ソース・ドレイ
ン領域を覆うようにして透明絶縁膜からなる第２ゲート
絶縁膜を形成する工程と、前記第２ゲート絶縁膜上にネ
ガレジスト膜を塗布する工程と、前記透明絶縁性基板の
裏面より光を照射し現像して前記ネガレジスト膜の前記
第１ゲート電極と重なる領域を除去する工程と、少なく
とも前記第２ゲート絶縁膜上の前記ネガレジスト膜が除
去された領域に導電性膜からなる第２ゲート電極を形成
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6663692A JPH0645355A (ja) | 1992-03-25 | 1992-03-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6663692A JPH0645355A (ja) | 1992-03-25 | 1992-03-25 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645355A true JPH0645355A (ja) | 1994-02-18 |
Family
ID=13321586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6663692A Withdrawn JPH0645355A (ja) | 1992-03-25 | 1992-03-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203360A (ja) * | 1999-11-18 | 2001-07-27 | Xerox Corp | トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイ |
| JP2003168645A (ja) * | 2001-12-03 | 2003-06-13 | Hitachi Ltd | 半導体薄膜装置、その製造方法及び画像表示装置 |
| US7550356B2 (en) | 2005-11-14 | 2009-06-23 | United Microelectronics Corp. | Method of fabricating strained-silicon transistors |
-
1992
- 1992-03-25 JP JP6663692A patent/JPH0645355A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203360A (ja) * | 1999-11-18 | 2001-07-27 | Xerox Corp | トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイ |
| JP2003168645A (ja) * | 2001-12-03 | 2003-06-13 | Hitachi Ltd | 半導体薄膜装置、その製造方法及び画像表示装置 |
| US7550356B2 (en) | 2005-11-14 | 2009-06-23 | United Microelectronics Corp. | Method of fabricating strained-silicon transistors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |