JPH0645543A - 半導体ウエル構造形成方法 - Google Patents

半導体ウエル構造形成方法

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JPH0645543A
JPH0645543A JP5088838A JP8883893A JPH0645543A JP H0645543 A JPH0645543 A JP H0645543A JP 5088838 A JP5088838 A JP 5088838A JP 8883893 A JP8883893 A JP 8883893A JP H0645543 A JPH0645543 A JP H0645543A
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well
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oxide
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エム．モスレヒ メールダッド
John W Kuehne
ダブリュ．キューネ ジョン
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【目的】 半導体層中に、ドープされたウエル２４及び
３０を形成する方法を提供する。 【構成】 シリコン層１４の表面上に酸化物層１６が形
成される。次に酸化物層１６上に窒化物層１８が形成さ
れ、パターン化されエッチされて第１のウエル領域２４
を定義する。次に第１のウエル領域２４が例えばリンま
たはホウ素でもってドープされる。第１のウエル領域２
４を覆い、窒化物層１８の一部を覆ってレジスト層２６
が形成され、その後レジスト層２６の下側にない窒化物
層１８の一部が除去されて第２のウエル領域を露出させ
る。次に第２のウエル領域３０がドープされる。残存部
分のレジスト層２６が除去されて、第１のウエル領域２
４及び第２のウエル領域３０を覆って酸化物層３２が形
成される。この間、ウエル領域を分離する領域３６を覆
う表面３８は裸のまま残される。次に層１４が窒化雰囲
気（例えばアンモニア雰囲気）中で加熱されて、ドーパ
ントがシリコン層１４中へ拡散するようにされる。

Description

【発明の詳細な説明】
【０００１】本発明は米国空軍との間の契約第Ｆ３３６
１５−８８−Ｃ−５４４８号のもとで政府の支援を得て
なされた。米国政府は本発明に関して一定の権利を有す
る。
【０００２】
【産業上の利用分野】本発明は一般的には半導体デバイ
スの製造に関するものであり、更に詳細には半導体層中
にウエル（井戸）構造を形成するための方法に関するも
のである。
【０００３】
【従来の技術】進歩したＣＭＯＳ（相補型金属・酸化物
・半導体）及びＢｉＣＭＯＳ（バイポーラ及び相補型金
属・酸化物・半導体）技術は、その他のいくつかのデバ
イス技術と同様にバルクシリコンまたはエピタキシャル
（例えば、Ｐ+ 基板上のＰ-エピ層、またはＮ+ 基板上
のＮ- エピ層）ウエハ中に、ドープされたＮまたはＰウ
エルあるいはＮ及びＰウエルの両者を形成することを必
要とする。ウエル形成プロセスは通常は、（Ｐ形ウエル
に対しての）ホウ素、または（Ｎ形ウエルに対しての）
リンのイオン打ち込みと、その後の不活性または酸化雰
囲気中での高温（例えば１１００℃ないし１２００℃）
での長時間（例えば数時間）に亘る加熱炉アニールによ
って行われる。
【０００４】この比較的長時間の加熱炉アニールは、熱
拡散によって深いＮ及びＰ形領域を形成するために必要
とされる。ウエル接合深さは通常、ソース／ドレイン接
合深さよりも少なくとも数倍は深い。例えば、０．３５
μｍＣＭＯＳ技術において、１ミクロンよりも深い、ウ
エルと基板との接合深さを有するＮ及びＰ形ウエルが必
要とされよう。
【０００５】もし、単一ウエハをベースとする半導体工
場においてウエル形成プロセスを実行するとなると、単
一ウエハのウエルのドライブインプロセスのために必要
とされる時間及び温度要求は過大なものとなり（例え
ば、１１００−１２００℃で３０分間以上）、その結果
製造のスループットは低いものとなる。この要求は製造
コストを耐え難いほど高いものとし得る。
【０００６】更に、拡散ウエルの形成のための従来の加
熱炉での拡散プロセスはＮ及びＰの両ドーパントの横方
向への拡散を引き起こし、その結果横方向でのドーパン
トの補償をもたらす。この望ましくない横方向拡散はＮ
ウエルとＰウエルとの間の最小間隔を制限し、デバイス
配置のスケーリングをより困難なものとする。
【０００７】この結果、妥当なＲＴＰ（高速熱処理）の
温度／時間条件に基づいて必要なＮ及びＰ形ウエル領域
を形成することのできるＲＴＰ方式のウエル形成プロセ
スに対する需要が存在する。更に、低減化された温度／
時間のプロセスパラメータを用いて、Ｎ及びＰ形ウエル
ドーパントの過大な横方向内部拡散をもたらすこと無し
に望みの深さのウエルを形成することのできるウエル形
成プロセスに対する需要が存在する。
【０００８】
【発明の概要】その他の目的及び特長は明かであろう
し、以下に部分的に述べられるであろうし、また半導体
ウエルのための構造および方法を提供する本発明によっ
て実現されるであろう。
【０００９】ここには半導体層中にドープされたウエル
を形成する方法が開示されている。半導体層中に分離領
域に隣接して第１のドープされたウエル領域が形成され
る。この第１のドープされたウエル領域を覆って、前記
分離領域の上には被着しないように酸化物（例えば二酸
化シリコン）層が形成される。この半導体層は次に、ド
ープされたウエル領域中のドーパントが横方向へ拡散す
るよりも速い速度で縦方向へ拡散するように窒化雰囲気
中で加熱される。この方法は半導体層中へ第２のドープ
されたウエル領域を形成することを含むように拡張する
こともできる。
【００１０】好適実施例ではシリコン層の表面上に酸化
物層が形成される。次にこの酸化物層上に窒化物層が形
成され、パターン化され、エッチされて第１のウエル領
域が定義される。この第１のウエル領域は次に例えばリ
ンまたはホウ素でもってドープされる。この第１のウエ
ル領域を覆い、前記窒化物層の一部を覆ってレジスト層
が形成され、その後レジスト層で覆われていない窒化物
層の部分は除去されて第２のウエル領域が露出される。
この第２のウエル領域が次にドープされる。残存部分の
レジスト層が除去された後に、第１及び第２のウエル領
域を覆って酸化物層が形成される。この時ウエル領域を
分離する領域の表面は裸のままに残される。この層は次
に窒化雰囲気（例えばアンモニア）中で加熱され、ドー
パントがシリコン層中へ拡散するようにされる。
【００１１】本発明の１つの特長は、ドーパントが横方
向よりも速い速度で半導体層中へ拡散する傾向をもつこ
とである。従って、重大な横方向へのカウンタ（Ｃｏｕ
ｎｔｅｒ）補償ドーピングが回避でき、高品質のデバイ
スが、縮小された基板エリア中に作製される。
【００１２】更に、本発明は複数ウエハあるいは単一ウ
エハのいずれの処理室にも利用できる。妥当な時間（例
えば１０分間未満）及び温度（例えば１１５０℃未満）
の要求はこのプロセスを大量生産環境において実際的な
ものとする。このことは、ウエハが一時に一枚づつ処理
されるためウエハ当たりの処理時間が重要である単一ウ
エハ処理装置において特に言えることである。
【００１３】本発明のその他の特長は、処理の流れを修
正することによって、Ｎウエル及びＰウエルの両方を、
基板上に本質的に非平面的な形状または段差を生成する
こと無しに形成できることである。平面的なデバイス構
造は以降のマイクロリソグラフィ工程において一般的に
望ましいことである。
【００１４】本発明の以上に述べた特徴は以下の図面を
参照した説明からより明らかに理解されるであろう。
【００１５】各図において対応する参照符号及び記号は
特に断らない限り対応する部分を指し示す。
【００１６】
【実施例】本発明の好適実施例の作製と使用とに関して
以下に詳細に説明する。しかしながら、本発明が、広範
囲の特定された状況において実施可能な数多くの新規な
応用的概念を提供することを理解されたい。ここに述べ
る特定の実施例は本発明を作製し、利用するための特別
な方法を例示するものでしかなく、本発明の範囲をそれ
らに限定するものではない。
【００１７】本発明は同時係属出願の第０７／８５６，
００８号（ＴＩ−１６１２５）に関連する。
【００１８】以下は本発明の構造と方法の説明である。
まず好適実施例について説明し、次に修正について説明
する。その後、応用例について簡単に説明する。
【００１９】本発明は、進歩したサブミクロンＣＭＯＳ
（相補型金属・酸化物・半導体）またはＢｉＣＭＯＳ
（バイポーラ及び同一チップ上の相補型金属・酸化物・
半導体）技術のような技術においてＮ及び／またはＰウ
エルを形成するために利用できるＲＴＰ（高速熱処理）
または標準的な加熱炉処理に基づく有用で実際的なプロ
セスを提案する。ここに説明するプロセスの流れはＭｅ
Ｖ（メガ・エレクトロン・ボルト）または非常の高いエ
ネルギーのイオン打ち込み工程の必要無しに、また重大
なプロセススループットの制約問題無しにＣＭＯＳウエ
ルの最適化を可能にする。
【００２０】１つの面において、本プロセスは２つの主
要な特徴を利用している。第１の特徴は”酸窒化促進拡
散”または”ＯＮＥＤ”として知られる効果である。こ
の効果はＲＴＰウエルのドライブインサイクル中に使用
されて、縦方向へのホウ素及びリンの拡散を大幅に促進
させる。この効果はホウ素及びリンに対するいわゆる”
酸化促進拡散”または”ＯＥＤ”効果よりもずっと強力
であり、ウエル拡散の時間及び温度要求を低減すること
を可能にする。更に、ＯＥＤ法は熱酸化の間にシリコン
が消費されるために、一般には望ましいものと考えられ
ていない。他方、ＯＮＥＤ法はほんの無視し得る程度の
シリコン量しか消費しない。
【００２１】”窒化抑制拡散”または”ＮＲＤ”として
知られる別の効果もまた利用されている。この効果はＲ
ＴＰウエル形成中にホウ素及びリンの横方向拡散を最小
化する目的で利用される。これによって横方向へのドー
パントの補償の低減と横方向でのＮ及びＰウエル拡散の
低減とのために、ＮウエルとＰウエルとの間のより近接
した間隔が許容される。
【００２２】酸化及び窒化に関するこれ以上の情報は次
の論文を参照されたい： １）ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓの１９８５年２月号、第
ＥＤ−３２巻、第２号の頁１０６−１２３に発表された
モスレヒ（Ｍｏｓｌｅｈｉ）等による論文”ＶＬＳＩ用
のシリコン及び二酸化シリコンの熱窒化” ２）Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃ
ｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙの１９８５年９月号、
第１３２巻、第９号の頁２１８９−２１９７に発表され
たモスレヒ（Ｍｏｓｌｅｈｉ）等による論文”熱窒化さ
れた二酸化シリコン（窒酸化物）の組成的研究” ３）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．の１９８５年１１
月１５日号、第４７巻、第１０号の頁１１１３−１１１
５に発表されたモスレヒ（Ｍｏｓｌｅｈｉ）等による論
文”窒酸化物誘電体のための二酸化シリコンの高速熱窒
化”
【００２３】ここに提案するＲＴＰ及び標準的な加熱炉
処理に基づくＣＭＯＳウエル形成プロセスは標準的なＣ
ＭＯＳ及びＢｉＣＭＯＳ技術と完全に両立し得る。ウエ
ルの電気的特性（すなわち結晶性）は従来のＣＭＯＳウ
エルのそれと同程度に良好であると考えられる。ここに
述べるプロセスの流れはＮ及びＰウエルを形成するため
に２つのマスクを使用している。ここに詳細に説明する
特定の実施例では、ツインセルのＣＭＯＳ技術が想定さ
れているが、本プロセスは広範囲なその他の技術にも利
用可能である。
【００２４】プロセスの流れを説明するための例とし
て、Ｐ- エピ／Ｐ+ ウエハ上にＮ及びＰウエルの両方が
形成されると想定する。エピタキシャル材料を使用する
ことはＣＭＯＳラッチアップに対する耐性向上に非常に
有効であることが知られている。提案プロセスの流れを
説明するために、目的はＰ- ／Ｐ+ エピタキシャルウエ
ハ上に１．０ないし１．５μｍの深さのウエルを形成す
ることであると想定する。典型的にはこの時のエピタキ
シャルの厚さは２ミクロンと４ミクロンの間にある。
【００２５】本発明は特定の実施例に関して説明する
が、種々の環境において実施できる。例えば、基板はバ
ルクのシリコンや、バルク半導体あるいはＳＯＩ（絶縁
体上の半導体技術）として知られたような絶縁体上にエ
ピタキシャル成長させた層とすることもできる。加え
て、本プロセスは単一ウエハまたは複数ウエハ処理室中
のいずれにおいても実施できる。
【００２６】好適実施例のプロセス工程について図１な
いし図７を参照しながら説明する。図８及び図９に関連
して代替えプロセス工程も述べられる。例示応用例の断
面図が図１０に示されている。
【００２７】まず図１を参照すると、半導体加工物１０
はＰ+ シリコン基板１２を含み、それを覆ってＰ- エピ
タキシャル層１４が形成されている。既に述べたよう
に、この加工物のドーピングは応用途に依存して変化す
る（すなわち、Ｐ形、Ｎ形、真性）。
【００２８】層１４の表面上に酸化物層１６が形成され
る。好適実施例では、この酸化物層１６は二酸化シリコ
ンを含み、熱酸化によって形成される。この酸化物層１
６はＬＰＣＶＤ（減圧気相堆積）やＰＥＣＶＤ（プラズ
マ促進気相堆積）によっても形成することもできる。酸
化物層１６は典型的には１００ないし１０００オングス
トロームの厚さであり、望ましくは約２５０オングスト
ロームである。
【００２９】好適プロセスの流れの次の工程は酸化物層
１６の上に窒化物（例えばＳｉ3Ｎ4 ）層１８を形成す
ることである。この窒化物層１８は典型的にはＣＶＤ法
によって形成され、典型的には約３００ないし８００オ
ングストロームの厚さである。
【００３０】次に窒化物層１８の上にレジスト層２０が
形成される。このレジスト層２０は当業者には良く知ら
れた標準的なフォトリソグラフィレジストの任意のもの
でよい。
【００３１】次に図２を参照すると、第１のウエル領域
を定義するために第１のマスクが使用されている。当業
者には良く知られたようにして、レジスト層２０がパタ
ーン化され、エッチされる。
【００３２】レジスト層２０中に形成されたパターンを
使用して、等方性または異方性のいずれかのエッチによ
って窒化物層１８がエッチされる。このエッチプロセス
の間、酸化物層１６はエッチストップとして働く。この
プロセスの間、第２のウエル領域は分離領域（すなわ
ち、第１と第２のウエル領域を分離する未打ち込み領
域）と共に、窒化物層１８及びレジスト層２０によって
覆われる。
【００３３】次の工程は第１のウエル領域の打ち込みを
実行することである。ここに取り上げた例では、これは
ｎ形ウエルの打ち込みである。この工程は図２に矢印２
２で示してある。典型的にはこれは種々のドーズ及びエ
ネルギーでの２重打ち込みであるが、それに限る必要は
ない。例えば、別の方法として単一打ち込みでも３重打
ち込みでも構わない。最も一般的に使用されるｎ形ドー
パントはリンであるが、その他の砒素やアンチモンとい
ったドーパントを使用してもよい。層１４中の打ち込み
領域は破線で示され、符号２４を与えられている。
【００３４】次に図３を参照すると、レジスト層２０が
除去される。例えば、レジスト層２０は灰化プロセスに
よって除去できる。レジスト層２６が次に形成され、パ
ターン化されて第２のウエル領域を定義する。
【００３５】第２のフォトレジストマスク２６によって
露出された窒化物層１８の部分が次にエッチされて除去
される。窒化物の残存部分１８ａ及び１８ｂが第１と第
２のウエル領域間の分離領域を覆って残されることを指
摘しておく。
【００３６】次の工程は第２のウエル領域のための打ち
込みを実行することである。ここに取り上げた例では第
２のウエル領域はｐ形ウエル領域である。この工程は図
３に矢印２８で示されている。典型的はこのドーピング
工程は２重打ち込みを含むが、それに限る必要はない。
例えば、別の方法として単一打ち込みでも３重打ち込み
でも構わない。好適なｐ形ドーパントはホウ素である
が、その他のアルミニウムやガリウムといったドーパン
トを使用してもよい。図３において、層１４中の第２の
打ち込み領域は破線で示され、符号３０を与えられてい
る。
【００３７】ここではｎ形ウエル領域２４及びｐ形ウエ
ル領域３０として説明するが、これらの領域２４及び３
０は特定の応用途からの要求に応じて、両方共にｎ形ウ
エル領域（ドーピング濃度は異なる）であるかもしれな
いし、あるいは両方共にｐ形ウエル領域であるかもしれ
ない。もちろん、領域２４をｐ形不純物でドープし、領
域３０をｎ形不純物でドープすることもあり得る。
【００３８】次に図４を参照すると、レジスト層２６が
剥離される。次に短時間の蒸気酸化が行われ酸化物層１
６の露出部分の厚さを増大させる。より厚くなったこれ
ら露出部分は図４において符号３２で示されている。窒
化物層１８下の酸化物層１６部分は符号３４で示されて
いる。この酸化のために使用される熱処理は高速熱処理
でも標準的な加熱炉処理でもよい。より厚くなった酸化
物領域３２は典型的には５００ないし１０００オングス
トロームの厚さである。
【００３９】ここで図５を参照すると、窒化物層の残存
部分１８ａ及び１８ｂが除去される。窒化物層の剥離に
先だって窒化物層１８上に形成されている薄い酸化物を
還元するために通常、短時間のデグレーズが必要とされ
ることを指摘しておく。次に薄い酸化物層３４が除去さ
れる。薄い酸化物層３４は時間を定めた湿式のＨＦを実
行することによって除去できるし、あるいは酸化物を除
去するための気相でのＨＦデグレーズによっても除去す
ることができる。この最後の酸化物エッチによって厚い
酸化物３２の一部もまた除去される。典型的には厚い酸
化物３２は今や２００ないし６００オングストロームの
厚さになっている。
【００４０】ウエル領域３０及び２４はこの段階で酸化
物層３２によって覆われているが、分離領域３６（すな
わち、領域３０及び２４を分離する未打ち込み領域）は
裸のシリコン表面３８を有していることを注意してお
く。これらの特徴は先に述べたＯＮＥＤ及びＮＲＤ現象
が図６に示された結果の構造を与えることに有効に働
く。
【００４１】次に窒化雰囲気中でタンク形成のためのＲ
ＴＰまたはバッチ方式の加熱炉アニールが実行される。
好適実施例ではこの温度は１１５０℃未満であり、望ま
しくは約１０５０ないし１１５０℃の間の温度である。
典型的なアニール時間は１０分間（あるいは、多分５分
間）未満である。この特徴はスループットの点で有利で
あり、特に単一ウエハ処理室でそうである。
【００４２】ドープされたウエル領域２４及び３０上の
酸化物領域３２はホウ素及びリンに対してのＯＮＥＤ効
果によって大幅に縦方向拡散を促進する。しかし、ウエ
ル領域２４及び３０間（そして分離領域３６上）の露出
されたシリコン表面３８はＮＲＤ効果（露出シリコン表
面の直接窒化）によってホウ素及びリンの横方向拡散度
を低減化する。アニール工程後の加工物が図６に示され
ている。図６にはまた、酸化物層３２上に形成される酸
窒化物層４２と共に、シリコン表面３８上に形成される
シリコン窒化物層４０も示されている。
【００４３】アニール工程の結果、横方向のドーパント
補償が低減化され、従って進歩したＣＭＯＳ実装密度を
達成するｎ形及びｐ形ウエルが形成される。言い替えれ
ば、限られた横方向拡散によって、ウエルは互いにより
近接して配置できるようになる。
【００４４】必要であれば、窒化物領域４０を消費させ
るために短時間の蒸気酸化を実行させてもよい。次に基
板１４の表面から領域３２、４０及びその他の酸化物を
除去するために酸化物デグレーズを実行することができ
る。あるいは、湿式エッチを行ってもよい。図７に示さ
れた基板は今や標準的な処理工程を受け入れる準備が整
っている。
【００４５】厚い酸化物層３２を形成する時のドープ領
域２４及び３０の酸化のために、層１４の最終的な表面
形状は完全に平坦なものではないことを指摘しておく。
この表面形状の問題を本質的に解消するための代替えの
実施例が図８及び図９に示されている。
【００４６】図８は酸化物層１６と窒化物層１８との間
に形成された多結晶または非晶質のシリコン層１７を示
している。多結晶シリコン層は典型的には約１００ない
し５００オングストロームの厚さであって、ＬＰＣＶＤ
によって形成されよう。先行の例では、別の実施例に対
しては図１を図８で置き換える。
【００４７】別の実施例のプロセスの流れは前記好適実
施例のそれと同様に図２から図５を経て本質的に同じよ
うに行われる。しかし、別の実施例では厚い酸化物領域
３２は半導体層１４の一部ではなく、多結晶シリコン層
１７の酸化によって形成される。この変更は図９に示さ
れている（図９は既述の図６と類似している）。シリコ
ン基板１４は酸化されないので、図７に関して既述した
ように酸化物が除去された後でも基板は本質的に変化し
ない。従ってこれらの付加的な工程は最終的な基板のす
べての表面形状の問題をも回避する。
【００４８】ｎ形ウエル領域２４とｐ形ウエル領域３０
とを含む基板１０は非常に多数の応用途に使用される。
本発明にとっては基板１０が使用される応用が何である
かは重大な問題ではないことを指摘しておく。
【００４９】さて図１０を参照すると、１つの例として
トランジスタデバイス５０の断面が示されている。トラ
ンジスタデバイス５０はＰ形ウエル領域３０とＮ形ウエ
ル領域２４とを含み、本発明のプロセスの数ある可能な
応用の１つを例示するためにここに取り上げられた。
【００５０】本発明は例示実施例に関連して説明してき
たが、この説明は限定的な意図のものではない。本明細
書の説明を参照することによって、例示した実施例の各
種の修正や組み合わせが、本発明のその他の実施例と共
に当業者には明かとなるであろう。従って、本発明の特
許請求の範囲はそのような修正や組み合わせを包含する
と理解すべきである。
【００５１】以上の説明に関して更に以下の項を開示す
る。 （１）半導体層中にドープされたウエルを形成する方法
であって：前記半導体層中に分離領域に隣接して第１の
ドープされたウエル領域を形成すること、前記第１のド
ープされたウエル領域を覆って、前記分離領域を覆わな
いように酸化物層を形成すること、及び前記半導体層を
窒化雰囲気中で加熱して、前記ドープされたウエル領域
中のドーパントが横方向よりも速い速度で縦方向へ拡散
するように加熱すること、の工程を含む方法。
【００５２】（２）第１項記載の方法であって更に：前
記半導体層中に第２のドープされたウエル領域を、前記
分離領域が前記第１と第２のドープされたウエル領域間
にくるように形成すること、及び前記加熱工程に先だっ
て前記第２のドープされたウエル領域を覆う酸化物層を
形成すること、の工程を含む方法。
【００５３】（３）第２項記載の方法であって、前記窒
化雰囲気がアンモニア雰囲気を含む環境を含んでいる方
法。
【００５４】（４）第３項記載の方法であって、前記加
熱工程が約１１５０℃未満の温度まで加熱することを含
んでいる方法。
【００５５】（５）第４項記載の方法であって、前記加
熱工程が５分間未満の時間だけ加熱することを含んでい
る方法。
【００５６】（６）第５項記載の方法であって、前記半
導体層がシリコンを含み、前記酸化物層が二酸化シリコ
ンを含んでいる方法。
【００５７】（７）第１項記載の方法であって、前記ド
ーパントがリン及びホウ素を含む群のうちから選ばれた
ものである方法。
【００５８】（８）第１項記載の方法であって、前記半
導体層がエピタキシャル成長された半導体層を含んでい
る方法。
【００５９】（９）シリコン層中に、ドープされたウエ
ルを形成する方法であって：前記シリコン層の表面上に
酸化物層を形成すること、前記酸化物層の上に窒化物層
を形成すること、前記窒化物層をパターン化及びエッチ
して、第１のウエル領域を定義すること、前記第１のウ
エル領域をドープすること、前記第１のウエル領域を覆
い、前記窒化物層の一部を覆ってレジスト層を形成する
こと、前記レジスト層下にない前記窒化物層の一部を除
去して、第２のウエル領域を露出させること、前記第２
のウエル領域をドープすること、残存する部分の前記レ
ジスト層を除去すること、前記第１及び第２のウエル領
域を覆って厚い酸化物層を形成し、また前記第１と第２
のウエル領域間の分離領域を覆って裸のシリコン表面を
形成すること、及び窒化雰囲気中で前記シリコン層を加
熱して、ドーパントを前記シリコン層中へ拡散させるこ
と、の工程を含む方法。
【００６０】（１０）第９項記載の方法であって前記窒
化雰囲気がアンモニア雰囲気を含む環境を含んでいる方
法。
【００６１】（１１）第９項記載の方法であって、前記
加熱工程が約１１５０℃未満の温度まで加熱することを
含んでいる方法。
【００６２】（１２）第９項記載の方法であって、前記
加熱工程が１０分間未満の時間だけ加熱することを含ん
でいる方法。
【００６３】（１３）第１２項記載の方法であって、前
記第１のウエル領域がリンをドープされた領域を含んで
いる方法。
【００６４】（１４）第１３項記載の方法であって、前
記第２のウエル領域がホウ素をドープされた領域を含ん
でいる方法。
【００６５】（１５）第１４項記載の方法であって、前
記シリコン層がエピタキシャル成長されたシリコン層を
含んでいる方法。
【００６６】（１６）第１５項記載の方法であって、前
記酸化物層が熱酸化によって形成される方法。
【００６７】（１７）第９項記載の方法であって、前記
第１のウエル領域がＮ形不純物でもってドープされ、前
記第２のウエル領域がＰ形不純物でもってドープされる
方法。
【００６８】（１８）第９項記載の方法であって、更
に、前記酸化物層を覆ってシリコン層を形成することを
含み、それによって厚い酸化物を形成する前記工程が前
記シリコン層を熱的に酸化させる工程を含んでいる方
法。
【００６９】（１９）半導体層中に、ドープされたウエ
ル２４及び３０を形成する方法がここに開示されてい
る。好適実施例において、シリコン層１４の表面上に酸
化物層１６が形成される。次に酸化物層１６上に窒化物
層１８が形成され、パターン化されエッチされて第１の
ウエル領域２４を定義する。次に第１のウエル領域２４
が例えばリンまたはホウ素でもってドープされる。第１
のウエル領域２４を覆い、窒化物層１８の一部を覆って
レジスト層２６が形成され、その後レジスト層２６の下
側にない窒化物層１８の一部が除去されて第２のウエル
領域を露出させる。次に第２のウエル領域３０がドープ
される。残存部分のレジスト層２６が除去されて、第１
のウエル領域２４及び第２のウエル領域３０を覆って酸
化物層３２が形成される。この間、ウエル領域を分離す
る領域３６を覆う表面３８は裸のまま残される。次に層
１４が窒化雰囲気（例えばアンモニア雰囲気）中で加熱
されて、ドーパントがシリコン層１４中へ拡散するよう
にされる。
【図面の簡単な説明】
【図１】プロセスの流れの各段階における例示デバイス
の断面図。
【図２】プロセスの流れの各段階における例示デバイス
の断面図。
【図３】プロセスの流れの各段階における例示デバイス
の断面図。
【図４】プロセスの流れの各段階における例示デバイス
の断面図。
【図５】プロセスの流れの各段階における例示デバイス
の断面図。
【図６】プロセスの流れの各段階における例示デバイス
の断面図。
【図７】プロセスの流れの各段階における例示デバイス
の断面図。
【図８】プロセスの流れの各段階における別の例示デバ
イスの断面図。
【図９】プロセスの流れの各段階における別の例示デバ
イスの断面図。
【図１０】本発明のウエル構造を利用する回路例の断面
図。
【符号の説明】
１０ 半導体加工物 １２ シリコン基板 １４ エピタキシャル層 １６ 酸化物層 １７ 多結晶シリコン １８ 窒化物層 ２０ レジスト層 ２２ ｎ形ウエル打ち込み ２４ 打ち込み領域 ２６ レジスト層 ２８ ｐ形ウエル打ち込み ３０ 第２の打ち込み領域 ３２ 厚い酸化物の露出部分 ３４ 窒化物層下の酸化物層部分 ３６ 分離領域 ３８ 裸のシリコン表面 ４０ シリコン窒化物層 ４２ 酸窒化物層 ５０ トランジスタデバイス

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体層中にドープされたウエル（井戸
    構造）を形成する方法であって：前記半導体層中に分離
    領域に隣接して第１のドープされたウエル領域を形成す
    ること、 前記第１のドープされたウエル領域を覆って、前記分離
    領域を覆わないように酸化物層を形成すること、及び前
    記半導体層を窒化雰囲気中で加熱して、前記ドープされ
    たウエル領域中のドーパントが横方向よりも速い速度で
    縦方向へ拡散するように加熱すること、の工程を含む方
    法。
JP5088838A 1992-04-16 1993-04-15 半導体ウエル構造形成方法 Pending JPH0645543A (ja)

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US07/869,423 US5256563A (en) 1992-04-16 1992-04-16 Doped well structure and method for semiconductor technologies
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