JPH0645600A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0645600A JPH0645600A JP4215791A JP21579192A JPH0645600A JP H0645600 A JPH0645600 A JP H0645600A JP 4215791 A JP4215791 A JP 4215791A JP 21579192 A JP21579192 A JP 21579192A JP H0645600 A JPH0645600 A JP H0645600A
- Authority
- JP
- Japan
- Prior art keywords
- impurity layer
- mos transistor
- source
- drain
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタのソース・ドレインと基
板間との接合容量を低減し、高速動作を可能とする。 【構成】 一導電型（Ｐ型）の半導体基板１に形成され
たＭＯＳトランジスタのゲート電極５の直下の半導体基
板内に、ゲート電極と自己整合配置された一導電型（Ｐ
型）の高濃度不純物層７を形成する。このＰ+ 不純物層
７により、ソース・ドレイン３，４間のパンチスルーを
防止する一方で、Ｐ+ 不純物層７がソース・ドレインの
直下には存在していないため、ソース・ドレインと基板
との間の接合容量を低減し、高速動作を可能とする。
板間との接合容量を低減し、高速動作を可能とする。 【構成】 一導電型（Ｐ型）の半導体基板１に形成され
たＭＯＳトランジスタのゲート電極５の直下の半導体基
板内に、ゲート電極と自己整合配置された一導電型（Ｐ
型）の高濃度不純物層７を形成する。このＰ+ 不純物層
７により、ソース・ドレイン３，４間のパンチスルーを
防止する一方で、Ｐ+ 不純物層７がソース・ドレインの
直下には存在していないため、ソース・ドレインと基板
との間の接合容量を低減し、高速動作を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＭＯＳトランジスタを有するＭＯＳ型半導体装
置集積回路装置に関する。
し、特にＭＯＳトランジスタを有するＭＯＳ型半導体装
置集積回路装置に関する。
【０００２】
【従来の技術】近年の半導体集積回路装置は、高密度
化，高性能化を図るためにハーフミクロンデバイスの領
域となってきている。更に、クォータミクロンデバイス
を目指した技術開発が求められている。このようなＭＯ
Ｓ型半導体集積回路装置においては、ＭＯＳトランジス
タのソース・ドレイン間のパンチスルーを制御して、如
何にゲート長を短くすることができるかが重要なポイン
トとなっている。一般にパンチスルーを制御するには、
ＭＯＳトランジスタを形成する基板や基板に形成したウ
ェルの濃度を高くすればよい、しかしながら、この対策
ではトランジスタのチャネルが形成される基板、或いは
ウェルの表面における不純物濃度が高くなるので、充分
なオン電流が確保できないこと、及びホットキャリアの
増大による信頼性の低下をきたすことになる。
化，高性能化を図るためにハーフミクロンデバイスの領
域となってきている。更に、クォータミクロンデバイス
を目指した技術開発が求められている。このようなＭＯ
Ｓ型半導体集積回路装置においては、ＭＯＳトランジス
タのソース・ドレイン間のパンチスルーを制御して、如
何にゲート長を短くすることができるかが重要なポイン
トとなっている。一般にパンチスルーを制御するには、
ＭＯＳトランジスタを形成する基板や基板に形成したウ
ェルの濃度を高くすればよい、しかしながら、この対策
ではトランジスタのチャネルが形成される基板、或いは
ウェルの表面における不純物濃度が高くなるので、充分
なオン電流が確保できないこと、及びホットキャリアの
増大による信頼性の低下をきたすことになる。
【０００３】これを解決するために、従来では日経マイ
クロデバイス６７頁（1991年６月号）に記載されている
技術がある。これは、図３に示すように、Ｐ型半導体基
板１にフィールド酸化膜２及びゲート酸化膜６を形成し
た後、高エネルギのイオン注入を用いて基板表面から深
い位置に、素子全体埋込型のＰ+ 不純物層７を形成す
る。しかる後、ゲート電極５，ＬＤＤのＮ- 不純物層４
及びＮ+ 不純物層３を形成してＭＯＳトランジスタを構
成する。
クロデバイス６７頁（1991年６月号）に記載されている
技術がある。これは、図３に示すように、Ｐ型半導体基
板１にフィールド酸化膜２及びゲート酸化膜６を形成し
た後、高エネルギのイオン注入を用いて基板表面から深
い位置に、素子全体埋込型のＰ+ 不純物層７を形成す
る。しかる後、ゲート電極５，ＬＤＤのＮ- 不純物層４
及びＮ+ 不純物層３を形成してＭＯＳトランジスタを構
成する。
【０００４】このような埋込型Ｐ+ 不純物層７はショー
トチャネルにおけるパンチスルーを防止し、しかもチャ
ネルが形成される基板表面から埋め込まれているため、
トランジスタは充分なオン電流を有すること、及びホッ
トキャリアによる信頼性の劣化が生じ難く優れた素子特
性を示す。なお、この技術は、ウェルを形成するＣＭＯ
ＳのＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯ
Ｓトランジスタにおいても原理的には前述の例と同一で
ある。
トチャネルにおけるパンチスルーを防止し、しかもチャ
ネルが形成される基板表面から埋め込まれているため、
トランジスタは充分なオン電流を有すること、及びホッ
トキャリアによる信頼性の劣化が生じ難く優れた素子特
性を示す。なお、この技術は、ウェルを形成するＣＭＯ
ＳのＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯ
Ｓトランジスタにおいても原理的には前述の例と同一で
ある。
【０００５】
【発明が解決しようとする課題】この従来のＭＯＳトラ
ンジスタでは、ソース・ドレインを構成する不純物層
３，４を含む領域にわたってＰ+ 不純物層７が形成され
ているため、ソース・ドレインと基板間の接合容量が大
きくなり、高速動作が困難になるという問題がある。本
発明の目的は、ソース・ドレインと基板間との接合容量
を低減し、高速動作を可能とした半導体集積回路装置を
提供することにある。
ンジスタでは、ソース・ドレインを構成する不純物層
３，４を含む領域にわたってＰ+ 不純物層７が形成され
ているため、ソース・ドレインと基板間の接合容量が大
きくなり、高速動作が困難になるという問題がある。本
発明の目的は、ソース・ドレインと基板間との接合容量
を低減し、高速動作を可能とした半導体集積回路装置を
提供することにある。
【０００６】
【課題を解決するための手段】本発明は、一導電型の半
導体層に形成されたＭＯＳトランジスタのゲート電極の
直下の半導体層内に、ゲート電極と自己整合配置された
一導電型の高濃度不純物層を形成する。
導体層に形成されたＭＯＳトランジスタのゲート電極の
直下の半導体層内に、ゲート電極と自己整合配置された
一導電型の高濃度不純物層を形成する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のＭＯＳトランジスタの断
面図、図２はそのＭＯＳトランジスタを製造工程順に示
す断面図である。先ず、図２（ａ）のように、Ｐ型半導
体基板１にＰ+ ガードリング不純物層８，フィールド酸
化膜２を形成した後、全面にパッド酸化膜９を 400Å，
マスク材の窒化膜１０を1000Å、及びＣＶＤ酸化膜１１
を3000Å成長する。しかる後、フォトレジスト１２を塗
布し、フォトリソグラフィ技術を用いてゲート電極を配
置すべき領域のフォトレジスト１２を開口し、このフォ
トレジスト１２を用いてＣＶＤ酸化膜１１、及び窒化膜
１０を反応性イオンエッチング技術を用いてエッチング
する。更に、これをマスク材としてイオン注入技術を用
いてパンチスルー防止用埋込みＰ+ 不純物層７を 150Ｋ
ｅＶで形成する。
る。図１は本発明の一実施例のＭＯＳトランジスタの断
面図、図２はそのＭＯＳトランジスタを製造工程順に示
す断面図である。先ず、図２（ａ）のように、Ｐ型半導
体基板１にＰ+ ガードリング不純物層８，フィールド酸
化膜２を形成した後、全面にパッド酸化膜９を 400Å，
マスク材の窒化膜１０を1000Å、及びＣＶＤ酸化膜１１
を3000Å成長する。しかる後、フォトレジスト１２を塗
布し、フォトリソグラフィ技術を用いてゲート電極を配
置すべき領域のフォトレジスト１２を開口し、このフォ
トレジスト１２を用いてＣＶＤ酸化膜１１、及び窒化膜
１０を反応性イオンエッチング技術を用いてエッチング
する。更に、これをマスク材としてイオン注入技術を用
いてパンチスルー防止用埋込みＰ+ 不純物層７を 150Ｋ
ｅＶで形成する。
【０００８】次いで、図２（ｂ）のように、前記フォト
レジスト１２を除去し、露出されたパット酸化膜９を除
去し、新たにゲート酸化膜６を70Å形成した後、ゲート
電極材の多結晶シリコン５を少なくとも開口部分が全部
埋まるように開口幅の１／２以上の膜厚を成長させる。
更に、図２（ｃ）のように、エッチングバック技術を用
いて開口部のみにゲート電極材を残し、埋込み不純物層
７と自己整合配置されたゲート電極５を形成する。しか
る後、図１のように、マスク材のＣＶＤ酸化膜１１及び
窒化膜１０を順次除去し、ＬＤＤのＮ- 不純物層４、及
びＣＶＤ酸化膜１１のエッチングバックサイドウォール
を利用してソース及びドレインのＮ+ 不純物層３を形成
してＭＯＳトランジスタを完成する。
レジスト１２を除去し、露出されたパット酸化膜９を除
去し、新たにゲート酸化膜６を70Å形成した後、ゲート
電極材の多結晶シリコン５を少なくとも開口部分が全部
埋まるように開口幅の１／２以上の膜厚を成長させる。
更に、図２（ｃ）のように、エッチングバック技術を用
いて開口部のみにゲート電極材を残し、埋込み不純物層
７と自己整合配置されたゲート電極５を形成する。しか
る後、図１のように、マスク材のＣＶＤ酸化膜１１及び
窒化膜１０を順次除去し、ＬＤＤのＮ- 不純物層４、及
びＣＶＤ酸化膜１１のエッチングバックサイドウォール
を利用してソース及びドレインのＮ+ 不純物層３を形成
してＭＯＳトランジスタを完成する。
【０００９】このように構成されるＭＯＳトランジスタ
では、Ｐ+ 不純物層７がゲート電極５と自己整合配置さ
れるため、ＬＤＤのＮ- 不純物層４及びＮ+ 不純物層３
の直下には存在しない。したがって、Ｐ+ 不純物層７に
よりソース・ドレイン間のパンチスルーを防止する一方
で、ソース・ドレインと基板との接合容量の増加を防止
し、ＭＯＳトランジスタの高速動作を可能とする。尚、
前記実施例はＰ型半導体基板に形成したＮ型ＭＯＳトラ
ンジスタの例を示しているが、Ｐ型ＭＯＳトランジスタ
や、ウェルに形成したＣＭＯＳ構造についても同様に適
用することができる。
では、Ｐ+ 不純物層７がゲート電極５と自己整合配置さ
れるため、ＬＤＤのＮ- 不純物層４及びＮ+ 不純物層３
の直下には存在しない。したがって、Ｐ+ 不純物層７に
よりソース・ドレイン間のパンチスルーを防止する一方
で、ソース・ドレインと基板との接合容量の増加を防止
し、ＭＯＳトランジスタの高速動作を可能とする。尚、
前記実施例はＰ型半導体基板に形成したＮ型ＭＯＳトラ
ンジスタの例を示しているが、Ｐ型ＭＯＳトランジスタ
や、ウェルに形成したＣＭＯＳ構造についても同様に適
用することができる。
【００１０】
【発明の効果】以上説明したように本発明は、ゲート電
極の直下に高濃度不純物層を形成しているので、ソース
・ドレイン間のパンチスルーを防止する一方で、ソース
・ドレインと基板の接合容量の増大が伴わない高速対応
のショートチャネルのＭＯＳトランジスタが実現できる
効果がある。
極の直下に高濃度不純物層を形成しているので、ソース
・ドレイン間のパンチスルーを防止する一方で、ソース
・ドレインと基板の接合容量の増大が伴わない高速対応
のショートチャネルのＭＯＳトランジスタが実現できる
効果がある。
【図１】本発明にかかるＭＯＳトランジスタの一実施例
の断面図である。
の断面図である。
【図２】本発明の一実施例を製造工程順に示す断面図で
ある。
ある。
【図３】従来のＭＯＳトランジスタの一例を示す断面図
である。
である。
１ Ｐ型半導体基板 ３ Ｎ- 不純物層 ４ Ｎ+ 不純物層 ５ ゲート電極 ７ Ｐ+ 不純物層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (1)
- 【請求項１】 一導電型の半導体層に設けた逆導電型の
ソース・ドレイン領域と、前記半導体層の表面上に設け
たゲート電極を有するＭＯＳトランジスタを備える半導
体集積回路装置において、前記ゲート電極の直下の前記
半導体層内に、前記ゲート電極と自己整合配置された一
導電型の高濃度不純物層を形成したことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215791A JPH0645600A (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215791A JPH0645600A (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645600A true JPH0645600A (ja) | 1994-02-18 |
Family
ID=16678304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215791A Pending JPH0645600A (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000069811A (ko) * | 1996-12-30 | 2000-11-25 | 피터 엔. 데트킨 | 임계전압을 승압하는 웰 부스팅 |
| KR20030070329A (ko) * | 2002-02-25 | 2003-08-30 | 삼성전자주식회사 | 셀프 얼라인 펀치스루우 스톱퍼를 가지는 모오스트랜지스터의 제조방법 |
-
1992
- 1992-07-22 JP JP4215791A patent/JPH0645600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000069811A (ko) * | 1996-12-30 | 2000-11-25 | 피터 엔. 데트킨 | 임계전압을 승압하는 웰 부스팅 |
| KR20030070329A (ko) * | 2002-02-25 | 2003-08-30 | 삼성전자주식회사 | 셀프 얼라인 펀치스루우 스톱퍼를 가지는 모오스트랜지스터의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |