JPH0645886A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPH0645886A JPH0645886A JP21579692A JP21579692A JPH0645886A JP H0645886 A JPH0645886 A JP H0645886A JP 21579692 A JP21579692 A JP 21579692A JP 21579692 A JP21579692 A JP 21579692A JP H0645886 A JPH0645886 A JP H0645886A
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- Japan
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- output
- comparator
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- Pending
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Abstract
(57)【要約】
【目的】 デジタルデータをアナログデータに変換する
ことなく、そのまま用いてパルス幅変調を可能にしたパ
ルス幅変調回路を得る。 【構成】 クロックをカウントし、所要数カウントした
ときにカウントアップ信号を出力するカウンタ３と、こ
のカウンタ３からのカウント出力データに定数を加える
加算器４と、この加算器４の出力データとデジタルデー
タ１の数値の大小を比較し、その結果をパルス幅変調信
号６として出力する比較器５とを備える。
ことなく、そのまま用いてパルス幅変調を可能にしたパ
ルス幅変調回路を得る。 【構成】 クロックをカウントし、所要数カウントした
ときにカウントアップ信号を出力するカウンタ３と、こ
のカウンタ３からのカウント出力データに定数を加える
加算器４と、この加算器４の出力データとデジタルデー
タ１の数値の大小を比較し、その結果をパルス幅変調信
号６として出力する比較器５とを備える。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅変調回路に関
し、特にデジタルデータによりパルス幅変調を行う回路
に関する。
し、特にデジタルデータによりパルス幅変調を行う回路
に関する。
【０００２】
【従来の技術】従来のパルス幅変調回路の一例を図３に
示す。この回路は、三角波発生器８と、この三角波発生
器８の出力信号と入力端子から入力されるアナログ信号
７を比較するアナログ比較器９を有している。そして、
アナログ入力信号７のアナログレベルと、三角波発生器
８が出力する三角波のレベルをアナログ比較器９と比較
し、その結果アナログ信号レベルが三角波レベルより高
いとき、比較器は高レベルを出力する。逆のとき、比較
器は低レベルを出力する。その状態を図４に示す。アナ
ログ入力信号のレベルが三角波より高レベルとなったと
ころでＰＷＭ信号が高レベルとなっている。この場合、
アナログ入力信号のレベルが高いほどＰＷＭ信号の高レ
ベルの時間が長くなっており、アナログ入力信号のレベ
ルによりパルス幅の変調がなされることが判る。
示す。この回路は、三角波発生器８と、この三角波発生
器８の出力信号と入力端子から入力されるアナログ信号
７を比較するアナログ比較器９を有している。そして、
アナログ入力信号７のアナログレベルと、三角波発生器
８が出力する三角波のレベルをアナログ比較器９と比較
し、その結果アナログ信号レベルが三角波レベルより高
いとき、比較器は高レベルを出力する。逆のとき、比較
器は低レベルを出力する。その状態を図４に示す。アナ
ログ入力信号のレベルが三角波より高レベルとなったと
ころでＰＷＭ信号が高レベルとなっている。この場合、
アナログ入力信号のレベルが高いほどＰＷＭ信号の高レ
ベルの時間が長くなっており、アナログ入力信号のレベ
ルによりパルス幅の変調がなされることが判る。
【０００３】
【発明が解決しようとする課題】この従来のパルス幅変
調回路では、アナログの入力信号と三角波のレベルを比
較しているため、デジタルデータでパルス幅変調を行う
場合に、デジタルデータを一度アナログ信号に変換する
必要がある。このため、デジタル−アナログ変換器が必
要となり、回路規模が増大する。また、アナログ回路が
付加されるため、特性の経年変化が生じ易くなり、特性
の電源電圧依存性、温度依存性が生じるという問題があ
る。本発明の目的は、デジタルデータをそのまま用いて
パルス幅変調を可能にしたパルス幅変調回路を提供する
ことにある。
調回路では、アナログの入力信号と三角波のレベルを比
較しているため、デジタルデータでパルス幅変調を行う
場合に、デジタルデータを一度アナログ信号に変換する
必要がある。このため、デジタル−アナログ変換器が必
要となり、回路規模が増大する。また、アナログ回路が
付加されるため、特性の経年変化が生じ易くなり、特性
の電源電圧依存性、温度依存性が生じるという問題があ
る。本発明の目的は、デジタルデータをそのまま用いて
パルス幅変調を可能にしたパルス幅変調回路を提供する
ことにある。
【０００４】
【課題を解決するための手段】本発明は、クロックをカ
ウントし、所要数カウントしたときにカウントアップ信
号を出力するカウンタと、このカウンタからのカウント
出力データに定数を加える加算器と、この加算器の出力
データとデジタルデータの数値の大小を比較し、その結
果をパルス幅変調信号として出力する比較器とを備え
る。
ウントし、所要数カウントしたときにカウントアップ信
号を出力するカウンタと、このカウンタからのカウント
出力データに定数を加える加算器と、この加算器の出力
データとデジタルデータの数値の大小を比較し、その結
果をパルス幅変調信号として出力する比較器とを備え
る。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の回路図である。ここで
はパルス幅変調の周期を 500ＫＨZ 、クロック周波数を
50ＭＨZ 、デジタルデータのビット数を７ビットとし、
パルス幅変調の最小ステップを１％としている。尚、以
下の説明において、括弧で括った数値は２進数である。
同図において、３はクロック信号２をカウントするカウ
ンタであり、０から９９までクロック信号２をカウント
したときに、加算器４にデータを出力する。この加算器
４は、カウンタ３からのデータに加算データ“１”を加
算し、これを７ビットの比較器５に出力する。この比較
器５の他方にはデジタルデータ信号１（0000000)〜(111
1111) が入力される。そして、この比較器５からは、デ
ジタルデータ信号１と比較器５からの信号を比較し、そ
の結果のＰＷＭ信号６を出力する。この比較器５の論理
はデジタルデータ信号１のデータＤ１と加算器４の出力
データＤ２がＤ１≧Ｄ２のとき高レベルを出力し、Ｄ１
＜Ｄ２のとき低レベルを出力する。
る。図１は本発明の第１実施例の回路図である。ここで
はパルス幅変調の周期を 500ＫＨZ 、クロック周波数を
50ＭＨZ 、デジタルデータのビット数を７ビットとし、
パルス幅変調の最小ステップを１％としている。尚、以
下の説明において、括弧で括った数値は２進数である。
同図において、３はクロック信号２をカウントするカウ
ンタであり、０から９９までクロック信号２をカウント
したときに、加算器４にデータを出力する。この加算器
４は、カウンタ３からのデータに加算データ“１”を加
算し、これを７ビットの比較器５に出力する。この比較
器５の他方にはデジタルデータ信号１（0000000)〜(111
1111) が入力される。そして、この比較器５からは、デ
ジタルデータ信号１と比較器５からの信号を比較し、そ
の結果のＰＷＭ信号６を出力する。この比較器５の論理
はデジタルデータ信号１のデータＤ１と加算器４の出力
データＤ２がＤ１≧Ｄ２のとき高レベルを出力し、Ｄ１
＜Ｄ２のとき低レベルを出力する。
【０００６】この条件でのタイムチャートを図２に示
す。このタイムチャートを用いて動作を説明する。クロ
ック信号２によりカウンタ３は０（0000000)から９９(1
100011までカウントアップする。加算器４の出力データ
はカウンタ３のデータに加算データの１を加えたもの
で、１（000001）から１００(1100100) を出力する。デ
ジタルデータＤ１はカウンタ３が０となるときに切り替
えている。ここでは、データ２０から１６へ変化した場
合を示す。
す。このタイムチャートを用いて動作を説明する。クロ
ック信号２によりカウンタ３は０（0000000)から９９(1
100011までカウントアップする。加算器４の出力データ
はカウンタ３のデータに加算データの１を加えたもの
で、１（000001）から１００(1100100) を出力する。デ
ジタルデータＤ１はカウンタ３が０となるときに切り替
えている。ここでは、データ２０から１６へ変化した場
合を示す。
【０００７】比較器５は加算器４の出力データＤ２とデ
ジタルデータ信号１のデータＤ１を比較して出力する。
加算器４の出力が１となったところで、デジタルデータ
信号のデータＤ１のデータ値１６の方が加算器４の出力
データＤ２より大となるので、比較器５の出力信号６が
低レベルから高レベルへと変化する。その後、カウンタ
３の出力データが１５、つまり加算器４の出力データＤ
２が１６まで比較器５は高レベルを維持する。カウンタ
３の出力データが１６、つまり加算器４の出力データＤ
２が１７となったところで、加算器４の出力データがデ
ジタルデータ信号のデータＤ１より大となるので、比較
器５の出力信号６は高レベルから低レベルへ変化する。
ジタルデータ信号１のデータＤ１を比較して出力する。
加算器４の出力が１となったところで、デジタルデータ
信号のデータＤ１のデータ値１６の方が加算器４の出力
データＤ２より大となるので、比較器５の出力信号６が
低レベルから高レベルへと変化する。その後、カウンタ
３の出力データが１５、つまり加算器４の出力データＤ
２が１６まで比較器５は高レベルを維持する。カウンタ
３の出力データが１６、つまり加算器４の出力データＤ
２が１７となったところで、加算器４の出力データがデ
ジタルデータ信号のデータＤ１より大となるので、比較
器５の出力信号６は高レベルから低レベルへ変化する。
【０００８】以上のように、デジタルデータ信号のデー
タＤ１により比較器５の出力が高レベルとなる幅が決ま
る。つまり、パルス幅変調器が実現できる。ここで加算
データの値を変えて１０とすれば、加算器４の出力は１
０(0001010) から１０９(1101101) まで変化することに
なり、デジタルデータにオフセットを加えるのと同等の
効果を持たせることができる。
タＤ１により比較器５の出力が高レベルとなる幅が決ま
る。つまり、パルス幅変調器が実現できる。ここで加算
データの値を変えて１０とすれば、加算器４の出力は１
０(0001010) から１０９(1101101) まで変化することに
なり、デジタルデータにオフセットを加えるのと同等の
効果を持たせることができる。
【０００９】図５は本発明の第２実施例を示す図であ
る。ここでは、第１実施例のカウンタ３の出力データ
と、デューティデータ１０の大きさを第２比較器１１で
比較するように構成している。この第２比較器１１はカ
ウンタ３の出力データがデューティデータ１０よりも小
さいと高レベルを出力し、カウンタ３の出力データがデ
ューティデータ１０と同じ値以上の値となったときに低
レベルを出力する。そして第２比較器１１の出力と、第
１実施例と同じ比較器５のデータをＡＮＤ回路１２で論
理をとってその出力をＰＷＭ信号６とする。つまり、こ
の回路はデューティデータ１０がカウンタ３の出力デー
タよりも大きなときだけパルス幅変調の出力を有効と
し、それ以外の場合には出力信号を強制的に低レベルに
する効果をもつ。即ち、デューティデータ１０によって
パルス幅変調の有効時間を制限するものであり、換言す
ればパルス幅変調の最大デューティを規定することがで
きる。
る。ここでは、第１実施例のカウンタ３の出力データ
と、デューティデータ１０の大きさを第２比較器１１で
比較するように構成している。この第２比較器１１はカ
ウンタ３の出力データがデューティデータ１０よりも小
さいと高レベルを出力し、カウンタ３の出力データがデ
ューティデータ１０と同じ値以上の値となったときに低
レベルを出力する。そして第２比較器１１の出力と、第
１実施例と同じ比較器５のデータをＡＮＤ回路１２で論
理をとってその出力をＰＷＭ信号６とする。つまり、こ
の回路はデューティデータ１０がカウンタ３の出力デー
タよりも大きなときだけパルス幅変調の出力を有効と
し、それ以外の場合には出力信号を強制的に低レベルに
する効果をもつ。即ち、デューティデータ１０によって
パルス幅変調の有効時間を制限するものであり、換言す
ればパルス幅変調の最大デューティを規定することがで
きる。
【００１０】
【発明の効果】以上説明したように本発明は、デジタル
データをカウンタから出力されるデータと比較した上で
パルス幅変調の出力を得ているので、デジタル−アナロ
グ変換器が不要となる。また、全てデジタル回路で構成
できるため、クロックが安定であれば電源電圧や温度依
存性や経年変化に無関係であるという効果がある。
データをカウンタから出力されるデータと比較した上で
パルス幅変調の出力を得ているので、デジタル−アナロ
グ変換器が不要となる。また、全てデジタル回路で構成
できるため、クロックが安定であれば電源電圧や温度依
存性や経年変化に無関係であるという効果がある。
【図１】本発明の第１実施例の回路図である。
【図２】図１の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図３】従来のパルス幅変調回路の一例の回路図であ
る。
る。
【図４】図３の回路のパルス幅変調を説明するための波
形図である。
形図である。
【図５】本発明の第２実施例の回路図である。
１ デジタルデータ信号 ２ クロック ３ カウンタ ４ 加算器 ５ 比較器 １０ デューティデータ １１ 第２比較器 １２ ＡＮＤ回路
Claims (1)
- 【請求項１】 クロックをカウントし、所要数カウント
したときにカウントアップ信号を出力するカウンタと、
このカウンタからのカウント出力データに定数を加える
加算器と、この加算器の出力データとデジタルデータの
数値の大小を比較し、その結果をパルス幅変調信号とし
て出力する比較器とを備えることを特徴とするパルス幅
変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21579692A JPH0645886A (ja) | 1992-07-22 | 1992-07-22 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21579692A JPH0645886A (ja) | 1992-07-22 | 1992-07-22 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645886A true JPH0645886A (ja) | 1994-02-18 |
Family
ID=16678390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21579692A Pending JPH0645886A (ja) | 1992-07-22 | 1992-07-22 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982842A (en) * | 1997-06-23 | 1999-11-09 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Output timer |
-
1992
- 1992-07-22 JP JP21579692A patent/JPH0645886A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982842A (en) * | 1997-06-23 | 1999-11-09 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Output timer |
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