JPH064597Y2 - Thin film transistor - Google Patents

Thin film transistor

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JPH064597Y2
JPH064597Y2 JP10025588U JP10025588U JPH064597Y2 JP H064597 Y2 JPH064597 Y2 JP H064597Y2 JP 10025588 U JP10025588 U JP 10025588U JP 10025588 U JP10025588 U JP 10025588U JP H064597 Y2 JPH064597 Y2 JP H064597Y2
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は薄膜トランジスタに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a thin film transistor.

〔従来の技術〕[Conventional technology]

例えばアクティブマトリックス型液晶表示素子の画素電
極形成基板にその各画素電極とそれぞれ対応させて配設
される画素電極駆動用の薄膜トランジスタは、一般に逆
スタガー型のものとされている。
For example, a thin film transistor for driving a pixel electrode, which is arranged on a pixel electrode forming substrate of an active matrix type liquid crystal display device so as to correspond to each pixel electrode thereof, is generally of an inverted stagger type.

第2図は従来の画素電極駆動用薄膜トランジスタを示し
たもので、この薄膜トランジスタは、基板1面に形成し
たゲート電極Gと、このゲート電極Gを覆うゲート絶縁
膜2と、このゲート絶縁膜2上に前記ゲート電極Gと対
向させて形成されたa−Si半導体層3と、この半導体
層3の上に形成されたソース電極Sおよびドレイン電極
Dとからなっている。なお、a−Si半導体層3は、i
−a−Si層3aと、その上にソース電極Sおよびドレ
イン電極Dとのコンタクト層として形成されたn−a
−Si層3bとからなっており、n−a−Si層3b
は、ソース電極Sとドレイン電極Dとの間のチャンネル
領域において切離されている。また、ゲート電極Gはこ
れと一体に形成されたゲートラインにつながっており、
ソース,ドレイン電極の一方例えばドレイン電極Dはこ
れと一体のデータラインにつながり、他方のソース電極
Sは、ゲート絶縁膜2上に形成される透明画素電極aと
接続されている。
FIG. 2 shows a conventional pixel electrode driving thin film transistor. The thin film transistor includes a gate electrode G formed on a surface of a substrate 1, a gate insulating film 2 covering the gate electrode G, and a gate insulating film 2 on the gate insulating film 2. And an a-Si semiconductor layer 3 formed to face the gate electrode G, and a source electrode S and a drain electrode D formed on the semiconductor layer 3. The a-Si semiconductor layer 3 is i
-A-Si layer 3a and n <+>- a formed as a contact layer with the source electrode S and the drain electrode D on it.
-Si layer 3b, and n + -a-Si layer 3b
Are separated in the channel region between the source electrode S and the drain electrode D. In addition, the gate electrode G is connected to a gate line formed integrally therewith,
One of the source and drain electrodes, for example, the drain electrode D is connected to a data line integrated with the source electrode, and the other source electrode S is connected to the transparent pixel electrode a formed on the gate insulating film 2.

ところで、上記薄膜トランジスタのゲート電極Gとゲー
トラインおよびソース,ドレイン電極S,Dとデータラ
インは、従来、Mo,Cr,Ta等の金属や、透明導電
材料であるITOで形成されているが、これらの材料は
その抵抗率が比較的高いために、画素電極の配列密度を
高くするためにトランジスタを小さくするとともにゲー
トラインおよびデータラインを細くすると、トランジス
タの各電極G,S,Dとゲートラインおよびデータライ
ンの抵抗値がかなり高くなってこれがトランジスタの動
作に影響する。このため、上記薄膜トランジスタでは、
その各電極G,S,Dとゲートラインおよびデータライ
ンの幅を小さくするのにともなってその膜厚を厚くし、
その抵抗値を下げている。しかし、上記Mo,Cr,T
a等の金属やITOは、その膜の応力が大きいために、
半導体層3上から基板1面のゲート絶縁膜2上にかけて
の段差をもった面に形成されるソース,ドレイン電極
S,Dおよびデータラインの膜厚を厚くすると、この電
極S,Dおよびデータラインに、その膜の応力によるク
ラックや剥れが発生することがある。
By the way, the gate electrode G and the gate line and the source and drain electrodes S and D and the data line of the thin film transistor are conventionally formed of metal such as Mo, Cr and Ta or ITO which is a transparent conductive material. Since the material (1) has a relatively high resistivity, if the transistors are made small and the gate lines and data lines are made thin in order to increase the arrangement density of the pixel electrodes, the electrodes G, S, D and the gate lines of the transistors and The resistance value of the data line becomes considerably high, which affects the operation of the transistor. Therefore, in the thin film transistor,
As the width of each electrode G, S, D and the gate line and the data line is reduced, the film thickness is increased,
Its resistance is being lowered. However, the above Mo, Cr, T
Metals such as a and ITO have large stress in the film,
When the film thicknesses of the source and drain electrodes S and D and the data line formed on the stepped surface from the semiconductor layer 3 to the gate insulating film 2 on the surface of the substrate 1 are increased, the electrodes S and D and the data line are formed. In addition, cracks and peeling may occur due to the stress of the film.

一方、単結晶半導体を使用するLSI等の配線材料とし
ては、AlまたはAl合金が主に使用されており、この
AlまたはAl合金は、抵抗率が小さくかつ膜の応力も
小さいために、このAlまたはAl合金で薄膜トランジ
スタのソース,ドレイン電極S,Dおよびデータライン
を形成すれば、上述した問題を解決することができる。
On the other hand, Al or Al alloy is mainly used as a wiring material such as LSI using a single crystal semiconductor. Since this Al or Al alloy has a small resistivity and a small film stress, the Al or Al alloy is Alternatively, if the source / drain electrodes S and D and the data line of the thin film transistor are formed of Al alloy, the above-mentioned problem can be solved.

〔考案が解決しようとする課題〕[Problems to be solved by the device]

しかしながら、薄膜トランジスタのソース,ドレイン電
極S,DをAlまたはAl合金で形成したので、このA
lまたはAl合金とa−Si半導体層3との境界面(n
−a−Si層3bとの境界面)に高抵抗の合金層が生
成するために、ソース,ドレイン電極S,Dと半導体層
3との間の良好なオーミック特性が得られなくなってし
まうという問題がある。また、AlまたはAl膜を所定
の電極形状にパターニングするエッチングは、一般にC
,CCl,SiCl等の塩素を含んだガスを用
いるドライエッチング法によって行なわれるが、これら
のガスはSiもエッチングしてしまうために、薄膜トラ
ンジスタのソース,ドレイン電極S,DをAlまたはA
l合金で形成するのでは、このAlまたはAl合金膜を
上記ドライエッチング法によってソース,ドレイン電極
S,Dの形状にパターニングする際に、a−Si半導体
層3のチャンネル領域(i−a−Si層3a)がダメー
ジを受け、これがトランジスタの特性に影響するという
問題もあった。
However, since the source and drain electrodes S and D of the thin film transistor are made of Al or Al alloy,
The interface between the Al or Al alloy and the a-Si semiconductor layer 3 (n
Since a high-resistance alloy layer is formed on the + -a-Si layer 3b), good ohmic characteristics between the source / drain electrodes S and D and the semiconductor layer 3 cannot be obtained. There's a problem. Further, etching for patterning Al or an Al film into a predetermined electrode shape is generally C
l 2, is carried out by CCl 4, a dry etching method using a chlorine gas containing the SiCl 4 or the like, for these gases, which would also etched Si, the source of the thin-film transistor, the drain electrode S, a D Al or A
When the Al or Al alloy film is patterned into the shape of the source and drain electrodes S and D by the dry etching method, the channel region (ia-Si) of the a-Si semiconductor layer 3 is formed. There is also a problem that the layer 3a) is damaged, which affects the characteristics of the transistor.

本考案は、ソース,ドレイン電極の抵抗値を下げること
ができ、しかもこのソース,ドレイン電極とa−Si半
導体層との間の良好なオーミック特性が得られるととも
に、a−Si半導体層もソース,ドレイン電極のパター
ニングによるダメージのない半導体層とすることができ
る薄膜トランジスタを提供することを目的としたもので
ある。
According to the present invention, the resistance value of the source / drain electrode can be reduced, and good ohmic characteristics between the source / drain electrode and the a-Si semiconductor layer can be obtained. An object of the present invention is to provide a thin film transistor capable of forming a semiconductor layer that is not damaged by patterning a drain electrode.

〔課題を解決するための手段〕[Means for Solving the Problems]

本考案は上記目的を達成するために、a−Si半導体層
の上に形成するソース電極およびドレイン電極を、半導
体層側から順に、極薄のTi膜と、極薄のCr膜と、膜
厚の厚いAlまたはAl合金膜とを積層した三層構造と
したものである。
In order to achieve the above object, the present invention provides a source electrode and a drain electrode formed on an a-Si semiconductor layer, in order from the semiconductor layer side, an extremely thin Ti film, an extremely thin Cr film, and a film thickness. And a thick Al or Al alloy film are laminated to form a three-layer structure.

〔作用〕[Action]

本考案の薄膜トランジスタによれば、そのソース電極お
よびドレイン電極の上層膜が抵抗率が小さいAlまたは
Al合金の厚膜であり、また下層と中間層のTi膜とC
r膜は極薄膜であってa−Si半導体層とソース電極お
よびドレイン電極との間を電極厚さ方向に流れる電流に
対する抵抗は小さいから、ソース電極およびドレイン電
極の電極全体の抵抗値を下げることができる。また、a
−Si半導体層と接する下層膜のTiの抵抗率は大きい
が、このTi膜とa−Si半導体層との境界面に生成す
る合金層の抵抗値は小さいために、ソース,ドレイン電
極とa−Si半導体層との間の良好なオーミック特性を
得ることができる。さらに、上記ソース,ドレイン電極
は、Ti膜とCr膜とAlまたはAl合金膜を積層した
後にこの各膜を順次ドライエッチング法によりパターニ
ングして形成されるが、AlまたはAl合金膜とCr膜
とのエッチング選択比はかなり大きくとれるために、膜
厚の厚いAlまたはAl合金膜のエッチング時に、Ti
膜およびその下のa−Si半導体層がエッチングされる
のをCr膜で防ぐことができるし、また、Cr膜とTi
膜とのエッチング選択比およびTi膜とa−Si半導体
層とのエッチング選択比も十分大きくとれるために、C
r膜およびTi膜もa−Si半導体層にダメージを与え
ることなくエッチングすることができるから、a−Si
半導体層もソース,ドレイン電極のパターニングによる
ダメージのない半導体層とすることができる。
According to the thin film transistor of the present invention, the upper layer film of the source electrode and the drain electrode is a thick film of Al or Al alloy having a low resistivity, and the lower layer and the intermediate layer of the Ti film and the C layer.
Since the r film is an extremely thin film and has a small resistance to a current flowing between the a-Si semiconductor layer and the source and drain electrodes in the electrode thickness direction, the resistance value of the entire source and drain electrodes should be lowered. You can Also, a
Although the resistivity of Ti of the lower layer film in contact with the -Si semiconductor layer is large, the resistance value of the alloy layer formed at the interface between the Ti film and the a-Si semiconductor layer is small, so that the source / drain electrodes and a- Good ohmic characteristics with the Si semiconductor layer can be obtained. Further, the source and drain electrodes are formed by stacking a Ti film, a Cr film, and an Al or Al alloy film and then patterning these films sequentially by a dry etching method. Since the etching selection ratio of Ti can be quite large, when etching a thick Al or Al alloy film, Ti
The Cr film can prevent the film and the underlying a-Si semiconductor layer from being etched.
Since the etching selectivity between the film and the Ti film and the a-Si semiconductor layer can be sufficiently large, C
The r film and the Ti film can also be etched without damaging the a-Si semiconductor layer.
The semiconductor layer can also be a semiconductor layer that is not damaged by patterning the source and drain electrodes.

〔実施例〕〔Example〕

以下、本考案の一実施例を第1図を参照して説明する。
なお、第1図において、第2図に示したものと同じもの
については図に同符号を付してその説明を省略する。
An embodiment of the present invention will be described below with reference to FIG.
Incidentally, in FIG. 1, the same components as those shown in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted.

この薄膜トランジスタは、a−Si半導体層3の上に形
成するソース電極Sおよびドレイン電極Dを、半導体層
3側から順に、Ti膜4とCr膜5とAl膜6とを積層
した三層電極としたものであり、Ti膜4とCr膜5と
はそれぞれ厚さ数百Å程度の極薄膜とされ、Al膜6
は、厚さ1000Å以上の厚い膜とされている。また、ドレ
イン電極Dはこれと一体のデータライン(図示せず)に
つながっており、このデータラインも、上記三層構造と
なっている。
This thin film transistor has a source electrode S and a drain electrode D formed on an a-Si semiconductor layer 3, and a three-layer electrode in which a Ti film 4, a Cr film 5, and an Al film 6 are laminated in this order from the semiconductor layer 3 side. Each of the Ti film 4 and the Cr film 5 is an ultrathin film having a thickness of several hundred Å, and the Al film 6
Is a thick film with a thickness of 1000Å or more. Further, the drain electrode D is connected to a data line (not shown) integrated therewith, and this data line also has the above-mentioned three-layer structure.

しかして、上記薄膜トランジスタにおいては、そのソー
ス電極Sおよびドレイン電極Dを、従来のような単層の
電極ではなく上記のような三層構造としているから、こ
のソース,ドレイン電極S,Dの抵抗値を下げることが
できる。すなわち、上記ソース,ドレイン電極S,D
は、その上層膜6が抵抗率が小さいAlの厚膜であり、
また下層と中間層のTi膜4とCr膜5は極薄膜であっ
てa−Si半導体層3とソース電極Sおよびドレイン電
極Dとの間を電極厚さ方向に流れる電流に対する抵抗は
小さいから、ソース電極Sおよびドレイン電極Dの電極
全体の抵抗値を下げることができる。また、データライ
ンにおいては、電流のほとんどが、膜厚が厚く抵抗率の
小さい上層のAl6を流れるから、このデータラインの
抵抗値も十分小さくすることができる。
In the thin film transistor, however, the source electrode S and the drain electrode D have the three-layer structure as described above instead of the conventional single-layer electrode. Therefore, the resistance values of the source and drain electrodes S and D are Can be lowered. That is, the source and drain electrodes S and D
Is a thick film of Al whose upper layer film 6 has a low resistivity,
Further, the Ti film 4 and the Cr film 5 of the lower layer and the intermediate layer are extremely thin films, and the resistance to the current flowing between the a-Si semiconductor layer 3 and the source electrode S and the drain electrode D in the electrode thickness direction is small, The resistance value of the entire source electrode S and drain electrode D can be reduced. Further, in the data line, most of the current flows through the upper layer Al6 having a large film thickness and a small resistivity, so that the resistance value of this data line can be made sufficiently small.

下記の表は、各種導電材料の抵抗率を示している。The table below shows the resistivity of various conductive materials.

この表から分るように、Alの抵抗率はTiの約17分の
1、Moと比較しても約2分の1であり、したがってA
l膜6を主体とする上記ソース,ドレイン電極S,Dお
よびデータラインの抵抗値は十分小さな値である。
As can be seen from this table, the resistivity of Al is about 1/17 of Ti and about 1/2 of that of Mo.
The resistance values of the source and drain electrodes S and D and the data line, which mainly include the I film 6, are sufficiently small.

また、上記薄膜トランジスタでは、a−Si半導体層3
と接する下層膜のTiの抵抗率は大きいが、このTi膜
4とa−Si半導体層3との境界面(n−a−Si層
3bとの境界面)に生成する合金層の抵抗値は小さいた
めに、ソース,ドレイン電極S,Dとa−Si半導体層
3との間の良好なオーミック特性を得ることができる。
In the thin film transistor, the a-Si semiconductor layer 3
Although the resistivity of Ti of the lower layer film in contact with is large, the resistance value of the alloy layer generated at the interface between the Ti film 4 and the a-Si semiconductor layer 3 (interface between the n + -a-Si layer 3b). Is small, a good ohmic characteristic between the source / drain electrodes S and D and the a-Si semiconductor layer 3 can be obtained.

さらに、上記ソース,ドレイン電極S,Dおよびデータ
ラインは、基板全体にTi膜4とCr膜5とAl膜6を
積層した後にこの各膜を順次ドライエッチング法により
パターニングして形成されるが、Al膜6とCr膜5と
のエッチング選択比はかなり大きくとれるために、膜厚
の厚いAl膜6のエッチングを、その下のCr膜5をエ
ッチングストッパとして行なうことができ、したがっ
て、Al膜6のエッチング時にTi膜4およびその下の
a−Si半導体層3がエッチングされるのをCr膜5で
防ぐことができるし、また、Cr膜5とTi膜4とのエ
ッチング選択比およびTi膜4とa−Si半導体層3と
のエッチング選択比も十分大きくとれるために、Cr膜
5およびTi膜4もa−Si半導体層3にダメージを与
えることなくエッチングすることができる。また、Ti
膜4とa−Si半導体層3との境界面には、その合金層
つまりTiシリサイド層(図示せず)が生成するが、こ
のTiシリサイド層は、CrとSiの合金層(Crシリ
サイド層)に比べればはるかに容易にエッチングするこ
とができる。したがって上記薄膜トランジスタによれ
ば、a−Si半導体層3もソース,ドレイン電極S,D
のパターニングによるダメージのない半導体層とするこ
とができる。なお、上記Al膜6のエッチングは、BC
,CCl,He等のガスを使用してCr膜5がエ
ッチングされない条件で行ない、Cr膜5のエッチング
は、CCl,O等のガスを使用してTi膜4がエッ
チングされない条件で行ない、Ti膜4のエッチング
は、CCl,CF,SF等のガスを使用してa−
Si半導体層3がエッチングされない条件で行なえばよ
い。
Further, the source / drain electrodes S and D and the data line are formed by laminating the Ti film 4, the Cr film 5 and the Al film 6 on the entire substrate and then patterning these films sequentially by the dry etching method. Since the etching selection ratio between the Al film 6 and the Cr film 5 can be made considerably large, the Al film 6 having a large film thickness can be etched by using the Cr film 5 thereunder as an etching stopper. The etching of the Ti film 4 and the a-Si semiconductor layer 3 thereunder can be prevented by the Cr film 5, and the etching selection ratio between the Cr film 5 and the Ti film 4 and the Ti film 4 can be prevented. Since the etching selectivity between the a-Si semiconductor layer 3 and the a-Si semiconductor layer 3 can be sufficiently large, the Cr film 5 and the Ti film 4 are also etched without damaging the a-Si semiconductor layer 3. It can be grayed. Also, Ti
An alloy layer, that is, a Ti silicide layer (not shown) is formed at the interface between the film 4 and the a-Si semiconductor layer 3, and the Ti silicide layer is an alloy layer of Cr and Si (Cr silicide layer). It can be etched much more easily than Therefore, according to the above thin film transistor, the a-Si semiconductor layer 3 also has the source and drain electrodes S and D.
It is possible to obtain a semiconductor layer which is not damaged by the patterning. The etching of the Al film 6 is performed by BC
The Cr film 5 is etched under the condition that the Cr film 5 is not etched using a gas such as l 3 , CCl 4 or He, and the etching of the Cr film 5 is performed under the condition that the Ti film 4 is not etched using the gas such as CCl 4 , O 2 The etching of the Ti film 4 is performed by using a gas such as CCl 4 , CF 4 , SF 6 or the like a-.
It may be performed under the condition that the Si semiconductor layer 3 is not etched.

なお、上記実施例では、ソース,ドレイン電極S,Dの
上層膜6をAl膜としているが、この上層膜6はAl合
金膜としてもよく、その場合も上記実施例と同様な効果
を得ることができる。
Although the upper layer film 6 of the source / drain electrodes S and D is an Al film in the above embodiment, the upper film 6 may be an Al alloy film, and in that case, the same effect as that of the above embodiment can be obtained. You can

〔考案の効果〕[Effect of device]

本考案の薄膜トランジスタによれば、a−Si半導体層
の上に形成するソース電極およびドレイン電極を、半導
体層側から順に、極薄のTi膜と、極薄のCr膜と、膜
厚の厚いAlまたはAl合金膜とを積層した三層構造と
しているから、ソース,ドレイン電極の抵抗値を下げる
ことができ、しかもこのソース,ドレイン電極とa−S
i半導体層との間の良好なオーミック特性を得られると
ともに、a−Si半導体層もソース,ドレイン電極のパ
ターニングによるダメージのない半導体層とすることが
できる。
According to the thin film transistor of the present invention, the source electrode and the drain electrode formed on the a-Si semiconductor layer are formed in order from the semiconductor layer side to an extremely thin Ti film, an extremely thin Cr film, and a thick Al film. Alternatively, since it has a three-layer structure in which an Al alloy film is laminated, the resistance value of the source and drain electrodes can be lowered, and the source and drain electrodes and aS
Good ohmic characteristics between the i-semiconductor layer and the i-semiconductor layer can be obtained, and the a-Si semiconductor layer can be a semiconductor layer that is not damaged by patterning the source and drain electrodes.

【図面の簡単な説明】[Brief description of drawings]

第1図は本考案の一実施例を示す薄膜トランジスタの断
面図、第2図は従来の薄膜トランジスタの断面図であ
る。 1…基板、G…ゲート電極、2…ゲート絶縁膜、3…a
−Si半導体層、3a…i−a−Si層、n−a−S
i層、S…ソース電極、D…ドレイン電極、4…Ti
膜、5…Cr膜、6…Al膜。
FIG. 1 is a sectional view of a thin film transistor showing an embodiment of the present invention, and FIG. 2 is a sectional view of a conventional thin film transistor. 1 ... Substrate, G ... Gate electrode, 2 ... Gate insulating film, 3 ... a
-Si semiconductor layer, 3a ... ia-Si layer, n <+> -a-S
i layer, S ... Source electrode, D ... Drain electrode, 4 ... Ti
Film, 5 ... Cr film, 6 ... Al film.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】基板面に形成したゲート電極と、このゲー
ト電極を覆うゲート絶縁膜と、このゲート絶縁膜上に前
記ゲート電極と対向させて形成されたa−Si半導体層
と、この半導体層の上に形成されたソース電極およびド
レイン電極とからなる薄膜トランジスタにおいて、前記
ソース電極およびドレイン電極を、半導体層側から順
に、極薄のTi膜と、極薄のCr膜と、膜厚の厚いAl
またはAl合金膜とを積層した三層構造としたことを特
徴とする薄膜トランジスタ。
1. A gate electrode formed on a substrate surface, a gate insulating film covering the gate electrode, an a-Si semiconductor layer formed on the gate insulating film so as to face the gate electrode, and the semiconductor layer. In a thin film transistor including a source electrode and a drain electrode formed on the top surface of the thin film transistor, the source electrode and the drain electrode are formed in order from the semiconductor layer side by an extremely thin Ti film, an extremely thin Cr film, and a thick Al film.
Alternatively, a thin film transistor having a three-layer structure in which an Al alloy film is laminated.
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