JPH064597Y2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH064597Y2 JPH064597Y2 JP10025588U JP10025588U JPH064597Y2 JP H064597 Y2 JPH064597 Y2 JP H064597Y2 JP 10025588 U JP10025588 U JP 10025588U JP 10025588 U JP10025588 U JP 10025588U JP H064597 Y2 JPH064597 Y2 JP H064597Y2
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- semiconductor layer
- electrode
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- layer
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は薄膜トランジスタに関するものである。
例えばアクティブマトリックス型液晶表示素子の画素電
極形成基板にその各画素電極とそれぞれ対応させて配設
される画素電極駆動用の薄膜トランジスタは、一般に逆
スタガー型のものとされている。
極形成基板にその各画素電極とそれぞれ対応させて配設
される画素電極駆動用の薄膜トランジスタは、一般に逆
スタガー型のものとされている。
第２図は従来の画素電極駆動用薄膜トランジスタを示し
たもので、この薄膜トランジスタは、基板１面に形成し
たゲート電極Ｇと、このゲート電極Ｇを覆うゲート絶縁
膜２と、このゲート絶縁膜２上に前記ゲート電極Ｇと対
向させて形成されたａ−Ｓｉ半導体層３と、この半導体
層３の上に形成されたソース電極Ｓおよびドレイン電極
Ｄとからなっている。なお、ａ−Ｓｉ半導体層３は、ｉ
−ａ−Ｓｉ層３ａと、その上にソース電極Ｓおよびドレ
イン電極Ｄとのコンタクト層として形成されたｎ＋−ａ
−Ｓｉ層３ｂとからなっており、ｎ＋−ａ−Ｓｉ層３ｂ
は、ソース電極Ｓとドレイン電極Ｄとの間のチャンネル
領域において切離されている。また、ゲート電極Ｇはこ
れと一体に形成されたゲートラインにつながっており、
ソース，ドレイン電極の一方例えばドレイン電極Ｄはこ
れと一体のデータラインにつながり、他方のソース電極
Ｓは、ゲート絶縁膜２上に形成される透明画素電極ａと
接続されている。
たもので、この薄膜トランジスタは、基板１面に形成し
たゲート電極Ｇと、このゲート電極Ｇを覆うゲート絶縁
膜２と、このゲート絶縁膜２上に前記ゲート電極Ｇと対
向させて形成されたａ−Ｓｉ半導体層３と、この半導体
層３の上に形成されたソース電極Ｓおよびドレイン電極
Ｄとからなっている。なお、ａ−Ｓｉ半導体層３は、ｉ
−ａ−Ｓｉ層３ａと、その上にソース電極Ｓおよびドレ
イン電極Ｄとのコンタクト層として形成されたｎ＋−ａ
−Ｓｉ層３ｂとからなっており、ｎ＋−ａ−Ｓｉ層３ｂ
は、ソース電極Ｓとドレイン電極Ｄとの間のチャンネル
領域において切離されている。また、ゲート電極Ｇはこ
れと一体に形成されたゲートラインにつながっており、
ソース，ドレイン電極の一方例えばドレイン電極Ｄはこ
れと一体のデータラインにつながり、他方のソース電極
Ｓは、ゲート絶縁膜２上に形成される透明画素電極ａと
接続されている。
ところで、上記薄膜トランジスタのゲート電極Ｇとゲー
トラインおよびソース，ドレイン電極Ｓ，Ｄとデータラ
インは、従来、Ｍｏ，Ｃｒ，Ｔａ等の金属や、透明導電
材料であるＩＴＯで形成されているが、これらの材料は
その抵抗率が比較的高いために、画素電極の配列密度を
高くするためにトランジスタを小さくするとともにゲー
トラインおよびデータラインを細くすると、トランジス
タの各電極Ｇ，Ｓ，Ｄとゲートラインおよびデータライ
ンの抵抗値がかなり高くなってこれがトランジスタの動
作に影響する。このため、上記薄膜トランジスタでは、
その各電極Ｇ，Ｓ，Ｄとゲートラインおよびデータライ
ンの幅を小さくするのにともなってその膜厚を厚くし、
その抵抗値を下げている。しかし、上記Ｍｏ，Ｃｒ，Ｔ
ａ等の金属やＩＴＯは、その膜の応力が大きいために、
半導体層３上から基板１面のゲート絶縁膜２上にかけて
の段差をもった面に形成されるソース，ドレイン電極
Ｓ，Ｄおよびデータラインの膜厚を厚くすると、この電
極Ｓ，Ｄおよびデータラインに、その膜の応力によるク
ラックや剥れが発生することがある。
トラインおよびソース，ドレイン電極Ｓ，Ｄとデータラ
インは、従来、Ｍｏ，Ｃｒ，Ｔａ等の金属や、透明導電
材料であるＩＴＯで形成されているが、これらの材料は
その抵抗率が比較的高いために、画素電極の配列密度を
高くするためにトランジスタを小さくするとともにゲー
トラインおよびデータラインを細くすると、トランジス
タの各電極Ｇ，Ｓ，Ｄとゲートラインおよびデータライ
ンの抵抗値がかなり高くなってこれがトランジスタの動
作に影響する。このため、上記薄膜トランジスタでは、
その各電極Ｇ，Ｓ，Ｄとゲートラインおよびデータライ
ンの幅を小さくするのにともなってその膜厚を厚くし、
その抵抗値を下げている。しかし、上記Ｍｏ，Ｃｒ，Ｔ
ａ等の金属やＩＴＯは、その膜の応力が大きいために、
半導体層３上から基板１面のゲート絶縁膜２上にかけて
の段差をもった面に形成されるソース，ドレイン電極
Ｓ，Ｄおよびデータラインの膜厚を厚くすると、この電
極Ｓ，Ｄおよびデータラインに、その膜の応力によるク
ラックや剥れが発生することがある。
一方、単結晶半導体を使用するＬＳＩ等の配線材料とし
ては、ＡｌまたはＡｌ合金が主に使用されており、この
ＡｌまたはＡｌ合金は、抵抗率が小さくかつ膜の応力も
小さいために、このＡｌまたはＡｌ合金で薄膜トランジ
スタのソース，ドレイン電極Ｓ，Ｄおよびデータライン
を形成すれば、上述した問題を解決することができる。
ては、ＡｌまたはＡｌ合金が主に使用されており、この
ＡｌまたはＡｌ合金は、抵抗率が小さくかつ膜の応力も
小さいために、このＡｌまたはＡｌ合金で薄膜トランジ
スタのソース，ドレイン電極Ｓ，Ｄおよびデータライン
を形成すれば、上述した問題を解決することができる。
しかしながら、薄膜トランジスタのソース，ドレイン電
極Ｓ，ＤをＡｌまたはＡｌ合金で形成したので、このＡ
ｌまたはＡｌ合金とａ−Ｓｉ半導体層３との境界面（ｎ
＋−ａ−Ｓｉ層３ｂとの境界面）に高抵抗の合金層が生
成するために、ソース，ドレイン電極Ｓ，Ｄと半導体層
３との間の良好なオーミック特性が得られなくなってし
まうという問題がある。また、ＡｌまたはＡｌ膜を所定
の電極形状にパターニングするエッチングは、一般にＣ
ｌ２，ＣＣｌ４，ＳｉＣｌ４等の塩素を含んだガスを用
いるドライエッチング法によって行なわれるが、これら
のガスはＳｉもエッチングしてしまうために、薄膜トラ
ンジスタのソース，ドレイン電極Ｓ，ＤをＡｌまたはＡ
ｌ合金で形成するのでは、このＡｌまたはＡｌ合金膜を
上記ドライエッチング法によってソース，ドレイン電極
Ｓ，Ｄの形状にパターニングする際に、ａ−Ｓｉ半導体
層３のチャンネル領域（ｉ−ａ−Ｓｉ層３ａ）がダメー
ジを受け、これがトランジスタの特性に影響するという
問題もあった。
極Ｓ，ＤをＡｌまたはＡｌ合金で形成したので、このＡ
ｌまたはＡｌ合金とａ−Ｓｉ半導体層３との境界面（ｎ
＋−ａ−Ｓｉ層３ｂとの境界面）に高抵抗の合金層が生
成するために、ソース，ドレイン電極Ｓ，Ｄと半導体層
３との間の良好なオーミック特性が得られなくなってし
まうという問題がある。また、ＡｌまたはＡｌ膜を所定
の電極形状にパターニングするエッチングは、一般にＣ
ｌ２，ＣＣｌ４，ＳｉＣｌ４等の塩素を含んだガスを用
いるドライエッチング法によって行なわれるが、これら
のガスはＳｉもエッチングしてしまうために、薄膜トラ
ンジスタのソース，ドレイン電極Ｓ，ＤをＡｌまたはＡ
ｌ合金で形成するのでは、このＡｌまたはＡｌ合金膜を
上記ドライエッチング法によってソース，ドレイン電極
Ｓ，Ｄの形状にパターニングする際に、ａ−Ｓｉ半導体
層３のチャンネル領域（ｉ−ａ−Ｓｉ層３ａ）がダメー
ジを受け、これがトランジスタの特性に影響するという
問題もあった。
本考案は、ソース，ドレイン電極の抵抗値を下げること
ができ、しかもこのソース，ドレイン電極とａ−Ｓｉ半
導体層との間の良好なオーミック特性が得られるととも
に、ａ−Ｓｉ半導体層もソース，ドレイン電極のパター
ニングによるダメージのない半導体層とすることができ
る薄膜トランジスタを提供することを目的としたもので
ある。
ができ、しかもこのソース，ドレイン電極とａ−Ｓｉ半
導体層との間の良好なオーミック特性が得られるととも
に、ａ−Ｓｉ半導体層もソース，ドレイン電極のパター
ニングによるダメージのない半導体層とすることができ
る薄膜トランジスタを提供することを目的としたもので
ある。
本考案は上記目的を達成するために、ａ−Ｓｉ半導体層
の上に形成するソース電極およびドレイン電極を、半導
体層側から順に、極薄のＴｉ膜と、極薄のＣｒ膜と、膜
厚の厚いＡｌまたはＡｌ合金膜とを積層した三層構造と
したものである。
の上に形成するソース電極およびドレイン電極を、半導
体層側から順に、極薄のＴｉ膜と、極薄のＣｒ膜と、膜
厚の厚いＡｌまたはＡｌ合金膜とを積層した三層構造と
したものである。
本考案の薄膜トランジスタによれば、そのソース電極お
よびドレイン電極の上層膜が抵抗率が小さいＡｌまたは
Ａｌ合金の厚膜であり、また下層と中間層のＴｉ膜とＣ
ｒ膜は極薄膜であってａ−Ｓｉ半導体層とソース電極お
よびドレイン電極との間を電極厚さ方向に流れる電流に
対する抵抗は小さいから、ソース電極およびドレイン電
極の電極全体の抵抗値を下げることができる。また、ａ
−Ｓｉ半導体層と接する下層膜のＴｉの抵抗率は大きい
が、このＴｉ膜とａ−Ｓｉ半導体層との境界面に生成す
る合金層の抵抗値は小さいために、ソース，ドレイン電
極とａ−Ｓｉ半導体層との間の良好なオーミック特性を
得ることができる。さらに、上記ソース，ドレイン電極
は、Ｔｉ膜とＣｒ膜とＡｌまたはＡｌ合金膜を積層した
後にこの各膜を順次ドライエッチング法によりパターニ
ングして形成されるが、ＡｌまたはＡｌ合金膜とＣｒ膜
とのエッチング選択比はかなり大きくとれるために、膜
厚の厚いＡｌまたはＡｌ合金膜のエッチング時に、Ｔｉ
膜およびその下のａ−Ｓｉ半導体層がエッチングされる
のをＣｒ膜で防ぐことができるし、また、Ｃｒ膜とＴｉ
膜とのエッチング選択比およびＴｉ膜とａ−Ｓｉ半導体
層とのエッチング選択比も十分大きくとれるために、Ｃ
ｒ膜およびＴｉ膜もａ−Ｓｉ半導体層にダメージを与え
ることなくエッチングすることができるから、ａ−Ｓｉ
半導体層もソース，ドレイン電極のパターニングによる
ダメージのない半導体層とすることができる。
よびドレイン電極の上層膜が抵抗率が小さいＡｌまたは
Ａｌ合金の厚膜であり、また下層と中間層のＴｉ膜とＣ
ｒ膜は極薄膜であってａ−Ｓｉ半導体層とソース電極お
よびドレイン電極との間を電極厚さ方向に流れる電流に
対する抵抗は小さいから、ソース電極およびドレイン電
極の電極全体の抵抗値を下げることができる。また、ａ
−Ｓｉ半導体層と接する下層膜のＴｉの抵抗率は大きい
が、このＴｉ膜とａ−Ｓｉ半導体層との境界面に生成す
る合金層の抵抗値は小さいために、ソース，ドレイン電
極とａ−Ｓｉ半導体層との間の良好なオーミック特性を
得ることができる。さらに、上記ソース，ドレイン電極
は、Ｔｉ膜とＣｒ膜とＡｌまたはＡｌ合金膜を積層した
後にこの各膜を順次ドライエッチング法によりパターニ
ングして形成されるが、ＡｌまたはＡｌ合金膜とＣｒ膜
とのエッチング選択比はかなり大きくとれるために、膜
厚の厚いＡｌまたはＡｌ合金膜のエッチング時に、Ｔｉ
膜およびその下のａ−Ｓｉ半導体層がエッチングされる
のをＣｒ膜で防ぐことができるし、また、Ｃｒ膜とＴｉ
膜とのエッチング選択比およびＴｉ膜とａ−Ｓｉ半導体
層とのエッチング選択比も十分大きくとれるために、Ｃ
ｒ膜およびＴｉ膜もａ−Ｓｉ半導体層にダメージを与え
ることなくエッチングすることができるから、ａ−Ｓｉ
半導体層もソース，ドレイン電極のパターニングによる
ダメージのない半導体層とすることができる。
以下、本考案の一実施例を第１図を参照して説明する。
なお、第１図において、第２図に示したものと同じもの
については図に同符号を付してその説明を省略する。
なお、第１図において、第２図に示したものと同じもの
については図に同符号を付してその説明を省略する。
この薄膜トランジスタは、ａ−Ｓｉ半導体層３の上に形
成するソース電極Ｓおよびドレイン電極Ｄを、半導体層
３側から順に、Ｔｉ膜４とＣｒ膜５とＡｌ膜６とを積層
した三層電極としたものであり、Ｔｉ膜４とＣｒ膜５と
はそれぞれ厚さ数百Å程度の極薄膜とされ、Ａｌ膜６
は、厚さ1000Å以上の厚い膜とされている。また、ドレ
イン電極Ｄはこれと一体のデータライン（図示せず）に
つながっており、このデータラインも、上記三層構造と
なっている。
成するソース電極Ｓおよびドレイン電極Ｄを、半導体層
３側から順に、Ｔｉ膜４とＣｒ膜５とＡｌ膜６とを積層
した三層電極としたものであり、Ｔｉ膜４とＣｒ膜５と
はそれぞれ厚さ数百Å程度の極薄膜とされ、Ａｌ膜６
は、厚さ1000Å以上の厚い膜とされている。また、ドレ
イン電極Ｄはこれと一体のデータライン（図示せず）に
つながっており、このデータラインも、上記三層構造と
なっている。
しかして、上記薄膜トランジスタにおいては、そのソー
ス電極Ｓおよびドレイン電極Ｄを、従来のような単層の
電極ではなく上記のような三層構造としているから、こ
のソース，ドレイン電極Ｓ，Ｄの抵抗値を下げることが
できる。すなわち、上記ソース，ドレイン電極Ｓ，Ｄ
は、その上層膜６が抵抗率が小さいＡｌの厚膜であり、
また下層と中間層のＴｉ膜４とＣｒ膜５は極薄膜であっ
てａ−Ｓｉ半導体層３とソース電極Ｓおよびドレイン電
極Ｄとの間を電極厚さ方向に流れる電流に対する抵抗は
小さいから、ソース電極Ｓおよびドレイン電極Ｄの電極
全体の抵抗値を下げることができる。また、データライ
ンにおいては、電流のほとんどが、膜厚が厚く抵抗率の
小さい上層のＡｌ６を流れるから、このデータラインの
抵抗値も十分小さくすることができる。
ス電極Ｓおよびドレイン電極Ｄを、従来のような単層の
電極ではなく上記のような三層構造としているから、こ
のソース，ドレイン電極Ｓ，Ｄの抵抗値を下げることが
できる。すなわち、上記ソース，ドレイン電極Ｓ，Ｄ
は、その上層膜６が抵抗率が小さいＡｌの厚膜であり、
また下層と中間層のＴｉ膜４とＣｒ膜５は極薄膜であっ
てａ−Ｓｉ半導体層３とソース電極Ｓおよびドレイン電
極Ｄとの間を電極厚さ方向に流れる電流に対する抵抗は
小さいから、ソース電極Ｓおよびドレイン電極Ｄの電極
全体の抵抗値を下げることができる。また、データライ
ンにおいては、電流のほとんどが、膜厚が厚く抵抗率の
小さい上層のＡｌ６を流れるから、このデータラインの
抵抗値も十分小さくすることができる。
下記の表は、各種導電材料の抵抗率を示している。
この表から分るように、Ａｌの抵抗率はＴｉの約17分の
１、Ｍｏと比較しても約２分の１であり、したがってＡ
ｌ膜６を主体とする上記ソース，ドレイン電極Ｓ，Ｄお
よびデータラインの抵抗値は十分小さな値である。
１、Ｍｏと比較しても約２分の１であり、したがってＡ
ｌ膜６を主体とする上記ソース，ドレイン電極Ｓ，Ｄお
よびデータラインの抵抗値は十分小さな値である。
また、上記薄膜トランジスタでは、ａ−Ｓｉ半導体層３
と接する下層膜のＴｉの抵抗率は大きいが、このＴｉ膜
４とａ−Ｓｉ半導体層３との境界面（ｎ＋−ａ−Ｓｉ層
３ｂとの境界面）に生成する合金層の抵抗値は小さいた
めに、ソース，ドレイン電極Ｓ，Ｄとａ−Ｓｉ半導体層
３との間の良好なオーミック特性を得ることができる。
と接する下層膜のＴｉの抵抗率は大きいが、このＴｉ膜
４とａ−Ｓｉ半導体層３との境界面（ｎ＋−ａ−Ｓｉ層
３ｂとの境界面）に生成する合金層の抵抗値は小さいた
めに、ソース，ドレイン電極Ｓ，Ｄとａ−Ｓｉ半導体層
３との間の良好なオーミック特性を得ることができる。
さらに、上記ソース，ドレイン電極Ｓ，Ｄおよびデータ
ラインは、基板全体にＴｉ膜４とＣｒ膜５とＡｌ膜６を
積層した後にこの各膜を順次ドライエッチング法により
パターニングして形成されるが、Ａｌ膜６とＣｒ膜５と
のエッチング選択比はかなり大きくとれるために、膜厚
の厚いＡｌ膜６のエッチングを、その下のＣｒ膜５をエ
ッチングストッパとして行なうことができ、したがっ
て、Ａｌ膜６のエッチング時にＴｉ膜４およびその下の
ａ−Ｓｉ半導体層３がエッチングされるのをＣｒ膜５で
防ぐことができるし、また、Ｃｒ膜５とＴｉ膜４とのエ
ッチング選択比およびＴｉ膜４とａ−Ｓｉ半導体層３と
のエッチング選択比も十分大きくとれるために、Ｃｒ膜
５およびＴｉ膜４もａ−Ｓｉ半導体層３にダメージを与
えることなくエッチングすることができる。また、Ｔｉ
膜４とａ−Ｓｉ半導体層３との境界面には、その合金層
つまりＴｉシリサイド層（図示せず）が生成するが、こ
のＴｉシリサイド層は、ＣｒとＳｉの合金層（Ｃｒシリ
サイド層）に比べればはるかに容易にエッチングするこ
とができる。したがって上記薄膜トランジスタによれ
ば、ａ−Ｓｉ半導体層３もソース，ドレイン電極Ｓ，Ｄ
のパターニングによるダメージのない半導体層とするこ
とができる。なお、上記Ａｌ膜６のエッチングは、ＢＣ
ｌ３，ＣＣｌ４，Ｈｅ等のガスを使用してＣｒ膜５がエ
ッチングされない条件で行ない、Ｃｒ膜５のエッチング
は、ＣＣｌ４，Ｏ２等のガスを使用してＴｉ膜４がエッ
チングされない条件で行ない、Ｔｉ膜４のエッチング
は、ＣＣｌ４，ＣＦ４，ＳＦ６等のガスを使用してａ−
Ｓｉ半導体層３がエッチングされない条件で行なえばよ
い。
ラインは、基板全体にＴｉ膜４とＣｒ膜５とＡｌ膜６を
積層した後にこの各膜を順次ドライエッチング法により
パターニングして形成されるが、Ａｌ膜６とＣｒ膜５と
のエッチング選択比はかなり大きくとれるために、膜厚
の厚いＡｌ膜６のエッチングを、その下のＣｒ膜５をエ
ッチングストッパとして行なうことができ、したがっ
て、Ａｌ膜６のエッチング時にＴｉ膜４およびその下の
ａ−Ｓｉ半導体層３がエッチングされるのをＣｒ膜５で
防ぐことができるし、また、Ｃｒ膜５とＴｉ膜４とのエ
ッチング選択比およびＴｉ膜４とａ−Ｓｉ半導体層３と
のエッチング選択比も十分大きくとれるために、Ｃｒ膜
５およびＴｉ膜４もａ−Ｓｉ半導体層３にダメージを与
えることなくエッチングすることができる。また、Ｔｉ
膜４とａ−Ｓｉ半導体層３との境界面には、その合金層
つまりＴｉシリサイド層（図示せず）が生成するが、こ
のＴｉシリサイド層は、ＣｒとＳｉの合金層（Ｃｒシリ
サイド層）に比べればはるかに容易にエッチングするこ
とができる。したがって上記薄膜トランジスタによれ
ば、ａ−Ｓｉ半導体層３もソース，ドレイン電極Ｓ，Ｄ
のパターニングによるダメージのない半導体層とするこ
とができる。なお、上記Ａｌ膜６のエッチングは、ＢＣ
ｌ３，ＣＣｌ４，Ｈｅ等のガスを使用してＣｒ膜５がエ
ッチングされない条件で行ない、Ｃｒ膜５のエッチング
は、ＣＣｌ４，Ｏ２等のガスを使用してＴｉ膜４がエッ
チングされない条件で行ない、Ｔｉ膜４のエッチング
は、ＣＣｌ４，ＣＦ４，ＳＦ６等のガスを使用してａ−
Ｓｉ半導体層３がエッチングされない条件で行なえばよ
い。
なお、上記実施例では、ソース，ドレイン電極Ｓ，Ｄの
上層膜６をＡｌ膜としているが、この上層膜６はＡｌ合
金膜としてもよく、その場合も上記実施例と同様な効果
を得ることができる。
上層膜６をＡｌ膜としているが、この上層膜６はＡｌ合
金膜としてもよく、その場合も上記実施例と同様な効果
を得ることができる。
本考案の薄膜トランジスタによれば、ａ−Ｓｉ半導体層
の上に形成するソース電極およびドレイン電極を、半導
体層側から順に、極薄のＴｉ膜と、極薄のＣｒ膜と、膜
厚の厚いＡｌまたはＡｌ合金膜とを積層した三層構造と
しているから、ソース，ドレイン電極の抵抗値を下げる
ことができ、しかもこのソース，ドレイン電極とａ−Ｓ
ｉ半導体層との間の良好なオーミック特性を得られると
ともに、ａ−Ｓｉ半導体層もソース，ドレイン電極のパ
ターニングによるダメージのない半導体層とすることが
できる。
の上に形成するソース電極およびドレイン電極を、半導
体層側から順に、極薄のＴｉ膜と、極薄のＣｒ膜と、膜
厚の厚いＡｌまたはＡｌ合金膜とを積層した三層構造と
しているから、ソース，ドレイン電極の抵抗値を下げる
ことができ、しかもこのソース，ドレイン電極とａ−Ｓ
ｉ半導体層との間の良好なオーミック特性を得られると
ともに、ａ−Ｓｉ半導体層もソース，ドレイン電極のパ
ターニングによるダメージのない半導体層とすることが
できる。
第１図は本考案の一実施例を示す薄膜トランジスタの断
面図、第２図は従来の薄膜トランジスタの断面図であ
る。 １…基板、Ｇ…ゲート電極、２…ゲート絶縁膜、３…ａ
−Ｓｉ半導体層、３ａ…ｉ−ａ−Ｓｉ層、ｎ＋−ａ−Ｓ
ｉ層、Ｓ…ソース電極、Ｄ…ドレイン電極、４…Ｔｉ
膜、５…Ｃｒ膜、６…Ａｌ膜。
面図、第２図は従来の薄膜トランジスタの断面図であ
る。 １…基板、Ｇ…ゲート電極、２…ゲート絶縁膜、３…ａ
−Ｓｉ半導体層、３ａ…ｉ−ａ−Ｓｉ層、ｎ＋−ａ−Ｓ
ｉ層、Ｓ…ソース電極、Ｄ…ドレイン電極、４…Ｔｉ
膜、５…Ｃｒ膜、６…Ａｌ膜。
Claims (1)
- 【請求項１】基板面に形成したゲート電極と、このゲー
ト電極を覆うゲート絶縁膜と、このゲート絶縁膜上に前
記ゲート電極と対向させて形成されたａ−Ｓｉ半導体層
と、この半導体層の上に形成されたソース電極およびド
レイン電極とからなる薄膜トランジスタにおいて、前記
ソース電極およびドレイン電極を、半導体層側から順
に、極薄のＴｉ膜と、極薄のＣｒ膜と、膜厚の厚いＡｌ
またはＡｌ合金膜とを積層した三層構造としたことを特
徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10025588U JPH064597Y2 (ja) | 1988-07-28 | 1988-07-28 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10025588U JPH064597Y2 (ja) | 1988-07-28 | 1988-07-28 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221735U JPH0221735U (ja) | 1990-02-14 |
| JPH064597Y2 true JPH064597Y2 (ja) | 1994-02-02 |
Family
ID=31328173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10025588U Expired - Lifetime JPH064597Y2 (ja) | 1988-07-28 | 1988-07-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064597Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012086540A1 (ja) * | 2010-12-21 | 2012-06-28 | シャープ株式会社 | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
-
1988
- 1988-07-28 JP JP10025588U patent/JPH064597Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221735U (ja) | 1990-02-14 |
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