JPH0646247A

JPH0646247A - 画情報処理装置および画素データ変倍回路

Info

Publication number: JPH0646247A
Application number: JP4059168A
Authority: JP
Inventors: Shigeo Hayashi; 茂生林
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-08-07
Filing date: 1992-02-14
Publication date: 1994-02-18

Abstract

(57)【要約】【目的】画情報処理装置の処理時間を短縮すると共
に、変倍率を任意に設定することができる画素データ変
倍回路を提供する。【構成】本案の画情報処理装置は、画情報の復号化，
変倍，ＴＴＩ等の画情報の挿入，および符号化という各
種処理回路を１ユニット内に配設し、システムバス上に
画情報を転送することなく各処理を実行する。本案の画
素データ変倍回路は、一方のクロック信号で画素データ
を入力、他方のクロック信号で画素データを出力し、い
ずれか一方のクロック信号を変倍率に応じて間引いて出
力する画素数を増加・減少させ、画像を変倍する。【効果】上記画像処理装置は、システムバスのデータ
転送能力の制約を受けないので、処理時間を短縮するこ
とができる。また、上記画素データ変倍回路は、変倍率
を任意に設定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画情報の符号化復号
化，画像サイズの変倍および１つの画情報に他の画情報
を挿入する画情報挿入処理などの各種処理を実行する画
情報処理装置および画素データ変倍回路に関する。

【０００２】

【従来の技術】通常、ファクシミリ装置は、送信する原
稿画像のサイズに対して、受信側の記録紙サイズが小さ
い場合、例えば、Ａ３サイズからＢ４サイズ、あるいは
Ｂ４サイズからＡ４サイズというように、原稿画像を縮
小して送信する。

【０００３】また、原稿画像をメモリに一旦蓄積して送
信する場合、その装置が有している最高の画素密度で原
稿画像を読み取って、得られた画情報を蓄積し、送信の
際に受信側ファクシミリ装置の記録能力に適応した画素
密度の画情報に変換して送信している。このようなファ
クシミリ装置が、例えば１６×１５．４（ドット／ｍ
ｍ）で原稿画像を読み取って、その画情報を８×７．７
（ドット／ｍｍ）の記録能力の受信側に送信する場合、
画情報１ライン当たりの画素数と１ページ当たりのライ
ン数をそれぞれ１／２に減少させる。この処理は、画像
サイズを１／２に縮小する処理と同等のものである。

【０００４】一方、近年、Ｇ３モードとＧ４モードとの
２種類の通信機能を備えたＧ３／Ｇ４兼用のファクシミ
リ装置が実用されている。Ｇ３モードでは、伝送する画
像の画素密度は、例えば、８×７．７（ドット／ｍｍ）
のようにミリメートル系で規定されている。Ｇ４モード
では、例えば、２００×２００（ｄｐｉ：ｄｏｔｐｅ
ｒｉｎｃｈ）のようにインチ系で規定されている。

【０００５】上記２種類の画素密度を比較すると、８ド
ット／ｍｍは、約２０３ｄｐｉ、７．７ドット／ｍｍ
は、約１９６ｄｐｉにそれぞれ相当する。Ｇ３／Ｇ４兼
用のファクシミリ装置の場合、画像の読取部や記録部の
ハードウェアは、通常、ミリメートル系またはインチ系
のどちらか一方の規定に準拠している。このため、例え
ば、８×７．７（ドット／ｍｍ）の読取部や記録部を備
えたファクシミリ装置が、２００×２００（ｄｐｉ）の
ファクシミリ装置と通信する場合、伝送する画情報を２
０３／２００および１９６／２００というような僅かの
比率で拡大または縮小するようにしている。

【０００６】このように、ファクシミリ装置は、必要に
応じて伝送する画情報を様々な比率で変倍する必要があ
る。

【０００７】ところで、このような画情報の変倍方法と
して、例えば、特公昭６２−４３５８９号公報あるいは
特公昭６１−４５４２８号公報に見られるように、２値
画情報のビット列を一定数おきに間引いたり補間したり
するものが提案されている。

【０００８】これらの提案によれば、比較的簡単な回路
で画情報の変倍処理を行なうことができる。しかしなが
ら、その変倍率は、例えば、３／４，２／３，５／７あ
るいは１２／１３といような一定の整数比で、予め回路
に固定的に設定しておくものであった。

【０００９】このため、例えば、Ａ３サイズをＡ４サイ
ズに縮小する場合、寸法比は「０．７０７１・・」であ
るが、近似値として「５／７」という整数比を使用して
いた。すると、この場合、５／７＝０．７１４２であ
り、変倍誤差が１％程度生じていた。この変倍誤差を低
下させるためには、その変倍率専用の回路を形成する必
要があった。

【００１０】また、ファクシミリ装置のように、画情報
を様々な比率で変倍する場合には、それぞれの変倍率に
対応して回路を複数配設しなければならず、回路規模が
増大していた。

【００１１】一方、原稿画像にＴＴＩ（Ｔｒａｎｓｍｉ
ｔｔｅｒＴｅｒｍｉｎａｌＩｄｅｎｔｉｆｉｅｒ）
情報を挿入して送信するファクシミリ装置がよく知られ
ている。このＴＴＩ情報は、通常、送信元の名称や送信
日時の情報であり、送信画像の上端部に挿入されるもの
である。

【００１２】前記のように、画情報を一旦蓄積して送信
するファクシミリ装置の場合、通常、画情報は符号化し
て蓄積する。そして、送信時にＴＴＩ情報を挿入する場
合には、蓄積している符号化画情報を画像メモリから符
号化復号化部に転送して、一旦元の画情報に復号化す
る。そして、その元の画情報をバッファメモリに転送し
て、そのメモリ内でＴＴＩ情報を挿入する。また、画像
を変倍する場合には、復号化して得た元の画情報を変倍
部に転送して所定の変倍を行なった後、上記バッファメ
モリに転送する。このようにして、ＴＴＩ情報を付加し
た画情報を、再度符号化して送信するようにしている。

【００１３】ところで、従来のファクシミリ装置は、ハ
ードウェアの構成上、画像メモリ，符号化復号化部，変
倍部およびバッファメモリなどは、それぞれ独立してお
り、上記のように各部間で画情報を転送する場合には、
システムバスを介して画情報を転送するようにしてい
た。

【００１４】一般にシステムバスは、データの転送能力
に制限がある。このため、上記のように、符号化画情報
の復号化，変倍，ＴＴＩ情報の挿入および符号化という
ような一連の各種処理を実行する場合、処理時間が長く
かかっていた。

【００１５】

【発明が解決しようとする課題】以上のように、従来
は、様々な比率で画情報の変倍処理を行なおうとすると
回路規模が増大し、復号化，変倍，ＴＴＩ情報の挿入お
よび符号化というような一連の処理を実行する場合、処
理時間が長くかかってしまうという問題があった。

【００１６】本発明は、上記の問題を解決し、処理時間
を短縮することができる画情報処理装置および変倍率を
任意に設定することができる画素データ変倍回路を提供
することを目的とする。

【００１７】

【課題を解決するための手段】このために、本発明の画
情報処理装置は、符号化画情報を復号化する復号化回
路，復号化により得られた生画情報の画像サイズを画素
数の増減により変倍する変倍回路，変倍した生画情報に
別の画情報を挿入する画情報挿入回路，それらの各種処
理を実行した生画情報を再度符号化する符号化回路など
の各種回路を、１つのユニット内に配設し、復号化，変
倍，画情報の挿入，符号化という一連の処理を、システ
ムバス上に処理中の画情報を転送することなく、そのユ
ニット内で実行するようにしている。

【００１８】また、本発明の画素データ変倍回路は、画
素データを１ラインずつ順次入力する手段と、同一基本
周期の第１と第２のクロック信号を発生する手段と、第
１のクロック信号に同期して入力する画素データから隣
接する一定数の画素データをそれぞれシリアル信号で順
次取り出す手段と、上記一定数の画素の内の１画素を一
定条件に基づいて選択出力する手段と、第２のクロック
信号に同期して選択出力された上記１画素を順次取り込
んで変倍画素データとして出力する手段と、画像の変倍
率を設定する手段とを備え、設定された変倍率が１より
大きい場合には、上記第１のクロック信号のパルス出力
をその変倍率に基ずいて一定回数に１回停止することに
より、入力画素数に対して出力する画素数を増加させて
画像を拡大する一方、設定された変倍率が１より小さい
場合には、上記第２のクロック信号のパルス出力をその
変倍率に基ずて一定回数に１回停止することにより、出
力画素数を減少させて画像を縮小するようにしている。

【００１９】

【作用】上記画像処理装置では、一連の処理を実行する
際に、システムバスを介して画情報をユニット外に転送
することがないので、処理時間を短縮することができ
る。また、上記画素データ変倍回路では、設定するデー
タ値を変えるだけで様々な変倍率を任意に設定すること
ができる。

【００２０】

【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。

【００２１】図１は、本発明の一実施例に係るファクシ
ミリ装置のブロック構成図を示したものである。図にお
いて、スキャナ１は、原稿画像を読み取るもので、プロ
ッタ２は、画像を記録紙に記録するものである。このス
キャナ１は、Ｇ３モードのミリメートル系またはＧ４モ
ードのインチ系で規定された１つの画素密度で、既知の
主走査・副走査により１ラインずつ画情報を読み出すも
のである。また、プロッタ２も、同様に上記ミリメート
ル系またはインチ系で規定された１つの画素密度で画像
を記録するものである。画情報変換部３は、画情報の符
号化・復号化や画像サイズの変倍処理などをを行なうも
のである。画像メモリ４は、画情報を一時蓄積するもの
である。

【００２２】通信処理部５は、ＰＳＴＮ（Ｐｕｂｌｉｃ
ＳｗｉｔｃｈｅｄＴｅｌｅｐ−ｈｏｎｅＮｅｔｗ
ｏｒｋ）回線と、ＩＳＤＮ（ＩｎｔｅｇｒａｔｅｄＳ
ｅ−ｒｖｉｃｅｓＤｉｇｉｔａｌＮｅｔｗｏｒｋ）
回線とが接続され、選択される一方の回線で画情報を伝
送するものである。この通信処理部５は、Ｇ３モードと
Ｇ４モードとの２種類の通信モードで画情報を伝送する
Ｇ３／Ｇ４モード伝送手段を備えている。操作表示部６
は、オペレータが各種操作を行なうと共に、装置が動作
状態などを表示するものである。システム制御部７は、
上記各部を監視・制御するマイクロコンピュータであ
る。このシステム制御部７内には、画情報を一時格納す
るバッファメモリ７ａを備えている。

【００２３】なお、上記スキャナ１，プロッタ２，画情
報変換部３，画像メモリ４，通信処理部５，操作表示部
６およびシステム制御部７の各部は、例えばユニット化
されてハードウェア上独立している。システムバス８
は、それら各部相互間で、制御信号や画情報などをやり
とりする信号ラインである。

【００２４】図２は、画情報変換部３の構成を示したも
ので、符号化回路３ａは、画情報を既知の符号化方式に
より符号化してデータ圧縮するものである。セレクタ３
ｂは、その符号化回路３ａに、変倍回路３ｃの出力画情
報またはシステムバス８から転送される画情報を選択入
力するものである。変倍回路３ｃは、各ラインの画情報
に対して画素の間引きあるいは補間を行なうことによ
り、画像サイズの変倍を行なうものである。復号化回路
３ｄは、符号化された画情報を復号化して元の画情報を
復元するものである。

【００２５】図３は、変倍回路３ｃの回路構成図を示し
たものである。図において、図示せぬ回路で生成される
クロック信号ＣＬＫは、アンド回路１０１と１０２の２
入力の一方にそれぞれ入力されている。アンド回路１０
１の出力は、Ｄ型フリップフロップ１０３とＰ／Ｓ（パ
ラレル／シリアル）変換回路１０４とカウンタ１０５の
それぞれのクロック信号端子に入力されている。

【００２６】Ｐ／Ｓ変換回路１０４には、復号化回路３
ｄ側から２値のパラレル信号で入力される一定ビットの
画情報が入力されている。Ｐ／Ｓ変換回路１０４から出
力される２つの信号は、それぞれ補間論理回路１０６に
入力され、その内の一方は、さらにＤ型フリップフロッ
プ１０３に入力されている。Ｄ型フリップフロップ１０
３の出力端子Ｑの出力信号も補間論理回路１０６に入力
されている。補間論理回路１０６の出力信号は、Ｓ／Ｐ
（シリアル／パラレル）変換回路１０７に入力されてい
る。アンド回路１０２の出力信号は、Ｓ／Ｐ変換回路１
０７のクロック信号端子とレジスタ１０８のロード信号
端子とに入力されている。

【００２７】カウンタ１０５は４ビットの２進カウンタ
であり、その計数出力は比較器１０９に入力されてい
る。レジスタ１０８は、１２ビットのレジスタであり、
その上位４ビットは比較器１０９に入力されている。そ
の比較器１０９の出力信号は、アンド回路１１０，１１
１と補間論理回路１０６とにそれぞれ入力されている。
さらに、アンド回路１１０には、拡大動作と縮小動作と
を切り換える制御信号Ｃが入力され、アンド回路１１１
には、その反転信号が入力されている。アンド回路１１
０の出力は、アンド回路１０１の他方の入力に反転入力
され、アンド回路１１１の出力は、アンド回路１０２の
他方の入力に反転入力されている。

【００２８】レジスタ１０８の１２ビット分の出力と、
変倍率を設定する制御データＲとが、加算器１１２に入
力され、その加算器１１２の出力信号は、レジスタ１０
８に入力されている。またレジスタ１０８の第７ビット
のデータ信号＃７ｂは、補間論理回路１０６に入力され
ている。

【００２９】以上の構成で、次に、本実施例のファクシ
ミリ装置が画情報を一旦蓄積して送信するメモリ送信動
作を説明する。

【００３０】この場合、オペレータは、送信原稿をスキ
ャナ１にセットし、操作表示部６の所定の操作により、
使用する回線と通信モードとを選択し、送信宛先を入力
して起動操作する。なお、このときの回線の選択とは、
ＰＳＴＮ回線とＩＳＤＮ回線との選択であり、通信モー
ドの選択とは、Ｇ３モードとＧ４モードとの選択であ
る。

【００３１】ファクシミリ装置は、起動すると、図４に
示すように、まず原稿画像の蓄積動作を実行する。すな
わち、スキャナ１にセットされた原稿画像を所定の画素
密度で１ラインずつ順次読み取る。得られた生画情報
は、図５に示すように、バッファメモリ７ａを介して、
画情報変換部３の符号化回路３ａに転送する。符号化回
路３ａは、その生の画情報をＭＭＲ方式などの一定の符
号化方式によりデータ圧縮する。そして、データ圧縮し
た画情報を画像メモリ４に蓄積する（以上、図４・処理
１００１）。

【００３２】ファクシミリ装置は、その蓄積動作が終了
すると、送信宛先に発呼する（処理１００２）。そし
て、相手先ファクシミリ装置が応答すると、Ｇ３モード
またはＧ４モードの所定の伝送手順を実行する。Ｇ３モ
ードの場合、ＮＳＳ信号を送出し、相手先からＮＳＦ信
号を受信することにより、記録紙サイズや画像記録時の
画素密度など、受信側装置の各種機能のを判別する。ま
た、Ｇ４モードの場合、セッションレイヤの手順で、Ｃ
ＤＣＬコマンドを送出し、相手先からＲＤＣＬＰレスポ
ンスを受信することにより、同様に受信側装置の機能を
判別する。そして、その判別結果に基ずいて、送信する
原稿画像のサイズや画素密度など送信条件を決定する
（処理１００３）。

【００３３】次いで、画像送信を開始する。すなわち、
図６に示すように、画像メモリ４に蓄積している符号化
画情報を読み出して、画情報変換部３の復号化回路３ｄ
に順次転送する。復号化回路３ｄは、入力される符号化
画情報を復号化して元の生画情報に戻す。変倍回路３ｃ
は、その生画情報を必要に応じて変倍する。

【００３４】この変倍は、前述したように、原稿画像の
サイズと受信側の記録紙サイズとが異なるとき、あるい
は蓄積している原稿画像の画素密度と受信側記録時の画
素密度とが異なるとき、さらには、スキャナ１と受信側
の記録部とで、一方がミリメートル系の規格に準拠し、
他方がインチ系の規格に準拠するというように、画素密
度が不一致である場合、所定の各種変倍率で実行する。

【００３５】ここで、変倍回路３ｃの変倍動作を説明す
る。

【００３６】変倍回路３ｃは、各ラインの画情報つまり
主走査方向の一定ビット数の２値画素データを入力し、
画素を間引いて画素数を減少させることにより縮小した
り、画素を補間して画素数を増加させることにより拡大
したりするものである。ここで、入力される１ラインあ
たりの画素データのビット数をｌｉ、上記処理を実行し
た後のビット数をｌｏとすると、変倍率はｌｏ／ｌｉと
なる。

【００３７】画情報変換部３が動作する場合、システム
制御部７は、上記変倍率の逆数ｌｉ／ｌｏの値を制御デ
ータＲとして加算器１１２に入力すると共に、拡大，縮
小の別を指示する制御信号Ｃをアンド回路１１０，１１
１に入力する。

【００３８】本実施例では、変倍率は、「０．０６２
５」〜「２５６」の範囲に設定することができる。例え
ば、変倍率が「０．０６２５」の場合、上記制御データ
は１２ビットとも“１”つまり「１１１１１１１１１１
１１」という値になる。また、変倍率が２５６の場合、
最下位ビットのみ“１”つまり「００００００００００
０１」という値になる。制御信号Ｃは、拡大動作を実行
する場合、”Ｈ”（ハイレベル）に設定され、縮小動作
の場合、“Ｌ”（ローレベル）に設定される。

【００３９】そして、クロック信号ＣＬＫがアンド回路
１０１，１０２に入力されると共に、画情報の各画素デ
ータがパラレル信号でＰ／Ｓ変換回路１０４に一定周期
で一定ビット数ずつ入力される。

【００４０】ここで、縮小動作の一例として、例えば、
変倍率が「４／５」つまり「０．８」に設定されたとす
る。この場合、上記制御データＲは「１．２５」に設定
され、制御信号Ｃは“Ｌ”レベルに設定される。

【００４１】図７は、このときの変倍回路３ｃの動作を
示したものである。同図（ａ）に示すグラフの横軸は、
入力する各画素データに対応したスケールであり、縦軸
は、出力する画素データに対応したスケールである。ま
た、斜線上の○印は、入力した各画素であり、＊印は、
出力する画素のサンプル位置を示している。なお、この
斜線の傾斜角度の大きさは、変倍率に比例するものとな
る。

【００４２】アンド回路１０１と１０２には、一定周期
のクロック信号ＣＬＫが常時入力されている。いま、制
御信号Ｃは“Ｌ”であり、アンド回路１１０の出力は、
“Ｌ”となる。アンド回路１０１は、そのクロック信号
ＣＬＫを入力して、同図（ｂ）に示すように、クロック
信号ＣＬＫ１を出力する。これにより、Ｐ／Ｓ変換回路
１０４は入力画素データをシリアル信号に変換して２つ
の出力端子から出力する。いま、入力する各画素データ
に順序番号を付与したとすると、上記２つの出力端子か
らは、ｎ画素目と（ｎ＋１）画素目とが同時に１画素ず
つ出力される。また、Ｄ型フリップフロップ１０３は、
ｎ画素目の画素データをクロック信号ＣＬＫ１の１周期
分遅延して出力し、（ｎ−１）画素目を１画素ずつ出力
することになる。

【００４３】カウンタ１０５は、同図（ｃ）に示すよう
に、クロック信号ＣＬＫ１の計数動作を実行する。ま
た、初期状態では、カウンタ１０５とレジスタ１０８の
上位４ビットは共に「０」である。比較器１０９は、そ
の両者を比較する。いま両者が一致しているので、同図
（ｄ）に示すように、“Ｌ”の判定信号Ｄを出力する。
これにより、アンド回路１１１の出力が“Ｌ”になる。
これにより、アンド回路１０２は、クロック信号ＣＬＫ
を入力する。これにより、同図（ｅ）に示すように、ク
ロック信号ＣＬＫ２を出力する。

【００４４】加算器１１２は、変倍率の逆数である制御
データＲとレジスタ１０８のデータ値との加算値を出力
している。そして、レジスタ１０８は、クロック信号Ｃ
ＬＫ２を入力し、１パルス入力するごとに、上記加算値
をロードする。この場合、加算値の整数部を上位４ビッ
トに、その小数部を下位８ビットにそれぞれロードす
る。これにより、レジスタ１０８の値は、同図（ｆ）に
示すように、クロック信号ＣＬＫ２に同期して、「１．
２５」ずつ増加する。つまり、このレジスタ１０８は、
演算回路のアキュームレータの作用をしていることにな
る。

【００４５】ところで、補間論理回路１０６は、図８に
示すように、判定信号Ｄが“Ｌ”（“０”）の場合、レ
ジスタ１０８の第７ビット＃７ｂが“Ｌ”のとき、Ｐ／
Ｓ変換回路１０４が出力するｎ画素目の画素データ、第
７ビット＃７が“Ｈ”（“０”）のとき、（ｎ＋１）画
素目の画素データをそれぞれ画素データＸとして出力す
る。一方、判定信号Ｄが“Ｈ”の場合、レジスタ１０８
の第７ビット＃７が“Ｌ”のとき、Ｄ型フリップフロッ
プ１０３が出力する（ｎ−１）画素目の画素データ、第
７ビット＃７が“Ｈ”のときには、上記ｎ画素目の画素
データをそれぞれ画素データＸとして出力する。

【００４６】Ｓ／Ｐ変換回路１０７は、このように出力
される画素データＸをクロック信号ＣＬＫ２に同期して
順次入力する。ところで、この例の場合、カウンタ１０
５の計数値が「４」になったとき、レジスタ１０８の上
位４ビットが「５」になり、両者が不一致になって、判
定信号Ｄが“Ｈ”になる。このため、アンド回路１０２
でクロック信号ＣＬＫが１パルス分インヒビットされ、
画素データが１画素だけＳ／Ｐ変換回路１０７に入力さ
れずに間引きされることになる。

【００４７】また、このとき、レジスタ１０８の加算動
作が１回分停止する。そして、クロック信号ＣＬＫ１の
次の１パルスから、加算動作が継続され、再度レジスタ
１０８の値とカウンタ１０５の値とが一致して同様の動
作が繰り返される。

【００４８】また、カウンタ１０５の計数値が「９」に
なったとき、上記と同様に画情報が１画素だけ間引きさ
れるようになる。

【００４９】ところで、縮小動作の場合、図７（ａ）の
斜線上で示すように、○印で示す入力画素データから、
その入力画素数よりも少ない個数の画素データを＊印で
示すようにサンプルして出力することになる。この場
合、入力画素のピッチに対して、出力画素のピッチの方
が大きいため、入力画素データのｎ画素目から（ｎ＋
１）画素目までの間に、出力画素をサンプルする場合と
しない場合とがある。また、出力画素をサンプルする場
合にも、サンプルすべき位置が、ｎ画素目に近い場合
と、（ｎ＋１）画素目に近い場合とがある。

【００５０】上記回路動作において、出力画素をサンプ
ルする場合には、判定信号Ｄが“Ｌ”になる。また、サ
ンプルすべき位置が、ｎ画素目に近い場合には、レジス
タ１０８の第７ビット＃７が“Ｌ”になり、（ｎ＋１）
画素目に近い場合には、“Ｈ”になる。従って、補間論
理回路１０６は、上記判定信号Ｄと第７ビット＃７ｂの
状態に基ずいて、所定の入力画素をサンプル出力し、そ
の画素がＳ／Ｐ変換回路１０７にセットされるようにな
る。

【００５１】また、同図（ｅ）に示すクロック信号ＣＬ
Ｋ２の各パルスと、同図（ａ）の＊印とを結ぶ破線は、
各画素データがＳ／Ｐ変換回路１０７に入力されるタイ
ミングを示している。このようにして、入力画情報の５
画素に１回、１画素ずつ間引きされるこにより、変倍率
「０．８」で画像サイズが主走査方向に縮小されること
になる。

【００５２】次に、拡大動作の一例として、変倍率が
「５／４」つまり「１．２５」に設定されたとする。こ
の場合、制御データＲは「０．８」に設定され、制御信
号Ｃは“Ｈ”レベルに設定される。

【００５３】図９は、このときの変倍回路３ｃの動作を
示したものである。

【００５４】いま、制御信号Ｃは“Ｈ”なのでアンド回
路１１１の出力が常時“Ｌ”となり、アンド回路１０２
から、同図（ｅ）に示すように、クロック信号ＣＬＫ２
が継続して出力される。そして、レジスタ１０８の値
は、そのクロック信号ＣＬＫ２に同期して「０．８」ず
つ増加する。

【００５５】また、カウンタ１０５の値とレジスタ１０
８の上位４ビットの値とが一致する期間には、同図
（ｄ）に示すように、判定信号Ｄが“Ｌ”になって、同
図（ｂ）に示すように、クロック信号ＣＬＫ１が出力さ
れる。これにより、前記と同様に、入力画素データが順
次Ｓ／Ｐ変換回路１０７に入力されるようになる。

【００５６】一方、この場合、カウンタ１０５の値とレ
ジスタ１０８の上位４ビットの値とが不一致になって、
判定信号Ｄが“Ｈ”になると、クロック信号ＣＬＫ１が
１パルスインヒビットされる。これにより、クロック信
号ＣＬＫ１の１周期の期間、Ｐ／Ｓ変換回路１０４への
画情報の入力が一時停止すると共に、同図（ｃ）に示す
ように、カウンタ１０５の計数動作が一時停止する。

【００５７】しかしこの期間にも、補間論理回路１０６
は、図８で示した条件で画素データＸを出力し、クロッ
ク信号ＣＬＫ２も出力されるので、その画素データＸが
Ｓ／Ｐ変換回路１０７に入力される。この動作は、入力
画素データの４画素に１回実行されるので、１ラインの
画素数が１．２５倍に増加する。

【００５８】また、拡大動作の場合、同図（ａ）の斜線
上で示すように、入力画素のピッチに対して出力画素の
ピッチが短くなる。従って、入力画素データは、必ず出
力画素としてサンプル出力することになる。そして、サ
ンプル出力する場合には、近い位置の入力画素がサンプ
ルされると共に、一定画素おきに１つの入力画素が連続
してサンプルされるようになる。このようにして、設定
された変倍率で画像サイズが主走査方向に拡大される。

【００５９】以上のように、縮小あるいは拡大された画
情報は、符号化回路３ａに入力され、受信側装置に適合
する符号化方式で、再度符号化される。なお、この処理
は、画情報１ライン単位に実行するが、縮小の場合に
は、画像メモリ４から画情報を読み出す際に、縮小率に
応じて一定ライン数に１ライン間引いくことにより、副
走査方向に画像サイズを縮小する。また、拡大の場合に
は、拡大率に応じて一定ライン数に１回同一ラインの画
情報を２回処理することにより、副走査方向に画像サイ
ズを拡大する。通信処理部５は、このようにして、符号
化した画情報を送信する（図４・処理１００４）。

【００６０】以上のように、本実施例では、符号化回路
３ａと復号化回路３ｄと変倍回路３ｃとを１つのユニッ
トである画情報変換部３内に配設している。これによ
り、画像メモリ４に蓄積した画情報を送信する場合、そ
の１つのユニット内で蓄積画情報を復号化，変倍そして
符号化という一連の処理を実行することができる。

【００６１】この場合、従来のように、画情報を一旦シ
ステムバス８やバッファメモリ７ａなどに転送する必要
がないので、画情報の転送に要する時間が短縮される。
これにより、上記一連の処理時間を短縮することができ
るようになる。

【００６２】また、変倍回路３ｃでは、Ｐ／Ｓ変換回路
１０４とＤ型フリップフロップ１０３とが、クロック信
号ＣＬＫ１に同期して、入力される画素データから隣接
する３画素分の画素データをそれぞれ順次取り出し、補
間論理回路１０６がその内の１画素を一定条件に基づい
て選択出力し、Ｓ／Ｐ変換回路１０７が、クロック信号
ＣＬＫ２に同期して、その選択出力された１画素を順次
取り込んで、変倍画素データとして出力するようにして
いる。そして、拡大つまり変倍率が１より大きい場合に
は、クロック信号ＣＬＫ１のパルス出力を、その変倍率
に基ずいて一定数に１回停止することにより、Ｓ／Ｐ変
換回路１０７の取り込み画素数を増加させて画像を拡大
するようにしている。また、縮小つまり変倍率が１より
小さい場合には、クロック信号ＣＬＫ２のパルス出力を
その変倍率に基ずいて一定数に１回停止することによ
り、Ｓ／Ｐ変換回路１０７の取り込み画素数を減少させ
て画像を縮小するようにしている。

【００６３】これにより、変倍回路３ｃは、設定値を変
えるだけで様々な変倍率を任意に設定することができる
ようになる。

【００６４】また、補間論理回路１０６は、上記隣接す
る３画素から１画素を選択出力する場合、図７および図
９から明らかなように、時間軸上で入力画素位置とサン
プル出力すべき出力画素位置とを対応して見た場合、出
力画素位置に近い入力画素を選択出力するようにしてい
る。これにより、画像の変倍による画質の劣化が軽減さ
れるようになる。

【００６５】なお、上記実施例では、変倍回路３ｃのレ
ジスタ１０８は、１２ビットのものを使用したが、さら
にビット数の大きいものを使用すれば、変倍精度を向上
することができることはいうまでもない。

【００６６】図１０は、本発明の他の実施例に係る画情
報変換部３のブロック構成図を示したものである。図に
おいて、図２と同一符号は、同一回路または同一部品を
示し、本実施例では、さらに、セレクタ３ｅとバッファ
メモリ３ｆとが配設されている。セレクタ３ｅは、シス
テムバス８からの入力データまたは変倍回路３ｃの出力
を選択するものである。バッファメモリ３ｆは、その選
択されたデータを一時格納するもので、その格納データ
は、セレクタ３ｂの２入力の一方に入力されている。

【００６７】この構成で、本実施例のファクシミリ装置
は、画像送信する場合、前述の実施例と同様に、画像メ
モリ４に蓄積している画情報を送信する。この場合、必
要に応じて送信する画情報の画像サイズを変倍すると共
にＴＴＩ情報を挿入する。

【００６８】図１１は、本実施例の画情報変換部３の処
理を示している。すなわち、ファクシミリ装置は、画情
報の送信動作を開始すると、画像メモリ４に蓄積してい
る画情報を１ライン分読み出して、復号化回路３ｄに転
送する。復号化回路３ｄは、その画情報を元の生画情報
に復号化する（処理２００１）。変倍回路３ｃは、その
生画情報を変倍する（処理２００２）。このとき、セレ
クタ３ｅは、変倍回路３ｃ側を選択しており、変倍され
た画情報は、バッファメモリ３ｆに格納される（処理２
００３）。

【００６９】次いで、ファクシミリ装置は、バッファメ
モリ３ｆに格納した画情報のデータ量を判定する（２０
０４）。ここで、そのデータ量がバッファメモリ３ｆの
容量に相当する一定ライン数に満たない場合には（処理
２００４のＮ）、上記処理を繰り返す（処理２００１
へ）。

【００７０】そして、バッファメモリ３ｆに一定ライン
数の画情報を格納すると（処理２００４のＹ）、いま格
納した画情報のライン位置がＴＴＩ情報の挿入位置に相
当するかどうかを判定する（処理２００５）。ＴＴＩ情
報は、一般に１ページの原稿画像の上端部の一定位置に
挿入するものである。従って、その一定位置に相当する
各ラインが上記挿入位置となる。

【００７１】ここで、バッファメモリ３ｆに格納した画
情報がＴＴＩ情報の挿入位置であった場合（処理２００
５のＹ）、次にセレクタ３ｅをシステムバス８側入力に
切り換える。そして、システム制御部７により、所定の
ＴＴＩ情報を生成する。このＴＴＩ情報は、予め登録さ
れているファクシミリ局の名称や動作時点の日時を示す
文字情報をビットマップ展開した画素データである。生
成したそのＴＴＩ情報をセレクタ３ｅを介してバッファ
メモリ３ｆの所定の領域に転送する。これにより、原稿
画像の画情報にＴＴＩ情報が上書きされることになる
（処理２００６）。一方、バッファメモリ３ｆの画情報
がＴＴＩ情報の挿入位置でなかった場合には（処理２０
０５のＮ）、上記ＴＴＩ情報の挿入は実行しない。

【００７２】このとき、セレクタ３ｂはバッファメモリ
３ｆ側を選択している。ファクシミリ装置は、バッファ
メモリ３ｆの画情報を１ライン読み出して、そのセレク
タ３ｂを介して符号化回路３ａに入力する。符号化回路
３ａは、その画情報を符号化する（処理２００７）。な
お、この符号化された画情報は、相手先に送信されるこ
とになる。

【００７３】次いで、ファクシミリ装置は、バッファメ
モリ３ｆにまだ別の画情報が格納されているかどうか判
別する（処理２００８）。そして、画情報が格納されて
いる場合（処理２００８のＮ）、同様の符号化処理を繰
り返す（処理２００７へ）。そして、バッファメモリ３
ｆ内の画情報を全て読み出して、バッファメモリ３ｆが
空になった場合（処理２００８のＹ）、さらに、画像メ
モリ４の画情報を全ライン処理したかどうか判別する
（処理２００９）。

【００７４】ここで、全ライン処理してない場合（処理
２００９のＮ）、画像メモリ４内の次に画情報に対して
以上の処理を繰り返す（処理２００１へ）。そして、画
像メモリ４の画情報を全ライン処理し終ると（処理２０
０９のＹ）、動作を終了する。

【００７５】以上のように、本実施例では、画情報変換
部３内に、前述の実施例の上に、さらにセレクタ３ｅと
バッファメモリ３ｆとを配設する一方、変倍した画情報
をセレクタ３ｅに一時格納した後、そのセレクタ３ｅに
ＴＴＩ情報を上書きすることにより、画情報にＴＴＩ情
報を挿入するようにしている。すなわち、この場合、セ
レクタ３ｅとバッファメモリ３ｆとがＴＴＩ情報の挿入
回路を構成することになる。

【００７６】この構成によれば、図２の場合に対して、
セレクタ３ｅとバッファメモリ３ｆの２つの部品を追加
するだけで、送信画像にＴＴＩ情報を挿入することがで
きる。

【００７７】また、この場合、前述の実施例と同様に、
画情報を一旦システムバス８やバッファメモリ７ａなど
に転送することなく、１つのユニット内で上記各処理を
実行するので、処理時間を短縮することができるように
なる。

【００７８】図１２は、画情報変倍部３のさらに別の実
施例を示したものである。図において、図１０と同一符
号は、同一回路または同一部品を示している。本実施例
では、バッファメモリ３ｆには、システムバス８から直
接データを入力し、そのバッファメモリ３ｆの出力デー
タと変倍回路３ｃの出力データとシステムバス８からの
入力データの内の１つのデータを、セレクタ３ｇにより
選択して、符号化回路３ａに入力するようにしている。

【００７９】本実施例では、画像メモリ４に蓄積した画
情報を送信する際には、１ライン単位に各種処理を実行
する。すなわち、ファクシミリ装置は、図１３に示すよ
うに、画情報の送信動作を開始すると、画像メモリ４か
ら読み出す画情報のライン位置を判定する（処理３００
１）。いま、読み出すライン位置がＴＴＩ情報の挿入ラ
イン位置でなかったとすると（処理３００１のＮ）、画
像メモリ４から画情報を１ライン読み出して復号化回路
３ｄで復号化する（処理３００２）。次いで、変倍回路
３ｃで変倍する（処理３００３）。そして、変倍した画
情報をセレクタ３ｇを介して符号化回路３ａに入力して
符号化する（処理３００４）。

【００８０】この後、全ライン処理したかどうか判別し
（処理３００５）、全ライン処理していない場合（処理
３００５のＮ）、同様の処理を繰り返す（処理３００１
へ）。

【００８１】次に、画像メモリ４から読み出すライン位
置がＴＴＩ情報の挿入ライン位置になった場合（処理３
００１のＹ）、ビットマップ展開したＴＴＩ情報の１ラ
イン分をバッファメモリ３ｆに格納する（処理３００
６）。そして、画像メモリ４から１ライン分の画情報を
読み出して復号化して（処理３００７）、さらに変倍す
る（処理３００８）。

【００８２】変倍した画情報は、変倍回路３ｃから１画
素ずつ順次出力される。また、この画情報の出力と同時
に、バッファメモリ３ｆに格納したＴＴＩ情報を１画素
ずつ順次読み出す。このとき、セレクタ３ｇは、まず最
初に変倍回路３ｃから出力される画情報を順次入力す
る。そして、ＴＴＩ情報を挿入すべき画素位置に相当す
る期間だけ、バッファメモリ３ｆ側から出力される画情
報を入力する。これにより、画像メモリ４の画情報１ラ
インに対してＴＴＩ情報が挿入される（処理３００
９）。セレクタ３ｇが入力した画情報は、符号化回路３
ａに入力されて符号化される（処理３００４）。

【００８３】このようにして、送信画像の所定位置に１
ラインずつＴＴＩ情報が挿入される。なお、処理された
画情報は相手先に送信される。そして、画像メモリ４内
の画情報を全ライン処理し終ると（処理３００５の
Ｙ）、この画像処理を終了する。

【００８４】以上のように、本実施例では、ＴＴＩ情報
を１ライン分ずつバッファメモリ３ｆに格納して、変倍
した画情報を変倍回路３ｃから符号化回路３ａに転送す
る際に、所定の画素位置でその画情報の代りにＴＴＩ情
報を転送するようにしている。このような転送動作を実
行することにより、バッファメモリ３ｆとセレクタ３ｇ
とでＴＴＩ情報の挿入回路を構成している。

【００８５】この構成により、図１０に示した前述の実
施例に比較して、セレクタを２個から１個に削減できる
と共に、バッファメモリ３ｆは、１ライン分の容量のも
のでよくなる。

【００８６】なお、以上の各実施例では、送信する画情
報にＴＴＩ情報という既知情報を挿入する動作を説明し
たが、ＴＴＩ情報に限らず任意の画情報を同様に挿入で
きることは当然である。

【００８７】また、以上の各実施例では、画情報変換部
３には、基本的に復号化回路３ｄ，変倍回路３ｃおよび
符号化回路３ａを配設した上に、さらにＴＴＩ情報の挿
入回路などを配設するようにしたが、例えば、変倍処理
が不要な場合には変倍回路３ｃを削除するなど、必要な
回路のみ配設するようにしてもよい。その場合でも、複
数の処理を順次実行する際には、１ユニット内で処理す
ることができるので、処理速度が向上するようになる。

【００８８】さらに、画情報を伝送するファクシミリ装
置を例に取って説明したが、例えば画像ファイリング装
置など他の装置において、符号化画情報の復号化，変
倍，画情報の挿入および符号化というような一連の各種
処理を実行する場合に、本発明は同様に適用できる。

【００８９】

【発明の効果】以上のように、本発明によれば、１つの
ユニット内に復号化回路，変倍回路，，画情報を挿入す
る回路，および符号化回路などの各種回路を配設して、
それらの各回路による一連の処理を、システムバス上に
画情報を転送することなく実行するようにしたので、処
理時間が短縮されるようになる。

【００９０】また、画像の変倍を行なう場合、１つのク
ロック信号で画素データの入力、もう１つのクロック信
号で画素データの出力を実行すると共に、いずれか一方
クロック信号のパルス出力を、設定された変倍率に基ず
いて一定数に１回停止することにより、出力する画素デ
ータの画素数を増加あるいは減少させて画像を変倍する
ようにしたので、設定するデータ値を変えるだけで様々
な変倍率を任意に設定することができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るファクシミリ装置のブ
ロック構成図である。

【図２】画情報変換部のブロック構成図である。

【図３】変倍回路の回路構成図である。

【図４】上記ファクシミリ装置のメモリ送信処理の動作
フローチャートである。

【図５】画像蓄積時における画情報の流れを示す説明図
である。

【図６】蓄積画情報の送信時における画情報の流れを示
す説明図である。

【図７】変倍回路の画像縮小動作を示す説明図である。

【図８】補間論理回路の出力画素データの説明図であ
る。

【図９】変倍回路の画像拡大動作を示す説明図である。

【図１０】画情報変倍部の他の実施例を示すブロック構
成図である。

【図１１】その実施例における画情報変倍部の動作フロ
ーチャートである。

【図１２】画情報変倍部のさらに別の実施例を示すブロ
ック構成図である。

【図１３】その実施例における画情報変倍部の動作フロ
ーチャートである。

【符号の説明】

１スキャナ２プロッタ３画情報変換部３ａ，３ｄ符号化回路３ｂ，３ｅセレクタ３ｃ変倍回路３ｆバッファメモリ４画像メモリ５通信処理部６操作表示部７システム制御部７ａバッファメモリ８システムバス１０１，１０２，１１０，１１１アンド回路１０３Ｄ型フリップフロップ１０４Ｐ／Ｓ変換回路１０５カウンタ１０６補間論理回路１０７Ｓ／Ｐ変換回路１０８レジスタ１０９比較器１１２加算器

Claims

【特許請求の範囲】

【請求項１】各種処理を実行する処理回路が複数の各
ユニット内に配設され、上記各ユニット間で各種データ
をシステムバスを介して転送しながら画情報を処理する
一方、符号化画情報を生画情報に復号化する復号化回路
と、生画情報の画像サイズを画素数の増減により変倍す
る変倍回路とを備えている画情報処理装置において、上
記復号化回路と上記変倍回路とを１つのユニット内に配
設する一方、上記符号化画情報の復号化とその復号化に
より得られた生画情報の変倍との各処理を上記システム
バス上に処理中の画情報を転送することなく上記１つの
ユニット内で実行する処理手段を備えていることを特徴
とする画情報処理装置。
【請求項２】上記１つのユニット内には、さらに生画
情報を符号化する符号化回路を備え、上記符号化画情報
の復号化と、復号化で得られた生画情報の変倍と、変倍
された生画情報の符号化との各処理を上記システムバス
上に処理中の画情報を転送することなく上記１つのユニ
ット内で実行する処理手段を備えていることを特徴とす
る請求項１記載の画情報処理装置。
【請求項３】上記１つのユニット内には、さらに生画
情報に別の画情報を挿入する画情報挿入回路を備え、上
記符号化画情報の復号化と、復号化で得られた生画情報
の変倍と、変倍された生画情報への上記別の画情報の挿
入と、その挿入処理された生画情報の符号化との各処理
を上記システムバス上に処理中の画情報を転送すること
なく上記１つのユニット内で実行する処理手段を備えて
いることを特徴とする請求項２記載の画情報処理装置。
【請求項４】上記画情報挿入回路は、変倍された上記
生画情報をバッファメモリに一時格納した後、そのバッ
ファメモリ内の一定領域にさらに上記別の画情報を格納
することにより画情報の挿入処理を実行する手段である
ことを特徴とする請求項３記載の画情報処理装置。
【請求項５】上記画情報挿入回路は、上記別の画情報
をバッファメモリに一時格納した後、変倍された上記生
画情報を上記符号化回路に順次転送する際に一時的に上
記バッファメモリ内の画情報を代りに転送することによ
り画情報の挿入処理を実行する手段であることを特徴と
する請求項３記載の画情報処理装置。
【請求項６】画素データを１ラインずつ順次入力する
画素データ入力手段と、同一基本周期の第１と第２のク
ロック信号を発生するクロック信号発生手段と、上記第
１のクロック信号に同期して入力する画素データから隣
接する一定数の画素データをそれぞれシリアル信号で順
次取り出す入力画素データ取出手段と、上記一定数の画
素の内から一定条件に基づいて１画素を順次選択出力す
る補間論理手段と、上記第２のクロック信号に同期して
選択出力された上記１画素を順次取り込んで変倍画素デ
ータとして出力する画素データ出力手段と、画像の変倍
率を設定する設定手段と、設定された変倍率が１より大
きい場合に上記第１のクロック信号のパルス出力をその
変倍率に基ずいて一定回数に１回停止することにより入
力する画素数に対して上記画素データ出力手段の取り込
み画素数を増加させて画像を拡大する画像拡大手段と、
設定された変倍率が１より小さい場合に上記第２のクロ
ック信号のパルス出力をその変倍率に基ずいて一定回数
に１回停止することにより上記画素データ出力手段の取
り込み画素数を減少させて画像を縮小する画像縮小手段
とを備えていることを特徴とする画素データ変倍回路。
【請求項７】上記入力画素データ取出手段では、隣接
する３画素分の画素データを取り出す一方、上記補間論
理手段では、上記３画素の内から出力画素としてサンプ
ルすべきタイミングに近い１画素を選択出力することを
特徴とする請求項５記載の画素データ変倍回路。