JPH0646379B2 - 桁上げ論理回路 - Google Patents
桁上げ論理回路Info
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- JPH0646379B2 JPH0646379B2 JP16514484A JP16514484A JPH0646379B2 JP H0646379 B2 JPH0646379 B2 JP H0646379B2 JP 16514484 A JP16514484 A JP 16514484A JP 16514484 A JP16514484 A JP 16514484A JP H0646379 B2 JPH0646379 B2 JP H0646379B2
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は全加算器に使用される桁上げ論理回路に関す
る。
る。
［発明の技術的背景］ デイジタル演算の分野では全加算器がしばしば使用され
ている。この全加算器には、上位桁に対する桁上げ信号
を形成する桁上げ論理回路が設けられ、この桁上げ論理
回路は演算信号および被演算信号と下位桁からの桁上げ
信号に応じて上位桁に対する桁上げ信号を形成する。
ている。この全加算器には、上位桁に対する桁上げ信号
を形成する桁上げ論理回路が設けられ、この桁上げ論理
回路は演算信号および被演算信号と下位桁からの桁上げ
信号に応じて上位桁に対する桁上げ信号を形成する。
第２図は従来の桁上げ論理回路が用いられた全加算器の
構成を示す回路図である。この全加算器では、演算信号
Ａおよび被演算信号Ｂと下位桁からの桁上げ信号Cinと
が加算器11および桁上げ論理回路12に並列に供給され
る。加算器11は上記各信号Ａ、Ｂ、Cinから和の信号Ｓ
を算出する。また、上記桁上げ論理回路12は同じく上記
各信号Ａ、Ｂ、Cinから、第３図の論理図に示すよう
に、信号Ａ、Ｂ、Cinのうち少なくともいずれか２つの
信号が“１”レベルのときに“１”レベルとなるような
上位桁に対する桁上げ信号Coutを算出する。
構成を示す回路図である。この全加算器では、演算信号
Ａおよび被演算信号Ｂと下位桁からの桁上げ信号Cinと
が加算器11および桁上げ論理回路12に並列に供給され
る。加算器11は上記各信号Ａ、Ｂ、Cinから和の信号Ｓ
を算出する。また、上記桁上げ論理回路12は同じく上記
各信号Ａ、Ｂ、Cinから、第３図の論理図に示すよう
に、信号Ａ、Ｂ、Cinのうち少なくともいずれか２つの
信号が“１”レベルのときに“１”レベルとなるような
上位桁に対する桁上げ信号Coutを算出する。
このような桁上げ信号を形成する従来の桁上げ論理回路
12は、図示するように、信号Ａ、Ｂが供給される２入力
のアンドゲート13、信号Ａ、Cinが供給される２入力の
アンドゲート14、信号Ｂ、Cinが供給される２入力のア
ンドゲート15、上記３つのアンドゲート13、14、15の出
力信号が並列に供給される３入力のノアゲート16および
このノアゲート16の出力信号を反転するインバータ17か
ら構成されている。
12は、図示するように、信号Ａ、Ｂが供給される２入力
のアンドゲート13、信号Ａ、Cinが供給される２入力の
アンドゲート14、信号Ｂ、Cinが供給される２入力のア
ンドゲート15、上記３つのアンドゲート13、14、15の出
力信号が並列に供給される３入力のノアゲート16および
このノアゲート16の出力信号を反転するインバータ17か
ら構成されている。
［背景技術の問題点］ ところで、上記従来の桁上げ論理回路12をＰチャネルＭ
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
を用いたいわゆるＣＭＯＳ構成で実現するとき、14個の
トランジスタが必要となる。デイジタル演算、特に乗算
を行なう場合、全加算器は通常非常に多く用いられてい
る。このため、従来のような桁上げ論理回路を用いると
全体の素子数が極めて多くなり、集積化する際のチップ
サイズが大型化して価格が高価になる欠点がある。
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
を用いたいわゆるＣＭＯＳ構成で実現するとき、14個の
トランジスタが必要となる。デイジタル演算、特に乗算
を行なう場合、全加算器は通常非常に多く用いられてい
る。このため、従来のような桁上げ論理回路を用いると
全体の素子数が極めて多くなり、集積化する際のチップ
サイズが大型化して価格が高価になる欠点がある。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは素子数が従来よりも少な
い桁上げ論理回路を提供することにある。
あり、その目的とするところは素子数が従来よりも少な
い桁上げ論理回路を提供することにある。
［発明の概要］ 上位桁に対する桁上げ信号は下位桁からの桁上げ信号、
演算信号および被演算信号によって決定される。そして
桁上げ信号の出力条件のうち、下位桁から桁上げが生じ
ているのに桁上げ信号を上位桁に出力しないのは、演算
信号および被演算信号が共に“０”レベルの場合であ
り、下位桁から桁上げが生じていないときに桁上げ信号
を上位桁に出力するのは、演算信号および被演算信号が
共に“１”レベルの場合であり、この２つの場合以外で
は下位桁からの桁上げ信号をそのまま上位桁に伝えれば
よいことになる。そこでこの発明にあっては、下位桁か
らの桁上げ信号を第１のＣＭＯＳインバータに供給し、
上記第１のＣＭＯＳインバータの出力信号を第２のＣＭ
ＯＳインバータに供給し、さらに高電位の電源と上記第
１のＣＭＯＳインバータの出力端子との間に、ゲートに
演算信号および被演算信号信号それぞれが供給されるＰ
チャネル型の２個のトランジスタを直列に挿入し、かつ
上記第１のＣＭＯＳインバータの出力端子と低電位の電
源との間に、ゲートに演算信号および被演算信号信号そ
れぞれが供給されるＮチャネル型の２個のトランジスタ
を直列に挿入し、上記第２のＣＭＯＳインバータの出力
端子から上位桁に対する桁上げ信号を得るようにしてい
る。
演算信号および被演算信号によって決定される。そして
桁上げ信号の出力条件のうち、下位桁から桁上げが生じ
ているのに桁上げ信号を上位桁に出力しないのは、演算
信号および被演算信号が共に“０”レベルの場合であ
り、下位桁から桁上げが生じていないときに桁上げ信号
を上位桁に出力するのは、演算信号および被演算信号が
共に“１”レベルの場合であり、この２つの場合以外で
は下位桁からの桁上げ信号をそのまま上位桁に伝えれば
よいことになる。そこでこの発明にあっては、下位桁か
らの桁上げ信号を第１のＣＭＯＳインバータに供給し、
上記第１のＣＭＯＳインバータの出力信号を第２のＣＭ
ＯＳインバータに供給し、さらに高電位の電源と上記第
１のＣＭＯＳインバータの出力端子との間に、ゲートに
演算信号および被演算信号信号それぞれが供給されるＰ
チャネル型の２個のトランジスタを直列に挿入し、かつ
上記第１のＣＭＯＳインバータの出力端子と低電位の電
源との間に、ゲートに演算信号および被演算信号信号そ
れぞれが供給されるＮチャネル型の２個のトランジスタ
を直列に挿入し、上記第２のＣＭＯＳインバータの出力
端子から上位桁に対する桁上げ信号を得るようにしてい
る。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る桁上げ論理回路の一実施例の構
成を示す回路図である。図において、高電位の電源電圧
ＶＤＤ印加点と低電位の電源電圧ＶＳＳ印加点（アース
電位）との間には、ゲートが共通に接続されたＰチャネ
ルのＭＯＳトランジスタ21およびＮチャネルのＭＯＳト
ランジスタ22が直列に挿入されている。この両トランジ
スタ21，22はＣＭＯＳインバータ20を構成しており、そ
のゲート共通接続点には下位桁からの桁上げ信号Cinが
供給される。また、上記両トランジスタ21，22のドレイ
ン共通接続点には出力端子23が設けられる。これと同様
に、ＶＤＤ印加点とＶＳＳ印加点との間には、ゲートが
共通に接続されたＰチャネルのＭＯＳトランジスタ31お
よびＮチャネルのＭＯＳトランジスタ32が直列に挿入さ
れている。この両トランジスタ31，32はＣＭＯＳインバ
ータ30を構成しており、そのゲート共通接続点には上記
ＣＭＯＳインバータ20の出力端子23の信号が供給され
る。また、上記両トランジスタ31，32のドレイン共通接
続点には出力端子33が設けられる。
成を示す回路図である。図において、高電位の電源電圧
ＶＤＤ印加点と低電位の電源電圧ＶＳＳ印加点（アース
電位）との間には、ゲートが共通に接続されたＰチャネ
ルのＭＯＳトランジスタ21およびＮチャネルのＭＯＳト
ランジスタ22が直列に挿入されている。この両トランジ
スタ21，22はＣＭＯＳインバータ20を構成しており、そ
のゲート共通接続点には下位桁からの桁上げ信号Cinが
供給される。また、上記両トランジスタ21，22のドレイ
ン共通接続点には出力端子23が設けられる。これと同様
に、ＶＤＤ印加点とＶＳＳ印加点との間には、ゲートが
共通に接続されたＰチャネルのＭＯＳトランジスタ31お
よびＮチャネルのＭＯＳトランジスタ32が直列に挿入さ
れている。この両トランジスタ31，32はＣＭＯＳインバ
ータ30を構成しており、そのゲート共通接続点には上記
ＣＭＯＳインバータ20の出力端子23の信号が供給され
る。また、上記両トランジスタ31，32のドレイン共通接
続点には出力端子33が設けられる。
さらにＶＤＤ印加点と上記ＣＭＯＳインバータ20の出力
端子23との間には、ゲートに演算信号Ａおよび被演算信
号Ｂが供給されるＰチャネルの２つのＭＯＳトランジス
タ41，42が直列に挿入され、上記ＣＭＯＳインバータ20
の出力端子23とＶＳＳ印加点との間には、ゲートに演算
信号Ａおよび被演算信号Ｂが供給されるＮチャネルの２
つのＭＯＳトランジスタ43，44が直列に挿入されてい
る。
端子23との間には、ゲートに演算信号Ａおよび被演算信
号Ｂが供給されるＰチャネルの２つのＭＯＳトランジス
タ41，42が直列に挿入され、上記ＣＭＯＳインバータ20
の出力端子23とＶＳＳ印加点との間には、ゲートに演算
信号Ａおよび被演算信号Ｂが供給されるＮチャネルの２
つのＭＯＳトランジスタ43，44が直列に挿入されてい
る。
このような構成において下位桁から桁上げが生じている
とき、すなわち桁上げ信号Cinが“１”レベルのとき、
ＣＭＯＳインバータ20ではＮチャネルのＭＯＳトランジ
スタ22がオン状態にされ、その出力端子23の信号はこの
トランジスタ22により“０”レベルにされる。このと
き、演算信号Ａおよび被演算信号Ｂが共に“０”レベル
であれば、前記したように桁上げ信号を上位桁に出力し
ないことになる。すなわち、演算信号Ａおよび被演算信
号Ｂが共に“０”レベルなので、ＰチャネルＭＯＳトラ
ンジスタ41，42は共にオン状態にされ、ＮチャネルＭＯ
Ｓトランジスタ43，44は共にオフ状態にされる。従っ
て、ＣＭＯＳインバータ20の出力端子23とＶＤＤ印加点
との間には電流経路が形成される。ここで上記Ｎチャネ
ルのＭＯＳトランジスタ22の相互コンダクタンスを上記
ＰチャネルＭＯＳトランジスタ41，42の直列相互コンダ
クタンスよりも小さくなるように設定しておけば、トラ
ンジスタ22により“０”レベルにされる出力端子23の信
号はＰチャネルＭＯＳトランジスタ41，42によって
“１”レベルにされる。この結果、もう１つのＣＭＯＳ
インバータ30の出力端子33の信号は“０”レベルにされ
る。すなわち、下位桁からの桁上げ信号Cinが“１”レ
ベルで、演算信号Ａおよび被演算信号Ｂが共に“０”レ
ベルのときには、下位桁からの桁上げ信号Cinのレベル
にかかわらず上位桁には“０”レベルの桁上げ信号Cout
が出力される。
とき、すなわち桁上げ信号Cinが“１”レベルのとき、
ＣＭＯＳインバータ20ではＮチャネルのＭＯＳトランジ
スタ22がオン状態にされ、その出力端子23の信号はこの
トランジスタ22により“０”レベルにされる。このと
き、演算信号Ａおよび被演算信号Ｂが共に“０”レベル
であれば、前記したように桁上げ信号を上位桁に出力し
ないことになる。すなわち、演算信号Ａおよび被演算信
号Ｂが共に“０”レベルなので、ＰチャネルＭＯＳトラ
ンジスタ41，42は共にオン状態にされ、ＮチャネルＭＯ
Ｓトランジスタ43，44は共にオフ状態にされる。従っ
て、ＣＭＯＳインバータ20の出力端子23とＶＤＤ印加点
との間には電流経路が形成される。ここで上記Ｎチャネ
ルのＭＯＳトランジスタ22の相互コンダクタンスを上記
ＰチャネルＭＯＳトランジスタ41，42の直列相互コンダ
クタンスよりも小さくなるように設定しておけば、トラ
ンジスタ22により“０”レベルにされる出力端子23の信
号はＰチャネルＭＯＳトランジスタ41，42によって
“１”レベルにされる。この結果、もう１つのＣＭＯＳ
インバータ30の出力端子33の信号は“０”レベルにされ
る。すなわち、下位桁からの桁上げ信号Cinが“１”レ
ベルで、演算信号Ａおよび被演算信号Ｂが共に“０”レ
ベルのときには、下位桁からの桁上げ信号Cinのレベル
にかかわらず上位桁には“０”レベルの桁上げ信号Cout
が出力される。
次に下位桁から桁上げが生じていないとき、すなわち桁
上げ信号Cinが“０”レベルのとき、ＣＭＯＳインバー
タ20ではＰチャネルのＭＯＳトランジスタ21がオン状態
にされ、その出力端子23の信号はこのトランジスタ21に
より“１”レベルにされる。このとき、演算信号Ａおよ
び被演算信号Ｂが共に“１”レベルであれば、前記した
ように桁上げ信号を上位桁に出力することになる。すな
わち、演算信号Ａおよび被演算信号Ｂが共に“１”レベ
ルなので、ＰチャネルＭＯＳトランジスタ41，42は共に
オフ状態にされ、ＮチャネルＭＯＳトランジスタ43，44
は共にオン状態にされる。従って、ＣＭＯＳインバータ
20の出力端子23とＶＳＳ印加点との間には電流経路が形
成される。ここで上記ＰチャネルのＭＯＳトランジスタ
21の相互コンダクタンスを上記ＮチャネルＭＯＳトラン
ジスタ43，44の直列相互コンダクタンスよりも小さくな
るように設定しておけば、トランジスタ21より“１”レ
ベルにされる出力端子23の信号はＮチャネルＭＯＳトラ
ンジスタ43，44によって“０”レベルにされる。この結
果、もう１つのＣＯＭＳインバータ30の出力端子33の信
号は“１”レベルにされる。すなわち、下位桁からの桁
上げ信号Cinが“０”レベルで、演算信号Ａおよび被演
算信号Ｂが共に“１”レベルのときには、下位桁からの
桁上げ信号Cinのレベルにかかわらず上位桁には“１”
レベルの桁上げ信号Coutが出力される。
上げ信号Cinが“０”レベルのとき、ＣＭＯＳインバー
タ20ではＰチャネルのＭＯＳトランジスタ21がオン状態
にされ、その出力端子23の信号はこのトランジスタ21に
より“１”レベルにされる。このとき、演算信号Ａおよ
び被演算信号Ｂが共に“１”レベルであれば、前記した
ように桁上げ信号を上位桁に出力することになる。すな
わち、演算信号Ａおよび被演算信号Ｂが共に“１”レベ
ルなので、ＰチャネルＭＯＳトランジスタ41，42は共に
オフ状態にされ、ＮチャネルＭＯＳトランジスタ43，44
は共にオン状態にされる。従って、ＣＭＯＳインバータ
20の出力端子23とＶＳＳ印加点との間には電流経路が形
成される。ここで上記ＰチャネルのＭＯＳトランジスタ
21の相互コンダクタンスを上記ＮチャネルＭＯＳトラン
ジスタ43，44の直列相互コンダクタンスよりも小さくな
るように設定しておけば、トランジスタ21より“１”レ
ベルにされる出力端子23の信号はＮチャネルＭＯＳトラ
ンジスタ43，44によって“０”レベルにされる。この結
果、もう１つのＣＯＭＳインバータ30の出力端子33の信
号は“１”レベルにされる。すなわち、下位桁からの桁
上げ信号Cinが“０”レベルで、演算信号Ａおよび被演
算信号Ｂが共に“１”レベルのときには、下位桁からの
桁上げ信号Cinのレベルにかかわらず上位桁には“１”
レベルの桁上げ信号Coutが出力される。
上記２つの場合以外のとき、すなわち演算信号Ａおよび
被演算信号Ｂが共に異なるレベルのときには、Ｐチャネ
ルＭＯＳトランジスタ41，42のいずれか一方がオフ状態
にされ、ＮチャネルＭＯＳトランジスタ43，44のいずれ
か一方がオフ状態にされるので、これらのトランジスタ
によりＣＭＯＳインバータ20の出力端子23とＶＤＤ印加
点もしくはＶＳＳ印加点との間に形成されていた前記の
ような電流経路は形成されない。従ってこの場合、ＣＭ
ＯＳインバーータ20に供給される下位桁からの桁上げ信
号Cinは、そのままのレベルでＣＭＯＳインバータ30か
らCoutとして出力される。例えば、この状態で下位桁か
ら桁上げが生じているとき、すなわち桁上げ信号Cinが
“１”レベルのとき、ＣＭＯＳインバータ20ではＮチャ
ネルのＭＯＳトランジスタ22がオン状態にされ、その出
力端子23の信号はこのトランジスタ22により“０”レベ
ルにされる。これによってＣＭＯＳインバータ30ではＰ
チャネルのＭＯＳトランジスタ31がオン状態にされ、そ
の出力端子33の信号はこのトランジスタ31により“１”
レベルにされる。このときの論理は前記第３図の論理図
とよく一致している。
被演算信号Ｂが共に異なるレベルのときには、Ｐチャネ
ルＭＯＳトランジスタ41，42のいずれか一方がオフ状態
にされ、ＮチャネルＭＯＳトランジスタ43，44のいずれ
か一方がオフ状態にされるので、これらのトランジスタ
によりＣＭＯＳインバータ20の出力端子23とＶＤＤ印加
点もしくはＶＳＳ印加点との間に形成されていた前記の
ような電流経路は形成されない。従ってこの場合、ＣＭ
ＯＳインバーータ20に供給される下位桁からの桁上げ信
号Cinは、そのままのレベルでＣＭＯＳインバータ30か
らCoutとして出力される。例えば、この状態で下位桁か
ら桁上げが生じているとき、すなわち桁上げ信号Cinが
“１”レベルのとき、ＣＭＯＳインバータ20ではＮチャ
ネルのＭＯＳトランジスタ22がオン状態にされ、その出
力端子23の信号はこのトランジスタ22により“０”レベ
ルにされる。これによってＣＭＯＳインバータ30ではＰ
チャネルのＭＯＳトランジスタ31がオン状態にされ、そ
の出力端子33の信号はこのトランジスタ31により“１”
レベルにされる。このときの論理は前記第３図の論理図
とよく一致している。
他方、下位桁からの桁上げが生じていないとき、すなわ
ち桁上げ信号Cinが“０”レベルのとき、ＣＭＯＳイン
バータ20ではＰチャネルのＭＯＳトランジスタ21がオン
状態にされ、その出力端子23の信号はこのトランジスタ
21により“１”レベルにされる。これによってＣＭＯＳ
インバータ30ではＮチャネルのＭＯＳトランジスタ32が
オン状態にされ、その出力端子33の信号はこのトランジ
スタ32により“０”レベルにされる。このときの論理も
前記第３図の論理図と一致している。
ち桁上げ信号Cinが“０”レベルのとき、ＣＭＯＳイン
バータ20ではＰチャネルのＭＯＳトランジスタ21がオン
状態にされ、その出力端子23の信号はこのトランジスタ
21により“１”レベルにされる。これによってＣＭＯＳ
インバータ30ではＮチャネルのＭＯＳトランジスタ32が
オン状態にされ、その出力端子33の信号はこのトランジ
スタ32により“０”レベルにされる。このときの論理も
前記第３図の論理図と一致している。
このようにこの実施例の桁上げ論理回路は従来のものと
同一の入出力論理関係を持っていることがわかる。しか
もこの実施例の桁上げ論理回路は８個のＭＯＳトランジ
スタで構成することができ、前記第２図の従来回路に比
べて６個も素子数を削減することができる。このため、
全加算器を非常に多く用いるデイジタル乗算回路を集積
化する際に、この実施例の桁上げ論理回路を用いると、
桁上げ論理回路が占めるパターン面積は従来の約４割程
度に小型にでき、もって価格も安価にできる。
同一の入出力論理関係を持っていることがわかる。しか
もこの実施例の桁上げ論理回路は８個のＭＯＳトランジ
スタで構成することができ、前記第２図の従来回路に比
べて６個も素子数を削減することができる。このため、
全加算器を非常に多く用いるデイジタル乗算回路を集積
化する際に、この実施例の桁上げ論理回路を用いると、
桁上げ論理回路が占めるパターン面積は従来の約４割程
度に小型にでき、もって価格も安価にできる。
なお、この発明は上記の実施例に限定されるものではな
く、種々の変形が可能であることはいうまでもない。例
えば、上記実施例回路では、ＰチャネルのＭＯＳトラン
ジスタ41およびＮチャネルのＭＯＳトランジスタ43のゲ
ートには演算信号Ａを、ＰチャネルのＭＯＳトランジス
タ42およびＮチャネルのＭＯＳトランジスタ44のゲート
には被演算信号Ｂをそれぞれ供給する場合について説明
したが、これは例えば上記とは逆にＰチャネルのＭＯＳ
トランジスタ41およびＮチャネルのＭＯＳトランジスタ
43のゲートには被演算信号Ｂを、ＰチャネルのＭＯＳト
ランジスタ42およびＮチャネルのＭＯＳトランジスタ44
のゲートには演算信号Ａをそれぞれ供給するようにして
もよい。
く、種々の変形が可能であることはいうまでもない。例
えば、上記実施例回路では、ＰチャネルのＭＯＳトラン
ジスタ41およびＮチャネルのＭＯＳトランジスタ43のゲ
ートには演算信号Ａを、ＰチャネルのＭＯＳトランジス
タ42およびＮチャネルのＭＯＳトランジスタ44のゲート
には被演算信号Ｂをそれぞれ供給する場合について説明
したが、これは例えば上記とは逆にＰチャネルのＭＯＳ
トランジスタ41およびＮチャネルのＭＯＳトランジスタ
43のゲートには被演算信号Ｂを、ＰチャネルのＭＯＳト
ランジスタ42およびＮチャネルのＭＯＳトランジスタ44
のゲートには演算信号Ａをそれぞれ供給するようにして
もよい。
［発明の効果］ 以上説明したようにこの発明によれば、下位桁からの桁
上げ信号を第１のインバータに供給し、上記第１のイン
バータの出力信号を第２のインバータに供給し、さらに
第１の電源と上記第１のインバータの出力端子との間
に、ゲートに演算信号および被演算信号信号がそれぞれ
供給される第１チャネル型の２個のトランジスタを直列
に挿入し、かつ上記第１のインバータの出力端子と第２
の電源との間に、ゲートに演算信号および被演算信号信
号がそれぞれ供給される第２チャネル型の２個のトラン
ジスタを直列に挿入し、上記第２のインバータの出力端
子から上位桁に対する桁上げ信号を得るようにしたの
で、素子数が従来よりも少ない桁上げ論理回路を提供す
ることできる。
上げ信号を第１のインバータに供給し、上記第１のイン
バータの出力信号を第２のインバータに供給し、さらに
第１の電源と上記第１のインバータの出力端子との間
に、ゲートに演算信号および被演算信号信号がそれぞれ
供給される第１チャネル型の２個のトランジスタを直列
に挿入し、かつ上記第１のインバータの出力端子と第２
の電源との間に、ゲートに演算信号および被演算信号信
号がそれぞれ供給される第２チャネル型の２個のトラン
ジスタを直列に挿入し、上記第２のインバータの出力端
子から上位桁に対する桁上げ信号を得るようにしたの
で、素子数が従来よりも少ない桁上げ論理回路を提供す
ることできる。
第１図はこの発明に係る桁上げ論理回路の一実施例の構
成を示す回路図、第２図は従来の桁上げ論理回路が用い
られた全加算器の回路図、第３図は上記桁上げ論理回路
の論理図である。 20，30……ＣＭＯＳインバータ、41，42……Ｐチャネル
のＭＯＳトランジスタ、43，44……ＮチャネルのＭＯＳ
トランジスタ。
成を示す回路図、第２図は従来の桁上げ論理回路が用い
られた全加算器の回路図、第３図は上記桁上げ論理回路
の論理図である。 20，30……ＣＭＯＳインバータ、41，42……Ｐチャネル
のＭＯＳトランジスタ、43，44……ＮチャネルのＭＯＳ
トランジスタ。
Claims (1)
- 【請求項１】第１チャネル型の第１のトランジスタ及び
第２チャネル型の第２のトランジスタからなり、下位桁
からの桁上げ信号が供給される第１のインバータと、 上記第１のインバータの出力信号が供給され、上位桁に
対する桁上げ信号を出力する第２のインバータと、 第１の電源と上記第１のインバータの出力端子との間に
直列に挿入され、ゲートに演算信号および被演算信号が
それぞれ供給される第１チャネル型の第３および第４の
トランジスタと、 上記第１のインバータの出力端子と第２の電源との間に
直列に挿入され、ゲートに演算信号および被演算信号が
それぞれ供給される第２チャネル型の第５および第６の
トランジスタとを具備し、 上記第１のトランジスタの相互コンダクタンスが上記第
５および第６のトランジスタの直列相互コンダクタンス
よりも小さくなるように設定され、かつ、上記第２のト
ランジスタの相互コンダクタンスが上記第３および第４
のトランジスタの直列相互コンダクタンスよりも小さく
なるように設定されてなることを特徴とする桁上げ論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16514484A JPH0646379B2 (ja) | 1984-08-07 | 1984-08-07 | 桁上げ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16514484A JPH0646379B2 (ja) | 1984-08-07 | 1984-08-07 | 桁上げ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143340A JPS6143340A (ja) | 1986-03-01 |
| JPH0646379B2 true JPH0646379B2 (ja) | 1994-06-15 |
Family
ID=15806722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16514484A Expired - Lifetime JPH0646379B2 (ja) | 1984-08-07 | 1984-08-07 | 桁上げ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646379B2 (ja) |
-
1984
- 1984-08-07 JP JP16514484A patent/JPH0646379B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143340A (ja) | 1986-03-01 |
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