JPH0646388A

JPH0646388A - 走査線変換回路

Info

Publication number: JPH0646388A
Application number: JP4216336A
Authority: JP
Inventors: Hideki Aiba; 英樹相羽
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1992-07-22
Filing date: 1992-07-22
Publication date: 1994-02-18

Abstract

(57)【要約】【目的】高品位ＴＶ方式の信号を、従来のＴＶ方式の
信号に変換する走査線変換回路に関し、特に低コスト化
を図った回路を提供すること。【構成】時間伸張回路４４は、入力された原画像のう
ち走査線変換を受ける走査線のみを、書き込み制御回路
４２ａからの制御信号により選択して、２倍の時間伸張
を行う。時間伸張回路４４から出力される信号のレート
は、入力信号のレート32.4MHz に対し、その半分の16.2
MHz に変化している。よって、速度変換メモリ４７の書
き込みクロックレートは16.2MHz でよく、従来の半分の
レートで動作する低価格の速度変換メモリを使用でき
る。読み出し制御回路４３ａによる読み出しは、従来と
同様に、書き込まれた信号を、走査線数５２５本の信号
の水平走査時間の信号に変換するレートで行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、走査線数の多い高品位
テレビジョン方式の信号を、走査線数の少ないテレビジ
ョン方式の信号（例えば、ＮＴＳＣ信号）に変換する走
査線変換回路に関し、特に低コスト化を図った走査線変
換回路を提供することを目的としている。

【０００２】

【従来の技術】近年、ＭＵＳＥ方式による高品位テレビ
ジョン（以下、ＨＤＴＶ）放送が、わが国で本格化しつ
つある。ＭＵＳＥ方式は、日本放送協会が衛星放送１チ
ャンネルでＨＤＴＶ信号を伝送するために開発した帯域
圧縮方式である。このＨＤＴＶ放送は、高精細でワイド
な映像を提供すべく、走査線数は従来のＮＴＳＣ方式の
２倍以上の１１２５本、アスペクト比は横長の１６：９
に定められている。ＭＵＳＥ方式では、その信号形式が
ＮＴＳＣ方式とは大きく異なり、従来のＴＶ受像機では
ＭＵＳＥ方式による放送を受信することができない。そ
こで開発されたのが、ＭＵＳＥ信号をＮＴＳＣ信号に変
換する方式変換装置（ＭＵＳＥ−ＮＴＳＣコンバータ、
以下略して、ＭＮコンバータ）である。ＭＮコンバータ
を使用すれば、従来のＮＴＳＣ方式のＴＶ受像機で、本
来のＨＤＴＶの画質を得ることはできないものの、ＨＤ
ＴＶ番組をＮＴＳＣ方式程度の画質で鑑賞できる。従っ
て、、ＭＮコンバータは、ＨＤＴＶ放送を普及させる上
で重要な装置である。

【０００３】図５に従来のＭＮコンバータの基本ブロッ
ク図を示し、その動作について説明する。図５におい
て、ＭＵＳＥ信号は入力端子１に入力され、Ａ／Ｄ変換
器２によって１６．２ＭＨｚレートのディジタル信号に
変換される。このディジタル信号はＭＵＳＥデコード処
理部３に供給される。従来のＭＮコンバータにおいて
は、ＭＵＳＥ信号のデコード処理は本来のデコード処理
に比べて簡易的に処理されており、高級なタイプでもフ
レーム間内挿処理とフィールド間の折返し除去処理を行
っているだけである（例えば、伊藤他、「ＭＵＳＥ−Ｎ
ＴＳＣコンバータの開発」、１９９１年テレビジョン学
会年次大会、１４−９、ｐ２９５〜ｐ２９６）。簡易処
理のこのＭＵＳＥデコード処理部３の出力信号は３２．
４ＭＨｚレートである。

【０００４】３２．４ＭＨｚレートの信号は走査線変換
回路４ｃに入力され、走査線数１１２５本のＨＤＴＶ信
号から走査線数５２５本の信号に変換される。この走査
線変換回路４ｃは、速度変換メモリ４１と書き込み制御
回路４２、読み出し制御回路４３によって構成される。
速度変換メモリ４１は、変換前の１１２５本系と変換後
の５２５本系との信号レートの違い及び画像位置のずれ
分を吸収する、いわゆるバッファーとして機能するため
のものである。このため、速度変換メモリ４１は、デュ
アルポート形式になっており、書き込み側のアドレス制
御と読み出し側のアドレス制御が独立に行えるようにな
っている。一般的には、速度変換メモリ４１として、画
像用として広く普及しているデュアルポート形式の画像
用フィールドメモリが使用される。

【０００５】速度変換メモリ４１の入出力間で首尾よく
変換が行われるために、書き込み制御回路４２と読み出
し制御回路４３によってアドレス制御が行われている。
書き込み制御回路４２によって、ＭＵＳＥデコード処理
部３から供給される信号のうち、変換を受けるラインの
データのみを選択して速度変換メモリ４１へ書き込むよ
うに、書き込み側のアドレス制御が行われる。その書き
込まれたデータの読み出しアドレス制御は、読み出し制
御回路４３によって、走査線数５２５本のレートに変換
（書き込まれた信号を、走査線数５２５本の信号の水平
走査時間の信号に変換）されるように行われる。

【０００６】この走査線変換回路４ｃは、種々の要求に
応じて設計されるが、以下に代表的な２つの変換モード
（ズームモードとワイドモード）で設計された例に基づ
いて走査線変換回路４ｃの具体的な動作を説明する。（イ）ズームモード走査線数１１２５本の原画像（ＭＵＳＥデコード処理回
路３より供給される信号）のうち、走査線数を１０５０
本(525×2 本) に限定し、連続する２本の走査線から１
本に間引く変換モードである。原画像が図６（ａ）の枠
Ａであるのに対し変換後の画像は枠Ｂの如くとなる。
（原画像の両サイド部分は変換時にカットされる。）

【０００７】図７に、書き込み制御の際のタイムチャー
トを示す。図７中のＤｉｎが速度変換メモリ４１に供給
される原信号であり、ＷＥa がこの変換モードにおける
書き込み制御信号である。この図において、書き込み制
御信号ＷＥa が”ハイ”レベルのとき、書き込みクロッ
ク周期毎に、メモリ４１への書き込み動作が随時行われ
る。即ち、このＷＥa によって、原画像のうち、走査線
２本毎に１本の割合で、しかもカットされる両サイドを
除いた部分（この部分の１走査期間中の画素数をｎとす
る）のみ書き込み動作が行われる。なお、書き込みクロ
ックレートは３２．４ＭＨｚである。書き込まれた画像
は、走査線数５２５本の信号レートになるように、あら
かじめ設定されたクロックレートで読み出される。この
ときの読み出しクロックレートは、走査線数５２５本の
水平走査周波数が１５．７５ｋＨｚであるので、１５．７５×ｎ（ｋＨｚ）となる。

【０００８】（ロ）ワイドモード走査線数１１２５本の原画像（ＭＵＳＥデコード処理回
路３より供給される信号）のうち、連続する３本の走査
線から１本に間引く変換モードである。原画像が図６
（ｂ）の枠Ａてあるのに対し、変換後の画像は枠Ｃとな
る。変換時にできる上下の余白部分には、グレーレベル
の信号等を挿入しておく。この変換モードにおける書き
込み制御信号は、図７中のＷＥb である。即ち、この変
換モードでは、原画像のうち、走査線３本毎に１本の割
合で書き込み動作が行われる。書き込まれた画像は、走
査線数５２５本の信号レートになるように、あらかじめ
設定されたクロックレートで読み出される。このときの
読み出しクロックレートは、１走査線期間中の画素数を
ｍとすると、１５．７５×ｍ（ｋＨｚ）となる。

【０００９】上記（イ）、（ロ）いずれの方法も、走査
線が間引かれたことによる画像の抜けが生じてしまうこ
とから、走査線変換回路４ｃの前段に垂直方向のＬＰＦ
（走査線変換垂直フィルタ）を具備している場合が多い
が、このブロックの有無は本発明に直接関係なく、以下
の説明には特に差し支えないので、ここでは垂直方向Ｌ
ＰＦの記述は省略する。走査線変換回路４ｃによって、
（イ）、（ロ）いずれかの方式で変換された信号は、Ｄ
／Ａコンバータ５によってアナログ信号となり、ＮＴＳ
Ｃエンコーダ６によってＮＴＳＣ信号に変調されて出力
される。

【００１０】

【発明が解決しようとする課題】上述したように、走査
線変換回路４ｃにおける速度変換メモリ４１への書き込
みクロックレートは３２．４ＭＨｚである。従って、こ
の速度変換メモリ４１には、３２．４ＭＨｚで動作する
比較的高速なものを使用しなければならず、高コストに
なる。特に、ＭＮコンバータの本来の目的が、従来のテ
レビジョン装置とＨＤＴＶ放送との両立性を保つための
変換アダプタであるので、コストの低減さらには回路規
模の縮小がＭＮコンバータ普及への必須条件である。

【００１１】この発明が解決しようとする課題は、速度
変換メモリへの負担を軽減し低コスト化、小型化が図れ
る走査線変換回路とするには、どのような手段を講じれ
ばよいかという点にある。

【００１２】

【課題を解決するための手段】そこで、上記課題を解決
するために本発明は、入力される第１のテレビジョン信
号の連続するｎ（ｎは２以上の整数）ラインの信号から
１ラインの信号に走査線を間引くことによって第２のテ
レビジョン信号に変換する走査線変換回路において、前
記第１のテレビジョン信号のうち変換を受ける前記間引
かれた１ラインの信号を、ｍ（ｍは２以上の整数）倍に
時間伸張する時間伸張回路と、前記時間伸張回路によっ
てｍ倍に時間伸張された信号を、第２のテレビジョン信
号の水平走査時間の信号に変換する速度変換メモリとを
設けたことを特徴とする走査線変換回路を提供するもの
である。

【００１３】

【実施例】図１に第１実施例（走査線変換回路４ａ）を
含むＭＮコンバータのブロック構成図を示す。従来例と
同一部分には同一の符号を付し、その部分の説明は省略
する。従来のＭＮコンバータとの大きな相違点は、ＭＵ
ＳＥデコード処理部３と速度変換メモリ４７との間に時
間伸張回路４４が挿入されている点である。以下に、本
実施例のポイントである時間伸張回路４４の動作を中心
に説明する。

【００１４】前述したズーム、ワイドいずれの変換モー
ドも変換を受ける信号、即ち速度変換メモリに書き込ま
れる信号は、原画像の走査線の２本または３本に対して
１本の信号であり、従来書き込み動作を行っていない期
間は無駄になっていた。この無駄な期間を時間伸張回路
４４により有効利用し、速度変換メモリへの負担を軽減
しようとするのが第１実施例の主たる狙いである。時間
伸張回路４４は、入力された原画像のうち走査線変換を
受ける走査線のみを、書き込み制御回路４２ａからの制
御信号により選択して、２倍の時間伸張を行う。

【００１５】図３に時間伸張回路４４の信号の入出力タ
イミングを示す。図３において、Ｄｉｎは時間伸張回路
４４に供給される原信号であり、Ｄｏｕｔa は２本から
１本に走査線を間引くズームモード時の、時間伸張回路
４４から出力される時間伸張後の出力である。また、Ｄ
ｏｕｔb は３本から１本に走査線を間引くワイドモード
時の、時間伸張回路４４から出力される時間伸張後の出
力である。

【００１６】図に示されるように、ズームモードでは、
入力された原信号のうち走査線１本おきに信号が２倍に
時間伸張されて出力され、ワイドモードでは、入力され
た原信号のうち走査線３本中１本が２倍に時間伸張され
て出力される。時間伸張回路４４から出力される信号の
レートは、ズーム、ワイドいずれの変換モードの場合に
おいても、入力信号のレート３２．４ＭＨｚに対し、そ
の半分の１６．２ＭＨｚに変化している。従って、この
時間伸張された信号を用いれば、速度変換メモリ４７の
書き込みクロックレートは１６．２ＭＨｚとなり、従来
の半分のレートで動作する速度変換メモリを使用でき
る。従って、本実施例は低価格の速度変換メモリを使用
できる。この速度変換メモリによるコスト削減幅は、時
間伸張回路を新たに設けることによるコスト上昇分より
も十分に大きいので、この実施例は低コスト化が図れ
る。

【００１７】書き込み制御回路４２ａによる書き込み制
御信号ＷＥa （ズームモードの場合），ＷＥb （ワイド
モードの場合）を図３に合わせて示す。書き込み制御信
号がハイレベルの期間に、クロックレート１６．２ＭＨ
ｚでメモリ４７への書き込みが行われる。なお、ズーム
モード時の原画像両サイドのカットは、従来と同様に書
き込み制御信号ＷＥa によってメモリ４７で行ってもよ
いし、時間伸張回路４４やその前段部分で行ってもよ
い。読み出し制御回路４３ａによる読み出しは、従来と
同様のクロックレート、即ち、書き込まれた信号を、走
査線数５２５本の信号の水平走査時間の信号に変換する
レートで行われる。

【００１８】次に、速度変換メモリの負担を軽減するも
う一つの実施例（走査線変換回路４ｂ）を図２に示す。
この第２実施例の第１実施例との相違点は、速度変換メ
モリ４８の前段にマルチプレクサ４５が、また、後段に
はデマルチプレクサ４６が挿入されている点である。

【００１９】将来、メモリの高速化が進みクロックレー
ト３２．４ＭＨｚ程度のメモリの価格が下がったときに
は、この第２実施例がより効果的である。第２実施例の
方法は、時間伸張回路４４によって１度は半分のレート
に下げられた信号を、例えば上位ビットと下位ビットと
のマルチプレックスを施して、再び元のレートに引き上
げるものである。この場合には、メモリ４８の書き込み
クロックレートは従来と等しい３２．４ＭＨｚである
が、信号のビット数を半分（1/2 倍）にすることができ
る。このマルチプレクサ前後の信号関係を図４に示す。
速度変換メモリ４８から出力される信号のビット数は、
当然のことながら書き込まれた信号のビット数に等し
く、デマルチプレクサ４６によってデマルチプレックス
を施して元の信号のビット数に復元される。

【００２０】信号のビット数を少なくすることは、単に
部品数を少なくするだけでなく、これらの回路をＩＣ化
した際のピン数削減に大きく貢献し、回路の小型化、低
コスト化つながる。走査線変換回路をＩＣ化する場合に
は、速度変換メモリを外付けとし、速度変換メモリ以外
を１つのＩＣとするので、速度変換メモリの入出力信号
のビット数が減ることによって、速度変換メモリを接続
するＩＣのピン数を大幅に削減できる。

【００２１】以上の実施例の説明においては、時間伸張
回路４４での時間伸張を２倍としたが、ワイドモード
（３本から１本に間引く変換）だけの用途では、３倍に
時間伸張することも可能であり、この３倍伸張ももちろ
ん本発明に含まれる。また、５本から２本に間引く方式
等の複雑な変換モードも、ズーム、ワイドいずれかの変
換を交互に切り換えることによって実現され、この場合
の時間伸張は、時間伸張可能な最低限の整数倍、即ち２
倍とする。なお、本発明では走査線変換の際に１１２５
系から５２５系へのデータの受渡しの方法を工夫してい
るだけであるので、変換後の画像の品質は、従来例と全
く変わらないことは言うまでもない。

【００２２】

【発明の効果】以上の通り、本発明になる走査線変換回
路は、変換画像の品質を損ねることなく、ＭＮコンバー
タの核たるパーツの一つである速度変換メモリのクロッ
クレートを低くする、あるいは速度変換メモリに書き込
まれる信号のデータビット数を少なくすることができる
ので、低コスト化が図れるという大きなメリットがあ
る。また、データビット数を少なくした走査線変換回路
は、回路全体の小型化が図れ、特にＩＣ化した場合にこ
のメリットは大きい。

【図面の簡単な説明】

【図１】第１実施例を含むＭＮコンバータのブロック構
成図である。

【図２】第２実施例を含むＭＮコンバータのブロック構
成図である。

【図３】時間伸張回路前後の信号関係を示すタイミング
図である。

【図４】マルチプレックス前後の信号関係を示すタイミ
ング図である。

【図５】従来の走査線変換回路を含むＭＮコンバータの
ブロック構成図である。

【図６】変換前後の画像表示の様子を説明するための概
念図である。

【図７】速度変換メモリの書き込み動作を示すタイミン
グ図である。

【符号の説明】

４ａ，４ｂ走査線変換回路４２ａ，４２ｂ書き込み制御回路４３ａ，４３ｂ読み出し制御回路４４時間伸張回路４５マルチプレクサ４６デマルチプレクサ４７，４８速度変換メモリ

Claims

【特許請求の範囲】

【請求項１】入力される第１のテレビジョン信号の連続
するｎ（ｎは２以上の整数）ラインの信号から１ライン
の信号に走査線を間引くことによって第２のテレビジョ
ン信号に変換する走査線変換回路において、前記第１のテレビジョン信号のうち変換を受ける前記間
引かれた１ラインの信号を、ｍ（ｍは２以上の整数）倍
に時間伸張する時間伸張回路と、前記時間伸張回路によってｍ倍に時間伸張された信号
を、第２のテレビジョン信号の水平走査時間の信号に変
換する速度変換メモリとを設けたことを特徴とする走査
線変換回路。
【請求項２】請求項１記載の走査線変換回路において、前記速度変換メモリの前段に、前記時間伸張回路から供
給される信号のビット数を１／２倍に変換して前記速度
変換メモリに出力するマルチプレクサを設け、前記速度変換メモリの後段に、前記速度変換メモリから
出力された信号を、前記マルチプレクサに供給される信
号のビット数の信号に復元するデマルチプレクサを設け
たことを特徴とする走査線変換回路。