JPH064690A - リニアアレイ型の並列ｄｓｐプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 演算処理を高速にすると共に、ハードウェア
は共通部分を節約する。 【構成】 従来の構成のプロセッサの入力ＳＡＭ部、デ
ータメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、
出力ＳＡＭ部の並びを、入力ＳＡＭ部と出力ＳＡＭ部を
兼ねた入出力ＳＡＭ部１と、データメモリＡ部とデータ
メモリＢ部を兼ねたデータメモリ部２と、ＡＬＵアレイ
部３の３つの部分の構成に変え、そしてＡＬＵアレイ部
を下端として並べたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビなどの映像信号
をソフトウェアプログラムでディジタル信号処理するた
めの、ＳＩＭＤ制御のプログラマブルなリニアアレイ型
プロセッサの構成に関するもので、特にその処理の冗長
性を省き、フレキシビリティを向上させるための技術に
関するものである。

【０００２】

【従来の技術】従来技術として、テレビなどの映像信号
のディジタル信号処理をプログラマブルに実現するプロ
セッサの構成として、ＳＩＭＤ制御のリニアアレイ型プ
ロセッサがある（例えば、JIM CHILDERS,et al "SVP:SE
RIAL VIDEO PROCESSSOR" IEEE1990 CUSTOM INTEGRATED
CIRCUITS CONFERENCE 17.3 ）。

【０００３】このプロセッサは、図６のように１ビット
ＡＬＵによる演算アレイをＶＲＡＭに組み込んだ形にな
っている。以下この図６から説明する。

【０００４】このプロセッサは、大きくは、入力ＳＡＭ
（シリアルアクセスメモリ）部、データメモリＡ部、Ａ
ＬＵアレイ部、データメモリＢ部、出力ＳＡＭ部、プロ
グラム制御部などに分けられる。

【０００５】プログラム制御部にはプログラムメモリと
そのシーケンス制御回路がある。また入力ＳＡＭ部、デ
ータメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、
出力ＳＡＭ部は、全体でリニアアレイ（直線配列）型の
多数並列化したプロセッサエレメント群を構成してお
り、プログラム制御部内にある、共通の一つのプログラ
ム制御部により連動してＳＩＭＤ制御される。

【０００６】なお入力ＳＡＭ部、データメモリＡ部、デ
ータメモリＢ部、出力ＳＡＭ部は、基本的にメモリであ
り、それらのメモリのためのＲＯＷアドレスデコード
は、詳細に説明しないが、図６においては、このプログ
ラム制御部に含まれているものとして以下説明する。

【０００７】多数並列化されたプロセッサエレメントの
単一エレメントは、図６で斜線で示したような縦の細長
い範囲であり、これが図で横方向に直線配列で並んでい
る。即ち、ひとつのプロセッサエレメントを構成するの
に必要な、ごく一般的な図７のようなプロセッサの構成
を、図６の斜線で示した縦の細長いプロセッサエレメン
トがそれぞれ実現している。

【０００８】入力バッファメモリ（ＩＱ）に相当するの
が入力ＳＡＭ部である。出力バッファメモリ（ＯＱ）に
相当するのが出力ＳＡＭ部である。第１のデータメモリ
（ＲＦＢ）に相当するのがデータメモリＢ部である。第
２のデータメモリ（ＲＦＡ）に相当するのがデータメモ
リＡ部である。第１のデータメモリと第２のデータメモ
リのデータを、必要に応じて選んで演算するためのセレ
クタ（ＳＥＬ）及びＡＬＵに相当するのが、ＡＬＵアレ
イ部である。

【０００９】このプロセッサエレメントの普通のプロセ
ッサとの違いは、普通のプロセッサではそのハードウェ
アはワードプロセッサであり、ワードを単位として処理
するが、このプロセッサの場合はそのハードウェアはビ
ットプロセッサであり、ビットを単位として処理する点
である。ビットプロセッサはハードウェアが小さく、普
通には実現できない程多数の並列数を実現できる。なお
プロセッサエレメントの直線配列の並列数は、映像信号
の一水平走査期間の画素数（Ｈ）に一致させる。

【００１０】更にこのプロセッサエレメントの構造は、
図８のように概略書くことができる。入力ＳＡＭ部の一
つのプロセッサエレメント分は、入力ポインタからの制
御を受ける縦に並んだ複数の入力ＳＡＭセルである。入
力ＳＡＭセルは図６の入力ビット数分（ＩＳＢ）縦に並
べて用意されるのだが、図８ではそれを省略して一つだ
け代表して表示している。

【００１１】データメモリＡ部の一つのプロセッサエレ
メント分は、図８におけるメモリＡセルを、図６のＭＡ
Ｂのビット数分用意されて縦に並んでいるのだが、図８
ではそれを省略して一つだけ代表して表示している。

【００１２】ＡＬＵアレイ部の一つのプロセッサエレメ
ント分は、図８におけるＡＬＵセルである。ここでＡＬ
Ｕセル中の本当のＡＬＵ部分は１ビットＡＬＵであり、
全加算器（フルアダー）程度のものである。またＡＬＵ
セル中のセレクタ（ＳＥＬ）は、１ビットＡＬＵの入力
選択のためのものであり、図中の複数のＸ印で示すバス
との交点のうちの一つのバスからのデータを選択する。
なおＦＦはフリップフロップ（１ビットレジスタ）であ
る。

【００１３】データメモリＢ部の一つのプロセッサエレ
メント分は、図８におけるメモリＢセルを、図６のＭＢ
Ｂのビット数分用意されて縦に並んでいるのだが、図８
ではそれを省略して一つだけ代表して表示している。な
おメモリＢセルとメモリＡセルは同じもので良い。

【００１４】出力ＳＡＭ部の一つのプロセッサエレメン
ト分は、出力ポインタからの制御を受ける縦に並んだ複
数の出力ＳＡＭセルからなる。出力ＳＡＭセルは図６の
出力ビット数分（ＯＳＢ）縦に並べて用意されるのだ
が、図８ではそれを省略して一つだけ代表して表示して
いる。なお出力ＳＡＭセルは、入力ＳＡＭセルと同様の
もので良い。

【００１５】入力ＳＡＭ読みだし信号（ＩＲ）、メモリ
アクセス信号（ＡＡ及びＡＢ）、出力ＳＡＭ書き込み信
号（ＯＷ）などは、メモリセルのワード線であり、アド
レスデコードがされているものとする。またリードモデ
ィファイライトのために、読み出しのための信号はサイ
クルの前半、書き込みのための信号はサイクルの後半の
タイミングで発生される。

【００１６】なお図８において、セルを縦に通過する接
続線即ちビット線とポインタ信号線は、縦に並ぶ回路要
素を同様に接続しながら通過するものとする。また横方
向の接続線のメモリのワード線および入力データバス
は、横に並ぶ回路要素を同様に接続しながら通過する。

【００１７】次にこのプロセッサの動作を、図６、図８
を使って説明する。入力信号は入力ＳＡＭ部に導かれ
る。入力ポインタは一つのプロセッサエレメントにだけ
論理“Ｈ”を立てた１ビット信号即ち入力ポインタ信号
（ＩＰ）を発生し、“Ｈ”で指定されたプロセッサエレ
メントの入力ＳＡＭセルに入力データ（ＩＮ）が書き込
まれる。入力データバス及び入力ＳＡＭセルはそれぞれ
ＩＳＢビットだけあるが、図８では１ビット分だけを示
している。

【００１８】入力データは、映像信号の一水平走査期間
ごとに、入力ポインタにより入力ＳＡＭ部の左端のプロ
セッサエレメントのＳＡＭから順に右方向のプロセッサ
エレメントのＳＡＭに記憶していくことが出来、並んだ
プロセッサエレメント数が映像信号の一水平走査期間の
画素数分（Ｈ）であるので、入力映像信号のデータレー
トに合わせたクロックで、一水平走査期間右方向へＳＡ
Ｍ書き込みを続け、一水平走査期間分の入力データを入
力ＳＡＭ部に蓄積できる。このような入力動作は、水平
走査期間毎に繰り返される。

【００１９】プログラム制御部は、入力ＳＡＭ部、デー
タメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、出
力ＳＡＭ部を以下のようにＳＩＭＤ制御して、処理を実
行する。このプログラム制御は、水平走査期間ごとに繰
り返される。即ち水平走査期間の時間をこのプロセッサ
の命令サイクル周期で割り算したステップ数だけのプロ
グラムが組める。

【００２０】一水平走査期間分の入力ＳＡＭ部に蓄積さ
れた入力データは、次の一水平走査期間において、必要
に応じてプログラム制御部の制御のもとに入力ＳＡＭ部
からデータメモリＢ部へ移され、演算処理に使われる。
この動作はプログラムで入力ＳＡＭ部の必要なビットの
記憶内容を入力ＳＡＭ読みだし信号（ＩＲ）によりアク
セスしては、転送先のデータメモリＢ部の所定のメモリ
セルへメモリアクセス信号（ＡＢ）を出して書き込んで
いくことにより実現する。

【００２１】ここで入力ＳＡＭ読みだし信号（ＩＲ）と
メモリアクセス信号（ＡＢ）はワード線であり、それぞ
れ複数あるが、これらはアドレスデコーダでデコードさ
れている。またこれらワード線はリードモディファイラ
イトのために、読み出しのための信号はサイクルの前
半、書き込みのための信号はサイクルの後半のタイミン
グで発生される。

【００２２】このデータ転送は縦方向のビット線を経由
して１サイクルに１ビットづつ行われる。なおこのデー
タ移動に際してＡＬＵで処理することは何もないが、Ａ
ＬＵセルを通るようになっており、その際ＡＬＵ出力制
御信号（ＢＢ）が所定のタイミングで発生される。

【００２３】入力ＳＡＭ部の各入力ＳＡＭセルからの読
みだし信号（ＩＲ）とデータメモリＡ部の各メモリセル
へメモリアクセス信号（ＡＡ）は同じアドレス空間にあ
り、メモリの同じＲＯＷデコーダでデコードされて、ワ
ード線として与えられるものである。

【００２４】データの演算処理にあたり、その準備とし
て必要に応じてデータメモリＡ部とデータメモリＢ部の
間で、所定のメモリセルへメモリアクセス信号（ＡＡ、
ＡＢ）を出して読み出し或いは書き込みを行い、データ
を移動できる。これも入力ＳＡＭ部からデータメモリＢ
部へのデータ転送の場合と同様にリードモディファイラ
イトで、縦方向のビット線を経由して１ビット１ビット
行われる。またこの時もデータ移動に際してＡＬＵで処
理することは何もないが、ＡＬＵセルを通るようになっ
ており、その際ＡＬＵ出力制御信号（ＢＡ或いはＢＢ）
が所定のタイミングで発生される。

【００２５】よって、データメモリＡ部とデータメモリ
Ｂ部には、過去に上述のようにして書き込まれた入力デ
ータや演算途中のデータが記憶されている。それらのデ
ータ或いはＡＬＵセル中の１ビットレジスタ（ＦＦ）に
記憶したデータを用いて、必要なＡＬＵでのビット演算
処理ができる。

【００２６】例えばデータメモリＡ部のあるビットのメ
モリＡセルのデータとデータメモリＢ部のあるビットの
メモリＢセルのデータを加算してデータメモリＢ部の今
読み出したビットのメモリＢセルに加算結果を書き込む
場合は以下のようになる。データメモリＡ部の所定のビ
ットのメモリＡセルへ読み出し信号（ＡＡ）、またデー
タメモリＢ部の所定のビットのメモリＢセルへは読み出
し信号（ＡＢ）をサイクルの前半に出す。

【００２７】データメモリＡ部から読み出されたデータ
とデータメモリＢ部から読み出されたデータは、ＡＬＵ
アレイ部のＡＬＵで演算処理される。ＡＬＵからの出力
は、データメモリＢ部の同じビットのメモリＢセルへ書
き込み信号（ＡＢ）をサイクルの後半に出してそこに書
き込む。その際にＡＬＵ出力制御信号（ＢＢ）が所定の
タイミングで与えられる。

【００２８】このＡＬＵセルでの演算動作は、ＡＬＵ制
御信号（ＡＬＵ−ＣＯＮＴ）によりプログラムから指定
される。ＡＬＵセルで演算した結果は、再びデータメモ
リＡ部或いはデータメモリＢ部に書き込むか、或いは必
要に応じてＡＬＵセル中の１ビットレジスタに記憶する
こともできる。

【００２９】このようにしてＡＬＵセルの上下に存在す
るデータメモリＡ部とデータメモリＢ部から、プログラ
ムに応じてデータを読み出しては、ＡＬＵアレイ部で必
要な算術演算或いは論理演算を施し、再びデータメモリ
Ａ部或いはデータメモリＢ部の所定のアドレスに書き込
むことが出来る。この演算処理は全てビット処理であ
り、サイクル当たり１ビットづつ処理を進める。

【００３０】一水平走査期間分の演算処理が終わると、
その水平走査期間のうちに、プログラムの最後の部分で
その水平走査期間分の出力データを出力ＳＡＭ部に移す
必要がある。今出力すべきデータがデータメモリＡ部に
あるとする時、所定のメモリセルへメモリアクセス信号
（ＡＡ）をサイクルの前半に出して読みだしを行い、ま
た出力ＳＡＭ部の所定のビットの出力ＳＡＭセルにデー
タ転送されるように、その出力ＳＡＭセルにサイクルの
後半に書き込み信号（ＯＷ）が発生される。

【００３１】データは縦方向のビット線を経由して１ビ
ット１ビットデータ転送される。またこの時もデータ移
動に際してＡＬＵで処理することは何もないが、ＡＬＵ
セルを通るようになっており、その際ＡＬＵ出力制御信
号（ＢＢ）が所定のタイミングで発生される。

【００３２】出力ＳＡＭ部の各出力ＳＡＭセルへの書き
込み信号（ＯＷ）とデータメモリＢ部の各メモリセルへ
メモリアクセス信号（ＡＢ）は同じアドレス空間にあ
り、メモリの同じＲＯＷデコーダでデコードされて、ワ
ード線として与えられるものである。

【００３３】以上のように、一水平走査期間の時間のう
ちに、入力ＳＡＭ部に蓄積された入力データの読み出
し、必要な演算処理、必要なデータ移動、そして出力Ｓ
ＡＭ部への出力データの書き込みまでが、ビットを単位
とするＳＩＭＤ制御プログラムで制御される。このプロ
グラム処理は水平走査期間を単位として繰り返される。

【００３４】このプログラム処理が終わって出力ＳＡＭ
部に移された出力データは、更に次の水平走査期間に、
以下のように出力ＳＡＭ部から出力される。出力信号は
出力ＳＡＭ部から出力データバスへ導かれ、このプロセ
ッサの外へ出力される。

【００３５】出力ポインタは、一つのプロセッサエレメ
ントについてだけ論理“Ｈ”を１つ立てた１ビット信号
即ち出力ポインタ信号（ＯＰ）を発生し、その論理
“Ｈ”で指定されたプロセッサエレメントの出力ＳＡＭ
セルから出力データが出力データバスに読み出され、出
力データ（ＯＵＴ）となる。出力データバス及び出力Ｓ
ＡＭセルは、それぞれＯＳＢビットだけあるが、図８で
は１ビット分だけを示している。

【００３６】出力データは映像信号の一水平走査期間ご
とに、出力ポインタにより、出力ＳＡＭ部の左端のプロ
セッサエレメントのＳＡＭから順に右方向のプロセッサ
エレメントのＳＡＭへ場所を移しながら読み出していく
ことが出来、並んだプロセッサエレメント数が映像信号
の一水平走査期間の画素数分（Ｈ）であるので、出力映
像信号のデータレートに合わせたクロックで、一水平走
査期間分の出力データを出力ＳＡＭ部から出力できる。
このような出力動作は水平走査期間毎に繰り返される。

【００３７】１．入力データの入力ＳＡＭ部への書き込
みによる入力動作。 ２．プログラム制御部のＳＩＭＤ制御による、入力ＳＡ
Ｍ部からの入力データ移動、データメモリＡ部、ＡＬＵ
アレイ部、データメモリＢ部による演算処理の実行、デ
ータ転送、そして出力ＳＡＭ部への出力データ移動。 ３．出力データの出力ＳＡＭ部からの読み出しによる出
力動作。 の３つの動作は、映像信号の一水平走査期間を単位とす
るパイプライン動作になっており、ひとつの水平走査期
間の入力データに注目すれば、それぞれの動作は一水平
走査期間の時間づつずれた形で実行されるが、３つの動
作は連続して同時に並行して進行できる。

【００３８】図８の各セルの構造は、理解を容易にする
ために非常に一般的なものだとして示している。

【００３９】

【発明が解決しようとする課題】従来例の構成では、こ
のプロセッサは入力ＳＡＭ部、データメモリＡ部、ＡＬ
Ｕアレイ部、データメモリＢ部、出力ＳＡＭ部からな
り、このアーキテクチャのプロセッサの処理性能は、例
えば図６の縦方向の長さを長く、即ち、入力ＳＡＭ部、
データメモリＡ部、データメモリＢ部、出力ＳＡＭ部の
メモリサイズを大きくしても、それぞれのデータメモリ
のアドレス空間が広がるだけで、ワーキングメモリが増
えるだけである。

【００４０】また図６の横方向の長さを長く、即ちプロ
セッサエレメントの並列数を増やしても、このプロセッ
サエレメントの並列数は適用する映像信号の一水平走査
期間の画素数に対応させて使うので意味がない。

【００４１】このアーキテクチャのプロセッサの処理性
能を向上させるには、命令サイクルを高速化するか、Ａ
ＬＵを並列化するか、或いはプロセッサ全体の並列化に
よるしかない。

【００４２】命令サイクルの高速化については、入力Ｓ
ＡＭ部の入力ＳＡＭセル、データメモリＡ部のメモリＡ
セル、データメモリＢ部のメモリＢセル、出力ＳＡＭ部
の出力ＳＡＭセルの各メモリセルがＤＲＡＭ構造で作ら
れているとアクセスタイムが遅く、それが高速化のネッ
クになる。しかしＤＲＡＭでないと、メモリ面積が大き
くなる。

【００４３】図６の従来例において、ＡＬＵを並列化す
るなどにより単純にＡＬＵアレイ部のＡＬＵセルの演算
性能を上げようとしても、このプロセッサのプロセッサ
エレメントは、メモリセルの横幅分程度の非常に幅狭い
形でできているので、横幅が大きくなってしまったり、
縦の長さが長くなり過ぎたりして、一つのプロセッサエ
レメントの面積のバランスが崩れたり、スペースの無駄
が生じやすい。

【００４４】またプロセッサ全体の並列化は、Ｎ台並列
化して処理性能がＮ倍になるとき、ハードウェアもＮ倍
になってしまう。本件は、このプロセッサにおける処理
性能向上のために、ＡＬＵセル内でのＡＬＵ並列化では
なく、プロセッサ内にＡＬＵセルを並列化する。

【００４５】

【課題を解決するための手段】本発明による第１の手段
は、リニアアレイ型の並列ＤＳＰプロセッサにおいて、
少なくともＳＡＭ（シリアルアクセスメモリ）部１、デ
ータメモリ部２、ＡＬＵアレイ部３よりなり、それらの
配置をＳＡＭ部、データメモリ部、ＡＬＵアレイ部の順
に並べて配置することを特徴とするリニアアレイ型の並
列ＤＳＰプロセッサである。

【００４６】本発明による第２の手段は、第１の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記データメモリ部が２ポートメモリであることを特徴
とするリニアアレイ型の並列ＤＳＰプロセッサである。

【００４７】本発明による第３の手段は、第２の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記ＳＡＭ部は入出力共用の構成となっていることを特
徴とするリニアアレイ型の並列ＤＳＰプロセッサであ
る。

【００４８】本発明による第４の手段は、第１の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記データメモリ部のメモリセルは読み出しと書き込み
を専用の命令サイクルで実行することを特徴とするリニ
アアレイ型の並列ＤＳＰプロセッサである。

【００４９】本発明による第５の手段は、第４の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記データメモリ部がマルチポートメモリセルからな
り、その読み出しと書き込みのビット線が別々で、デー
タメモリ部とＡＬＵアレイ部の間のデータのやりとりの
読み出しと書き込みが別の命令サイクルで実行されるこ
とを特徴とするリニアアレイ型の並列ＤＳＰプロセッサ
である。

【００５０】本発明による第６の手段は、第５の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記データメモリ部の読み出し線をＡＬＵ部の入力に、
書き込み線をＡＬＵ部の出力に接続し、データメモリ部
とＡＬＵアレイ部の間のデータのやりとりの読み出しと
書き込みが別の命令サイクルで実行されることを特徴と
するリニアアレイ型の並列ＤＳＰプロセッサである。

【００５１】本発明による第７の手段は、第１の手段、
または第２の手段、または第３の手段、または第４の手
段、または第５の手段、または第６の手段記載のリニア
アレイ型の並列ＤＳＰプロセッサにおいて、上記プロセ
ッサは、全てのプロセッサが１つのプログラムにより連
動して動作をするＳＩＭＤ制御であることを特徴とする
リニアアレイ型の並列ＤＳＰプロセッサである。

【００５２】本発明による第８の手段は、第７の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記プロセッサは、映像信号の水平解像度に相当する個
数のプロセッサよりなり、全てのプロセッサが、１期間
において、１水平走査線の情報を処理することを特徴と
するリニアアレイ型の並列ＤＳＰプロセッサである。

【００５３】本発明による第９の手段は、第８の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記ＡＬＵ部は、２データが同時書込みが可能であるＡ
ＬＵセルよりなることを特徴とするリニアアレイ型の並
列ＤＳＰプロセッサである。

【００５４】本発明による第１０の手段は、第８の手段
記載のリニアアレイ型の並列ＤＳＰプロセッサにおい
て、上記ＡＬＵ部は、２データが同時出力可能であるＡ
ＬＵセルよりなることを特徴とするリニアアレイ型の並
列ＤＳＰプロセッサである。

【００５５】

【作用】これによれば、演算処理は従来より高速にでき
ると共に、ハードウェアは各プロセッサの入出力ＳＡＭ
部、データメモリ部、そのほかプログラム制御部でプロ
グラムメモリや制御線やデコード回路などの共通部分が
節約できる。

【００５６】

【実施例】図１が実施例の構成で、図６に対応するもの
である。簡単に言うとこれは、図６の構成のプロセッサ
の入力ＳＡＭ部、データメモリＡ部、ＡＬＵアレイ部、
データメモリＢ部、出力ＳＡＭ部の並びを、入力ＳＡＭ
部と出力ＳＡＭ部を兼ねた入出力ＳＡＭ部１と、データ
メモリＡ部とデータメモリＢ部を兼ねたデータメモリ部
２と、ＡＬＵアレイ部３の３つの部分の構成に変え、そ
してＡＬＵアレイ部を下端として並べたものである。

【００５７】この図１の上で特別説明を加えることは少
ない。入出力ＳＡＭ部の外部とのデータ入出力は、入出
力双方向端子として、左方或いは右方に置いても良い
し、或いはまた、従来と近い形で、入出力を左右別々に
分けても良い。各部分のビットサイズ、即ち縦の長さ
は、それぞれ図１のようにＳＢ、ＭＢである。

【００５８】本実施例の多数並列化されたプロセッサエ
レメントの単一エレメントを、従来例における図７に対
応する一般的なプロセッサの構成の形で書くと、図２の
ようなものであると言える。即ち入出力バッファメモリ
（ＩＯＱ）に相当するのが入出力ＳＡＭ部である。マル
チポートデータメモリ（ＭＰＲＦ）に相当するのがデー
タメモリ部である。

【００５９】マルチポートデータメモリの第１のポート
と第２のポートからのデータを、必要に応じて選んで演
算するためのセレクタ（ＳＥＬ）及びＡＬＵに相当する
のが、ＡＬＵアレイ部である（この場合メモリがマルチ
ポートで、メモリに区別はないので、セレクタはなくて
も良い）。なおマルチポートデータメモリとは、同時に
アクセスできるポートが複数あるメモリのことである。
よって、基本的に新規なのは入出力ＳＡＭ部とマルチポ
ートデータメモリ部である。

【００６０】図７と図２を比べた時には、これは図７の
入力バッファメモリと出力バッファメモリが１つのバッ
ファメモリになり、２つのデータメモリが１つのマルチ
ポートメモリになっており、これにより、従来できなか
った入力バッファメモリと出力バッファメモリの間のバ
ッファ量の融通が可能となり、また２つのデータメモリ
の間のメモリ量の融通が可能となっている。また演算処
理やデータ入出力などに際し、どっちのデータメモリに
データがあるかというような心配がいらなくなってい
る。

【００６１】図６に対する図８のモデルに対応した、実
施例における図１に対するモデルを図３に示す。図８と
同じ部分は説明を省略し、異なる部分のみ説明する。こ
こでは主に従来の図８と異なる入出力ＳＡＭセルと２ポ
ートメモリセルについて説明する。

【００６２】入出力ＳＡＭ部の一つのプロセッサエレメ
ント分は、入力ポインタと出力ポインタから制御される
縦に並んだ複数の入出力ＳＡＭセルからなる。入出力Ｓ
ＡＭセルは図２の入出力ビット数分（ＳＢ）縦に並べて
用意されるのだが、図３ではそれを省略して一つだけ代
表して表示している。なお入力ポインタと出力ポインタ
は従来のものと同じである。また入出力ＳＡＭセルは、
入力ＳＡＭセルと出力ＳＡＭセルを合わた形になってい
る。

【００６３】入出力データバスはこの図では別々である
が、入出力ＳＡＭセルごと、即ちビットごとに見たとき
は、どちらか片方の目的にしか使わないことが多いか
ら、この入出力データバスは共用でもよい。入出力デー
タバスを別々とするときでも、外部との入出力端子は共
用してもよい。同様な理由でポインタも入出力共用可能
である。共用する場合の入出力ポインタ（ｂ）と入出力
ＳＡＭセル（ｂ）を図４に示す。

【００６４】データメモリ部の一つのプロセッサエレメ
ント分は、図３における２ポートメモリセルを、図２の
ＭＢのビット数分用意して縦に並べているのだが、図３
ではそれを省略して一つだけ代表して表示している。こ
の２ポートメモリセルは、従来のメモリセル２つ分で、
しかし記憶素子であるコンデンサを共用している。記憶
素子は共用しているから、メモリ容量は同じでもビット
線が２本あってアクセスポートが２つになっているか
ら、同時に２つのデータ転送が可能である。ＡＬＵアレ
イ部は従来と同じである。ただしこの図では、２本のビ
ット線の片方だけに出力できるようになっている（両方
に出してもよい）。

【００６５】入出力ＳＡＭ読みだし信号（ＩＲ）、入出
力ＳＡＭ書き込み信号（ＯＷ）、メモリアクセス信号
（ＡＡ及びＡＢ）などは、メモリセルのワード線であ
り、アドレスデコードがされているものとする。ここで
これらのアドレスデコードは、同じメモリ空間に対し
て、２本のビット線それぞれで別のＲＯＷデコードがさ
れている。

【００６６】即ち入出力ＳＡＭ読みだし信号（ＩＲ）と
メモリアクセス信号（ＡＡ）、および入出力ＳＡＭ書き
込み信号（ＯＷ）とメモリアクセス信号（ＡＢ）は、そ
れぞれ別のグループとしてＲＯＷデコードがされる。よ
ってこれらが構成する２ポートメモリは同時に独立な２
つのアクセスが可能である。これでＡＬＵに必要な２つ
の演算入力データの同時独立アクセスができる。またリ
ードモディファイライトのために、読み出しのための信
号はサイクルの前半、書き込みのための信号はサイクル
の後半のタイミングで発生される。

【００６７】また図３において、セルを縦に通過する接
続線、即ちビット線とポインタ信号線は縦に並ぶ回路要
素を同様に接続しながら通過するものとする。また横方
向の接続線のメモリのワード線および入出力データバス
は、横に並ぶ回路要素を同様に接続しながら通過する。
プログラム制御部は、やはり基本的には同じＳＩＭＤ制
御で構成要素も同じで、入出力ＳＡＭ部、データメモリ
部、ＡＬＵアレイ部を制御して処理を実行する。

【００６８】次に図１、図３の実施例のプロセッサの動
作を説明する。ここでも従来の図６、図８と同じ部分は
説明を省略し、異なる部分のみ説明する。

【００６９】入力信号は入出力ＳＡＭ部に導かれる。入
力ポインタは一つのプロセッサエレメントについてのみ
論理“Ｈ”を立てた１ビット信号即ち入力ポインタ信号
（ＩＰ）を発生し、その論理“Ｈ”で指定されたプロセ
ッサエレメントの入出力ＳＡＭセルに入力データが書き
込まれる。その際の映像信号の一水平走査期間ごとの単
位入力動作繰り返しは従来と同じである。

【００７０】一水平走査期間分の入出力ＳＡＭ部に蓄積
された入力データは、次の一水平走査期間において、必
要に応じてプログラム制御部の制御のもとに入出力ＳＡ
Ｍ部からデータメモリ部へ移され、演算処理に使われ
る。この動作はプログラムで入出力ＳＡＭ部の必要なビ
ットの記憶内容を入出力ＳＡＭ読みだし信号（ＩＲ）に
よりアクセスしては、転送先のデータメモリ部の所定の
メモリセルへメモリアクセス信号（ＡＢ）を出して書き
込んでいくことにより実現する。

【００７１】ここで入出力ＳＡＭ読みだし信号（ＩＲ）
とメモリアクセス信号（ＡＢ）はワード線であり、それ
ぞれ複数あるが、これはアドレスデコーダでデコードさ
れている。またこれらワード線はリードモディファイラ
イトのために、読み出しのための信号はサイクルの前
半、書き込みのための信号はサイクルの後半のタイミン
グで発生される。このデータ転送は縦方向のビット線を
経由して１ビット１ビット行われる。なおこのデータ移
動に際してＡＬＵで処理することは何もないが、ＡＬＵ
セルを通るようになっており、その際ＡＬＵ出力制御信
号（ＢＢ）が所定のタイミングで発生されている。

【００７２】すなわち、データは入出力ＳＡＭ部から２
本のビット線のうちの左側のビット線によりＡＬＵアレ
イ部に導かれ、ＡＬＵを通ってＡＬＵアレイ部から右側
のビット線を通ってデータメモリ部へ移される。データ
メモリ部においては、２つの所定のデータメモリセルへ
メモリアクセス信号ＡＡとＡＢを出して２つのデータを
何時でも読み出せるから、データの演算処理にあたって
従来のようにあらかじめデータを移動をしておく必要は
ない。

【００７３】データメモリ部には、過去に上述のように
して書き込まれた入力データや演算途中のデータが記憶
されている。それらのデータ或いはＡＬＵセル中の１ビ
ットレジスタ（ＦＦ）に記憶したデータを用いて、それ
ぞれのサイクルにおいて必要なＡＬＵでのビット演算処
理ができる。このＡＬＵセルでの演算動作は、ＡＬＵ制
御信号（ＡＬＵ−ＣＯＮＴ）によりプログラムから指定
される。ＡＬＵセルで演算した結果は、ＡＬＵセル中の
１ビットレジスタに記憶されるか、必要に応じて再びデ
ータメモリ部に書き込まれる。

【００７４】例えばデータメモリ部の２つのビットのメ
モリセルのデータを加算してデータメモリ部の今読み出
した片方のメモリセルに結果を書き込む場合は、以下の
ようになる。データメモリ部の片方の所定のビットのメ
モリセルへ読み出し信号（ＡＡ）、またデータメモリ部
の他方の所定のビットのメモリセルへ読み出し信号（Ａ
Ｂ）をサイクルの前半に出す。

【００７５】両データはＡＬＵアレイ部のＡＬＵで演算
処理され、ＡＬＵ出力は、データメモリ部の今読み出し
信号（ＡＢ）で読み出したメモリセルへ書き込み信号
（ＡＢ）をサイクルの後半に出してそこに書き込む。そ
の際にＡＬＵ出力制御信号（ＢＢ）が所定のタイミング
で与えられる。この演算処理は全てビット処理であり、
サイクルごと１ビット１ビット処理を進める。

【００７６】一水平走査期間分の演算処理が終わると、
その水平走査期間のうちに、プログラムの最後の部分で
その水平走査期間分の出力データを入出力ＳＡＭ部に移
す必要がある。出力すべきビットデータの記憶されたメ
モリセルへメモリアクセス信号（ＡＡ）をサイクルの前
半に出して読みだしを行い、また入出力ＳＡＭ部の所定
のビットの入出力ＳＡＭセルにデータ転送されるよう
に、その入出力ＳＡＭセルにサイクルの後半に書き込み
信号（ＯＷ）が発生される。

【００７７】このデータ転送は、入出力ＳＡＭ部からデ
ータメモリ部への転送と同様に、縦方向の２本のビット
線を経由して１ビット１ビットデータ転送される。また
この時もデータ移動に際してＡＬＵで処理することは何
もないが、ＡＬＵセルを通るようになっており、その際
ＡＬＵ出力制御信号（ＢＢ）が所定のタイミングで発生
される。

【００７８】以上のように、一水平走査期間の時間のう
ちに、入出力ＳＡＭ部に蓄積された入力データの読み出
し、必要な演算処理、必要なデータ移動、そして入出力
ＳＡＭ部への出力データの書き込みまでが、ビットを単
位とするＳＩＭＤ制御プログラムで制御される。このプ
ログラム処理は従来例同様水平走査期間を単位として繰
り返される。

【００７９】出力信号は入出力ＳＡＭ部から出力データ
バスへ導かれ、このプロセッサの外へ出力される。出力
ポインタは一つのプロセッサエレメントのみ論理“Ｈ”
を立てた１ビット信号即ち出力ポインタ信号（ＯＰ）を
発生し、その論理“Ｈ”で指定されたプロセッサエレメ
ントの入出力ＳＡＭセルから出力データが出力データバ
スに読み出され出力データとなる。

【００８０】なお入力データバスの入力データと出力デ
ータバスの出力データの衝突は、例えば入出力端子のと
ころの双方向バッファを目的ごとにその方向をプログラ
ムすることにより回避できる。入出力データバス及び入
出力ＳＡＭセルは、それぞれＳＢビットだけあるが、図
３では１ビット分だけを示している。出力データの水平
走査期間ごとの出力、その他各動作の水平走査期間を単
位とするパイプライン動作は従来例と同様である。

【００８１】このように図１、図３の構成によれば、従
来例と同様のことが可能である。

【００８２】２ポートメモリのアクセス競合が問題につ
いては、読み出しの競合は同じデータが読み出されるだ
けで不都合はない。書き込みの競合は、ＡＬＵからの出
力が同時に一つしかできない限り問題は生じない。ＡＬ
Ｕからの同時２出力を可能に構成する場合は、プログラ
ム決定時に書き込みアドレス競合がないようにサイクル
をずらすように修正してコンパイル（アセンブル）され
るようにすれば、これを回避できる。同時に２つのメモ
リセルに書き込みが可能なように構成されている場合で
も、その書き込みアドレスがいつも異なることが保証さ
れていればよい。始めから処理毎にアドレス空間を使い
分けるのも方法である。

【００８３】基本的にこのようなメモリアドレス競合の
問題は、プログラミングの際に全て把握可能なことであ
り、充分起こりえる競合を回避できる。また、場合によ
っては、プログラム技術者の代わりにコンパイラ或いは
アセンブラにおいて、この競合の問題を自動的に回避さ
せるためのプログラム自動修正も可能である。

【００８４】図３はもっといろいろなバリエーションが
可能である。図５は別の例である。これも図４のよう
に、図３に対して入出力ポインタと入出力ＳＡＭセルを
更に変えたものである。この図５の場合は、図３、図４
において、入出力ＳＡＭ部の各ビットがそれぞれ入出力
のどちらかにしか使われないという前提があるなら有効
である。入出力ＳＡＭセル（ｃ）は入出力どちらにも使
えるが、両方の目的に同時には使えないようになってい
る。

【００８５】このプロセッサ全体の使い方を決定する際
に、入出力ＳＡＭ部の各ビットの入出力の配分を決める
ことにより、回路の無駄が省ける。しかも別の使い方に
再プログラムする場合に、各ビットの入出力配分をやり
直すことが可能である。

【００８６】従来例の構成では、このプロセッサは入力
ＳＡＭ部、データメモリＡ部、ＡＬＵアレイ部、データ
メモリＢ部、出力ＳＡＭ部からなり、これらの各部分は
配置がその順に並んでおり、入力ＳＡＭ部の各入力ＳＡ
ＭセルとデータメモリＡ部の各メモリセルは同じアドレ
ス空間にあり、同じＲＯＷデコーダでデコードされてお
り、また出力ＳＡＭ部の各出力ＳＡＭセルとデータメモ
リＢ部の各メモリセルは同じアドレス空間にあり、同じ
ＲＯＷデコーダでデコードされていた。

【００８７】そのため例えば入力ＳＡＭ部からデータメ
モリへのデータ転送は、そのデータ転送先がＡＬＵアレ
イ部を挟んで反対側のデータメモリＢ部でなければなら
ないとか、データメモリから出力ＳＡＭ部へのデータ転
送ではそのデータ転送元がＡＬＵアレイ部を挟んで反対
側のデータメモリＡ部でなければならないというような
制約があったりした。

【００８８】また例えば、データメモリＡ部にある、２
つのデータを演算処理する場合には、あらかじめデータ
メモリＡ部にある片方のデータをデータメモリＢ部にデ
ータ転送しておき、それから演算処理を始めなければな
らないというような制約があったりした。

【００８９】またデータメモリＡ部、データメモリＢ部
には、それぞれＭＡＢ、ＭＢＢのビット数のメモリセル
があるが、データメモリがＡＬＵアレイ部の両側に分か
れているので、例えばあるアプリケーションのある状態
の時に、データメモリＡ部はほとんどのメモリセルを使
っていてメモリ容量が不足であるのに、その時データメ
モリＢ部では、そのメモリセルの多くが利用されていな
いというようなことが起こりえて、そのメモリアドレス
空間の効率的利用に問題があった。

【００９０】更に、入出力端子とＳＡＭセルは入出力別
々なので、入力端子、入力ＳＡＭセルが不足な一方、出
力端子、出力ＳＡＭセルは余剰を生じているというよう
なことが起こりえて、その入出力端子と入出力ＳＡＭセ
ルが有効に配分されないことがあった。

【００９１】本件は、まずこのプロセッサのこのような
処理手順の効率の悪さを改善し、更に処理のフレキシビ
リティを向上させる。

【００９２】また従来例の構成では、プログラム制御部
のＳＩＭＤ制御による入力ＳＡＭ部、データメモリＡ
部、ＡＬＵアレイ部、データメモリＢ部、出力ＳＡＭ部
による演算処理の実行において、ＡＬＵ入力のデータソ
ース（発生源）は、入力ＳＡＭセル、データメモリＡ
部、データメモリＢ部、ＡＬＵセルの中の１ビットレジ
スタ（ＦＦ）のうちの２つである。またＡＬＵ出力のデ
ータディスティネーション（格納先）は、出力ＳＡＭセ
ル、データメモリＡ部、データメモリＢ部、ＡＬＵセル
の中の１ビットレジスタ（ＦＦ）のうちの１つである。

【００９３】そしてこのプロセッサにおける命令サイク
ルは、２つのデータソースからデータを読み出してＡＬ
Ｕで演算処理し、データディスティネーションに書き込
むまでである。すなわち、全ての動作ではデータは基本
的にＡＬＵを通ることになっており、また全ての処理サ
イクルはリードモディファイライト動作になっている。

【００９４】一般にこのプロセッサの入力ＳＡＭセル、
メモリＡセル、メモリＢセル、出力ＳＡＭセルは、ＤＲ
ＡＭ構造で作るのでただでさえアクセスタイムが遅い。
その上リードとライトの両動作を１サイクル中に実行す
るリードモディファイライト動作をさせているので、処
理サイクルは遅い動作になっている。

【００９５】図６のアーキテクチャのプロセッサは、一
水平走査期間を単位としてプログラム処理するので、デ
ータレートの高い映像信号に対しても、リアルタイム処
理で高いプログラマビリティを実現している。それを実
現したのは、処理単位をビット単位として一つのプロセ
ッサエレメントを極端に小型化し、それによって非常に
多数のプロセッサエレメントの並列化をしたからであっ
て、このアーキテクチャのプロセッサの処理性能は、例
えば図６の縦方向の長さを長くする、即ち、入力ＳＡＭ
部、データメモリＡ部、データメモリＢ部、出力ＳＡＭ
部のメモリサイズを大きくしても、それぞれのデータメ
モリのアドレス空間が広がるだけで、ワーキングメモリ
が増えるだけである。また図６の横方向の長さを長くす
る、即ちプロセッサエレメントの並列数を増やしても、
このプロセッサエレメントの並列数は適用する映像信号
の水平走査期間の画素数に対応させて使うので意味がな
い。

【００９６】このアーキテクチャのプロセッサの処理性
能は、命令サイクルの高速化、或いはＡＬＵアレイの並
列化、或いはプロセッサ全体の並列化によるしかない。
本件では、このプロセッサにおける命令サイクルが遅い
という従来の欠点も解決しようとしており、メモリの読
み出し、書き込みを別のサイクルにして命令サイクルの
高速化も計っている

【００９７】基本的に新規なのは入出力ＳＡＭ部とマル
チポートデータメモリ部であり、更にこれらのメモリア
クセスが従来のリードモディファイライト動作でなく
て、リードとライトが別サイクルで、パイプライン動作
が可能になっていることである。

【００９８】

【発明の効果】この発明によれば、データの演算処理に
あたって、従来のように２つのデータメモリ構成の場合
によく生じる、２つのデータメモリ部にそれぞれ演算入
力データがなければならないという制約がなくなり、従
来例でしばしば必要になっていた、演算処理の前の２つ
のデータメモリ部間のデータ転送が不要になる。

【００９９】図２のようにデータメモリが一つなので、
このような余分なデータ転送がいらなくなる。従って従
来のような、２つのデータメモリ部であるための、片方
のメモリ容量の不足、余剰の問題が生ぜず、自ずと融通
できて、非常にフレキシブルな構成となっている。

【０１００】本件は従来例に比べて、ＳＡＭセルとデー
タメモリセルは複雑化するが、もともと従来例では、こ
れらのメモリセルは、ＡＬＵセルと比べてその回路面積
が小さく、図６や図１の１つ縦長のプロセッサエレメン
トの面積配分においてバランスが悪く、実はＡＬＵセル
一つの幅とＳＡＭセルやデータメモリセルの幅のアンバ
ランスのことを考慮すると、本件のＳＡＭセルとデータ
メモリセルは複雑化すると言ってもむしろ面積配分のバ
ランスが良くなる。

【０１０１】本件では更に、ポインタとかＳＡＭセルを
入出力共用にした際に、その冗長性を省くことが可能
で、ハードウェアを節約しながら、目的ごとの入出力端
子の最適配分を可能にしている。即ち、従来例では入力
端子と出力端子はそれぞれ専用であって、それらの間で
融通はとれなかったが、本件ではＳＡＭセルは入出力共
用であるのでどちらにもなる。しかも入力ＳＡＭセルと
出力ＳＡＭセルの両方のハードウェアの共通部分を削る
ことが可能になっている。

【０１０２】入出力ＳＡＭ部はデータメモリ部と同じア
ドレス空間上に割り当てられているし、メモリセルとし
ての本質的な違いはないので、データメモリ部の代わり
に利用することも可能である。また入出力ＳＡＭ部のデ
ータを直接ＡＬＵでの演算入力にしたり、ＡＬＵ出力を
入出力ＳＡＭ部へ書き込んだりもできる。本件はこのよ
うに、その処理のフレキシビリティが向上したものとな
っている。

【０１０３】さらに従来例の構成では、入力ＳＡＭ部、
データメモリＡ部、データメモリＢ部、出力ＳＡＭ部の
各メモリセルの動作がリードモディファイライト動作で
あったために１サイクルの周期が長かったが、本件の実
施例によれば、リードとライトは別サイクルであり、１
サイクルの周期は短くなる。半分以下にするのは困難だ
が、６０〜７０％ほどにできて１．５倍以上の高速化が
期待できる。これはそのままプロセッサの処理性能を向
上できることを意味する。

【０１０４】この時、１ビットのデータ転送や、１ビッ
トの演算を見ると見かけ上２サイクルかかるように見え
るが、実際にはパイプライン動作ができるので、処理サ
イクルが増えてしまうことはない。

【図面の簡単な説明】

【図１】本発明によるリニアアレイ型の並列ＤＳＰプロ
セッサの一例の構成図である。

【図２】本発明を一般的なプロセッサ構成との対応を説
明するための図である。

【図３】本発明のプロセッサエレメントの一例のモデル
図である。

【図４】本発明のプロセッサエレメントの他の例のモデ
ル図である。

【図５】本発明のプロセッサエレメントのさらに他の例
のモデル図である。

【図６】従来のリニアアレイ型の並列ＤＳＰプロセッサ
の構成図である。

【図７】一般的なプロセッサの構成を説明するための図
である。

【図８】従来のプロセッサエレメントのモデル図であ
る。

【符号の説明】

１ 入出力ＳＡＭ部 ２ データメモリ部 ３ プロセッサアレイ部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 リニアアレイ型の並列ＤＳＰプロセッサ
   において、 少なくともＳＡＭ（シリアルアクセスメモリ）部、デー
   タメモリ部、ＡＬＵアレイ部よりなり、 それらの配置をＳＡＭ部、データメモリ部、ＡＬＵアレ
   イ部の順に並べて配置することを特徴とするリニアアレ
   イ型の並列ＤＳＰプロセッサ。
2. 【請求項２】 請求項１記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記データメモリ部が２ポートメモリであることを特徴
   とするリニアアレイ型の並列ＤＳＰプロセッサ。
3. 【請求項３】 請求項２記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記ＳＡＭ部は入出力共用の構成となっていることを特
   徴とするリニアアレイ型の並列ＤＳＰプロセッサ。
4. 【請求項４】 請求項１記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記データメモリ部のメモリセルは読み出しと書き込み
   を専用の命令サイクルで実行することを特徴とするリニ
   アアレイ型の並列ＤＳＰプロセッサ。
5. 【請求項５】 請求項４記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記データメモリ部がマルチポートメモリセルからな
   り、その読み出しと書き込みのビット線が別々で、デー
   タメモリ部とＡＬＵアレイ部の間のデータのやりとりの
   読み出しと書き込みが別の命令サイクルで実行されるこ
   とを特徴とするリニアアレイ型の並列ＤＳＰプロセッ
   サ。
6. 【請求項６】 請求項５記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記データメモリ部の読み出し線をＡＬＵ部の入力に、
   書き込み線をＡＬＵ部の出力に接続し、データメモリ部
   とＡＬＵアレイ部の間のデータのやりとりの読み出しと
   書き込みが別の命令サイクルで実行されることを特徴と
   するリニアアレイ型の並列ＤＳＰプロセッサ。
7. 【請求項７】 請求項１、または請求項２、または請求
   項３、または請求項４、または請求項５、または請求項
   ６記載のリニアアレイ型の並列ＤＳＰプロセッサにおい
   て、 上記プロセッサは、全てのプロセッサが１つのプログラ
   ムにより連動して動作をするＳＩＭＤ制御であることを
   特徴とするリニアアレイ型の並列ＤＳＰプロセッサ。
8. 【請求項８】 請求項７記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記プロセッサは、映像信号の水平解像度に相当する個
   数のプロセッサよりなり、全てのプロセッサが、１期間
   において、１水平走査線の情報を処理することを特徴と
   するリニアアレイ型の並列ＤＳＰプロセッサ。
9. 【請求項９】 請求項８記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記ＡＬＵ部は、２データが同時書込みが可能であるＡ
   ＬＵセルよりなることを特徴とするリニアアレイ型の並
   列ＤＳＰプロセッサ。
10. 【請求項１０】 請求項８記載のリニアアレイ型の並列
    ＤＳＰプロセッサにおいて、 上記ＡＬＵ部は、２データが同時出力可能であるＡＬＵ
    セルよりなることを特徴とするリニアアレイ型の並列Ｄ
    ＳＰプロセッサ。