JPH0648280B2 - 電流検出回路 - Google Patents
電流検出回路Info
- Publication number
- JPH0648280B2 JPH0648280B2 JP58050714A JP5071483A JPH0648280B2 JP H0648280 B2 JPH0648280 B2 JP H0648280B2 JP 58050714 A JP58050714 A JP 58050714A JP 5071483 A JP5071483 A JP 5071483A JP H0648280 B2 JPH0648280 B2 JP H0648280B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- transistors
- power supply
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Emergency Protection Circuit Devices (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、たとえばラジオ受信機の同調状態指示回路と
かレベルメータ回路などに用いられ、入力電流が基準値
以上か否かの判別を行なう電流検出回路に係り、特にモ
ノリシツク集積回路化される電流検出回路に関する。
かレベルメータ回路などに用いられ、入力電流が基準値
以上か否かの判別を行なう電流検出回路に係り、特にモ
ノリシツク集積回路化される電流検出回路に関する。
この種の電流検出回路の従来例を第１図に示している。
即ち、ＱP1およびＱP2はＰＮＰ形のトランジスタであつ
て第１のカレントミラー回路１を形成しており、ＱN1お
よびＱN2はＮＰＮ形のトランジスタであつて第２のカレ
ントミラー回路２を形成している。そして、第１のカレ
ントミラー回路１の入力側が入力電流端子３に接続さ
れ、第２のカレントミラー回路２の入力側に基準電流値
ＩRの定電流源４が接続され、上記両カレントミラー回
路１，２の出力側同志が一括されて電流出力端子５に接
続されている。
即ち、ＱP1およびＱP2はＰＮＰ形のトランジスタであつ
て第１のカレントミラー回路１を形成しており、ＱN1お
よびＱN2はＮＰＮ形のトランジスタであつて第２のカレ
ントミラー回路２を形成している。そして、第１のカレ
ントミラー回路１の入力側が入力電流端子３に接続さ
れ、第２のカレントミラー回路２の入力側に基準電流値
ＩRの定電流源４が接続され、上記両カレントミラー回
路１，２の出力側同志が一括されて電流出力端子５に接
続されている。
而して、入力電流端子３を流れる入力電流Iinが基準電
流値ＩRより小さいときには、トランジスタＱP2の電流
（＝Ｉin）がトランジスタＱN2の電流（＝ＩR ）より小
さくなるので、電流出力端子５から（Ｉin−ＩR ）なる
電流が流入する。これに対して、ＩinがＩRより大きく
なると、電流出力端子５から（Ｉin−ＩR ）なる電流が
流出する。したがつて、電流出力端子５からの流出電流
ＩOに着目すれば、入力電流Ｉinが基準電流値ＩR より
大きいときにＩinの変化に応じた電流変化が検出可能に
なつている。
流値ＩRより小さいときには、トランジスタＱP2の電流
（＝Ｉin）がトランジスタＱN2の電流（＝ＩR ）より小
さくなるので、電流出力端子５から（Ｉin−ＩR ）なる
電流が流入する。これに対して、ＩinがＩRより大きく
なると、電流出力端子５から（Ｉin−ＩR ）なる電流が
流出する。したがつて、電流出力端子５からの流出電流
ＩOに着目すれば、入力電流Ｉinが基準電流値ＩR より
大きいときにＩinの変化に応じた電流変化が検出可能に
なつている。
ところで、第１図の回路をモノリシツク集積回路のチツ
プ上に形成する場合に、次のような不具合が生じる。即
ち、電流検出用のカレントミラー回路１，２のほかに基
準電流用の定電流源４を必要とし、パターン面積が大き
くなる。また、電流検出回路のパターン上において、上
記基準電流用の定電流源４を構成するのに必要な回路
（たとえば定電圧回路）を必ずしも前記第２のカレント
ミラー回路２の近くに形成できるとは限らず、この場合
には定電流源４と第２のカレントミラー回路２との間の
配線の引き廻しによりチツプサイズを大きくする必要が
生じるおそれがある。
プ上に形成する場合に、次のような不具合が生じる。即
ち、電流検出用のカレントミラー回路１，２のほかに基
準電流用の定電流源４を必要とし、パターン面積が大き
くなる。また、電流検出回路のパターン上において、上
記基準電流用の定電流源４を構成するのに必要な回路
（たとえば定電圧回路）を必ずしも前記第２のカレント
ミラー回路２の近くに形成できるとは限らず、この場合
には定電流源４と第２のカレントミラー回路２との間の
配線の引き廻しによりチツプサイズを大きくする必要が
生じるおそれがある。
本発明は上記の事情に鑑みてなされたもので、回路構成
が簡単になり、モノリシツク集積回路化に際してチツプ
占有面積が小さくて済む電流検出回路を提供するもので
ある。
が簡単になり、モノリシツク集積回路化に際してチツプ
占有面積が小さくて済む電流検出回路を提供するもので
ある。
即ち、本発明の電流検出回路は、第１，第２の電源端子
と、前記第１の電源端子にエミツタが接続される第１導
電型の第１のトランジスタと、前記第１のトランジスタ
よりもそのエミツタ面積が大でかつそのベースが前記第
１のトランジスタのベースに直流接続される第１導電型
の第２のトランジスタと、前記第２のトランジスタのエ
ミツタを前記第１の電源端子に接続する抵抗手段と、前
記第１，第２のトランジスタのコレクタと前記第２の電
源端子間に接続され入力端子からの入力電流に応じた各
々同じ値の電流を供給する第１，第２の電流源とを具備
することを特徴とするものである。
と、前記第１の電源端子にエミツタが接続される第１導
電型の第１のトランジスタと、前記第１のトランジスタ
よりもそのエミツタ面積が大でかつそのベースが前記第
１のトランジスタのベースに直流接続される第１導電型
の第２のトランジスタと、前記第２のトランジスタのエ
ミツタを前記第１の電源端子に接続する抵抗手段と、前
記第１，第２のトランジスタのコレクタと前記第２の電
源端子間に接続され入力端子からの入力電流に応じた各
々同じ値の電流を供給する第１，第２の電流源とを具備
することを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第２図は電流検出回路の基本構成を示しており、２
０はＰＮＰ形のトランジスタＱ１〜Ｑ3からなるカレン
トミラー回路である。このカレントミラー回路２０にお
いて、トランジスタＱ１はエミツタが第１電源＋Ｖcに
接続され、そのベースおよびコレクタが相互に接続され
ると共に入力電流端子２１に接続され、トランジスタＱ
２およびＱ３はそれぞれのエミツタが前記電源＋Ｖcに
接続され、それぞれのベースが前記トランジスタＱ１の
ベースに直流接続され、それぞれのコレクタが第１出力
端Ｎ１および第２出力端Ｎ２となつている。一方、ＮＰ
Ｎ形のトランジスタＱ４および同じくＮＰＮ形のマルチ
エミツタトランジスタＱ５は、それぞれのベースが直流
接続されている。そして、上記トランジスタＱ４は、エ
ミツタが第２電源（本例では接地電位）に接続され、そ
のコレクタ・ベースが相互に接続されると共に前記カレ
ントミラー回路２０の第１出力端Ｎ１に接続されてい
る。また、前記マルチエミツタトランジスタＱ５は、エ
ミツタが抵抗Ｒを介して接地され、そのコレクタが前記
カレントミラー回路２０の第２出力端Ｎ２に接続される
と共に出力端子２２に接続されている。
る。第２図は電流検出回路の基本構成を示しており、２
０はＰＮＰ形のトランジスタＱ１〜Ｑ3からなるカレン
トミラー回路である。このカレントミラー回路２０にお
いて、トランジスタＱ１はエミツタが第１電源＋Ｖcに
接続され、そのベースおよびコレクタが相互に接続され
ると共に入力電流端子２１に接続され、トランジスタＱ
２およびＱ３はそれぞれのエミツタが前記電源＋Ｖcに
接続され、それぞれのベースが前記トランジスタＱ１の
ベースに直流接続され、それぞれのコレクタが第１出力
端Ｎ１および第２出力端Ｎ２となつている。一方、ＮＰ
Ｎ形のトランジスタＱ４および同じくＮＰＮ形のマルチ
エミツタトランジスタＱ５は、それぞれのベースが直流
接続されている。そして、上記トランジスタＱ４は、エ
ミツタが第２電源（本例では接地電位）に接続され、そ
のコレクタ・ベースが相互に接続されると共に前記カレ
ントミラー回路２０の第１出力端Ｎ１に接続されてい
る。また、前記マルチエミツタトランジスタＱ５は、エ
ミツタが抵抗Ｒを介して接地され、そのコレクタが前記
カレントミラー回路２０の第２出力端Ｎ２に接続される
と共に出力端子２２に接続されている。
上記電流検出回路において、トランジスタＱ１〜Ｑ３の
エミツタ面積比は１：１：１，トランジスタＱ４および
Ｑ5のエミツタ面積比は１：Ａであり、電流入力端子２
１を流れる入力電流（本例では入力電流源側に吸い込ま
れる電流）をＩinで表わすものとする。したがつて、カ
レントミラー回路２０の各トランジスタＱ１〜Q3にはそ
れぞれＩinに等しいコレクタ電流Ｉ１が流れ、トランジ
スタＱ４にもＩ１なるコレクタ電流が流れる。そして、
マルチエミツタトランジスタＱ５のコレクタ電流をＩ２
で表わせば、そのエミツタ電位Ｉ２Ｒは次式で示され
る。
エミツタ面積比は１：１：１，トランジスタＱ４および
Ｑ5のエミツタ面積比は１：Ａであり、電流入力端子２
１を流れる入力電流（本例では入力電流源側に吸い込ま
れる電流）をＩinで表わすものとする。したがつて、カ
レントミラー回路２０の各トランジスタＱ１〜Q3にはそ
れぞれＩinに等しいコレクタ電流Ｉ１が流れ、トランジ
スタＱ４にもＩ１なるコレクタ電流が流れる。そして、
マルチエミツタトランジスタＱ５のコレクタ電流をＩ２
で表わせば、そのエミツタ電位Ｉ２Ｒは次式で示され
る。
ここで、上記電流Ｉ１，Ｉ２の関係をグラフ化すると、
第３図に示すようになる。而して、入力電流Ｉin（＝Ｉ
１）がマルチエミツタトランジスタＱ５の電流Ｉ２より
大きくなると、両者の差の電流（Ｉ１−Ｉ２）が出力電
流Ｉ０として出力端子２２から外部へ流出するようにな
るので、この出力電流あるいは出力端子２２の出力電圧
を用いて電流検出レベルの表示を行なうことが可能にな
る。
第３図に示すようになる。而して、入力電流Ｉin（＝Ｉ
１）がマルチエミツタトランジスタＱ５の電流Ｉ２より
大きくなると、両者の差の電流（Ｉ１−Ｉ２）が出力電
流Ｉ０として出力端子２２から外部へ流出するようにな
るので、この出力電流あるいは出力端子２２の出力電圧
を用いて電流検出レベルの表示を行なうことが可能にな
る。
即ち、上記電流検出回路は、カレントミラー回路２０の
入力側に入力電流源を接続し、このカレントミラー回路
２０の２個の出力端のうち第１出力端Ｎ１の電流を基準
電流としてトランジスタＱ４に供給し、このトランジス
タＱ４のコレクタ・ベースを相互接続すると共にマルチ
エミツタトランジスタＱ５のベースに直流接続し、この
マルチエミツタトランジスタＱ５のエミツタ回路に抵抗
を挿入し、このコレクタを前記カレントミラー回路２０
の第２出力端Ｎ２に接続したものである。したがつて、
上記回路によれば、従来の電流検出回路でカレントミラ
ー回路以外に別途必要としたような基準電流用の定電流
源（第１図４）およびこれとの間の配線が不要になり、
モノリシツク集積回路化に際してチツプ上の占有面積が
小さくて済む。
入力側に入力電流源を接続し、このカレントミラー回路
２０の２個の出力端のうち第１出力端Ｎ１の電流を基準
電流としてトランジスタＱ４に供給し、このトランジス
タＱ４のコレクタ・ベースを相互接続すると共にマルチ
エミツタトランジスタＱ５のベースに直流接続し、この
マルチエミツタトランジスタＱ５のエミツタ回路に抵抗
を挿入し、このコレクタを前記カレントミラー回路２０
の第２出力端Ｎ２に接続したものである。したがつて、
上記回路によれば、従来の電流検出回路でカレントミラ
ー回路以外に別途必要としたような基準電流用の定電流
源（第１図４）およびこれとの間の配線が不要になり、
モノリシツク集積回路化に際してチツプ上の占有面積が
小さくて済む。
第４図は、第２図の電流検出回路の一具体例を示すと共
に電流検出出力によりたとえば発光ダイオードを点灯制
御するための発光表示回路の一具体例を示している。即
ち、電流検出回路４０において、Ｑ１，Ｑ２，Ｑ３はカ
レントミラー用のラテラルＰＮＰ形トランジスタであつ
てエミツタ面積比は１：１：１である。Ｑ６は上記トラ
ンジスタＱ1〜Ｑ3のベース電流補正用のＰＮＰ形トラン
ジスタである。Ｑ４およびＱ5はＮＰＮ形トランジスタ
であり、そのエミツタ面積比は１：４である。Ｒ１〜Ｒ
３は前記ラテラルＰＮＰ形トランジスタＱ１〜Ｑ３のエ
ミツタ回路に挿入された抵抗、Ｒ４は前記マルチエミツ
タのトランジスタＱ５のエミツタ回路に挿入された抵
抗、４１は入力電流端子、４２は出力端子である。一
方、発光表示回路４３において、Ｑ７およびＱ８は電流
増幅用ＮＰＮ形トランジスタであり、上記トランジスタ
Ｑ７のコレクタは第１電源＋Ｖc に接続され、ベースは
前記出力端子４２に接続され、エミツタは電流制限用抵
抗Ｒ５を介して前記トランジスタＱ８のベースに接続さ
れている。このトランジスタＱ８のエミツタは第２電源
（たとえば接地電位）に接続され、そのコレクタと第１
電源＋Ｖcとの間には発光ダイオード４４および電流制
限用抵抗Ｒ６が直列に接続されている。なお、Ｄ１およ
びＤ２はトランジスタＱ７の電流を制限するためにその
ベースとエミツタ回路の抵抗Ｒ５の一端との間に直列に
接続されたダイオードである。
に電流検出出力によりたとえば発光ダイオードを点灯制
御するための発光表示回路の一具体例を示している。即
ち、電流検出回路４０において、Ｑ１，Ｑ２，Ｑ３はカ
レントミラー用のラテラルＰＮＰ形トランジスタであつ
てエミツタ面積比は１：１：１である。Ｑ６は上記トラ
ンジスタＱ1〜Ｑ3のベース電流補正用のＰＮＰ形トラン
ジスタである。Ｑ４およびＱ5はＮＰＮ形トランジスタ
であり、そのエミツタ面積比は１：４である。Ｒ１〜Ｒ
３は前記ラテラルＰＮＰ形トランジスタＱ１〜Ｑ３のエ
ミツタ回路に挿入された抵抗、Ｒ４は前記マルチエミツ
タのトランジスタＱ５のエミツタ回路に挿入された抵
抗、４１は入力電流端子、４２は出力端子である。一
方、発光表示回路４３において、Ｑ７およびＱ８は電流
増幅用ＮＰＮ形トランジスタであり、上記トランジスタ
Ｑ７のコレクタは第１電源＋Ｖc に接続され、ベースは
前記出力端子４２に接続され、エミツタは電流制限用抵
抗Ｒ５を介して前記トランジスタＱ８のベースに接続さ
れている。このトランジスタＱ８のエミツタは第２電源
（たとえば接地電位）に接続され、そのコレクタと第１
電源＋Ｖcとの間には発光ダイオード４４および電流制
限用抵抗Ｒ６が直列に接続されている。なお、Ｄ１およ
びＤ２はトランジスタＱ７の電流を制限するためにその
ベースとエミツタ回路の抵抗Ｒ５の一端との間に直列に
接続されたダイオードである。
而して、上記電流検出回路４０の動作は第２図を参照し
て前述したと同様であり、入力電流Ｉinに等しいトラン
ジスタＱ３の電流Ｉ１がマルチエミツタトランジスタＱ
５の電流（基準電流）Ｉ２より大きくなると、両電流Ｉ
１，Ｉ２の差の出力電流Ｉ０が得られるようになる。こ
こでは、たとえばＩin＞５μＡを検出したときにＩ０が
出力するようにマルチエミツタトランジスタＱ５のエミ
ツタに接続された抵抗Ｒ４の値が設定されている。発光
表示回路４３は、上記電流検出回路４０からの電流Ｉ０
が入力するとこれを増幅して発光ダイオード４４を点灯
駆動する。
て前述したと同様であり、入力電流Ｉinに等しいトラン
ジスタＱ３の電流Ｉ１がマルチエミツタトランジスタＱ
５の電流（基準電流）Ｉ２より大きくなると、両電流Ｉ
１，Ｉ２の差の出力電流Ｉ０が得られるようになる。こ
こでは、たとえばＩin＞５μＡを検出したときにＩ０が
出力するようにマルチエミツタトランジスタＱ５のエミ
ツタに接続された抵抗Ｒ４の値が設定されている。発光
表示回路４３は、上記電流検出回路４０からの電流Ｉ０
が入力するとこれを増幅して発光ダイオード４４を点灯
駆動する。
なお、上記実施例の電流検出回路は入力電流Ｉinが入力
電流源へ流れ出す負電流の場合であつたが、入力電流Ｉ
inが入力電流源から流れ込む正電流の場合には第５図に
示すように回路変更された電流検出回路を用いればよ
い。ここで、Ｑ51，Ｑ52はＮＰＮトランジスタ、Ｑ53は
ＮＰＮ形のマルチエミツタトランジスタ、Ｑ54，Ｑ55は
ＰＮＰトランジスタ、Ｒ51〜Ｒ53は抵抗であり、上記ト
ランジスタＱ51〜Ｑ53および抵抗Ｒ53はカレントミラー
回路５０を形成している。入力電流端子５１からの入力
電流をＩin，トランジスタＱ51，Ｑ52，Ｑ54，Ｑ55の電
流をＩ１（＝Ｉin）、トランジスタＱ53の電流をＩ２、
出力端子５２からの出力電流をＩ０で表わせば、Ｉ０と
Ｉinとの関係は第２図の回路におけると同様になる。
電流源へ流れ出す負電流の場合であつたが、入力電流Ｉ
inが入力電流源から流れ込む正電流の場合には第５図に
示すように回路変更された電流検出回路を用いればよ
い。ここで、Ｑ51，Ｑ52はＮＰＮトランジスタ、Ｑ53は
ＮＰＮ形のマルチエミツタトランジスタ、Ｑ54，Ｑ55は
ＰＮＰトランジスタ、Ｒ51〜Ｒ53は抵抗であり、上記ト
ランジスタＱ51〜Ｑ53および抵抗Ｒ53はカレントミラー
回路５０を形成している。入力電流端子５１からの入力
電流をＩin，トランジスタＱ51，Ｑ52，Ｑ54，Ｑ55の電
流をＩ１（＝Ｉin）、トランジスタＱ53の電流をＩ２、
出力端子５２からの出力電流をＩ０で表わせば、Ｉ０と
Ｉinとの関係は第２図の回路におけると同様になる。
上述したように本発明の電流検出回路によれば、回路構
成が簡単になり、モノリシツク集積回路化に際してチツ
プ占有面積が小さくて済む利点がある。
成が簡単になり、モノリシツク集積回路化に際してチツ
プ占有面積が小さくて済む利点がある。
第１図は従来の電流検出回路を示す回路図、第２図は本
発明に係る電流検出回路の一実施例を示す回路図、第３
図は第２図の回路の動作特性を示す特性図、第４図は第
２図の回路の一具体例を示す回路図、第５図は本発明の
他の実施例を示す回路図である。 Ｑ１〜Ｑ５，Ｑ51〜Ｑ55……トランジスタ、２０，５０
……カレントミラー回路、２１，５１……入力電流端
子。
発明に係る電流検出回路の一実施例を示す回路図、第３
図は第２図の回路の動作特性を示す特性図、第４図は第
２図の回路の一具体例を示す回路図、第５図は本発明の
他の実施例を示す回路図である。 Ｑ１〜Ｑ５，Ｑ51〜Ｑ55……トランジスタ、２０，５０
……カレントミラー回路、２１，５１……入力電流端
子。
Claims (2)
- 【請求項１】第１、第２の電源端子と、前記第１の電源
端子にエミッタが接続されベース、コレクタが接続され
る第１導電型の第１のトランジスタと、前記第１のトラ
ンジスタよりもエミッタ面積が大でかつベースが前記第
１のトランジスタのベースに接続される第１導電型の第
２のトランジスタと、前記第２のトランジスタのエミッ
タを前記第１の電源端子に接続する抵抗手段と、前記第
１、第２のトランジスタのコレクタと前記第２の電源端
子間に接続され入力端子からの入力電流に応じた各々同
じ値の電流を供給する第１、第２の電流源とを具備し、
前記第１、第２の電流源は、エミッタが各々前記第２の
電源端子に接続されベース同志が互いに接続されてカレ
ントミラー回路を構成する第３乃至第５の第２導電型の
トランジスタを具備し、前記第３のトランジスタのベー
スおよびコレクタが前記入力端子に接続されるととも
に、前記第４、前記第５のトランジスタは、そのコレク
タが各々前記第１、第２のトランジスタのコレクタに接
続されて前記第１、第２の電流源を構成し、前記第２の
トランジスタのコレクタから被検出出力電流を取り出す
ようにしてなり、前記第１の電流源の電流である基準電
流と第２のトランジスタのコレクタ電流との大小関係に
より決定される前記被検出出力電流の流れる方向から、
前記入力電流の電流値の範囲を知る検出手段を具備した
ことを特徴とする電流検出回路。 - 【請求項２】第１、第２の電源端子と、前記第１の電源
端子にエミッタが接続される第１導電型の第１のトラン
ジスタと、前記第１のトランジスタよりもエミッタ面積
が大でかつベースが前記第１のトランジスタのベースに
接続される第１導電型の第２のトランジスタと、前記第
２のトランジスタのエミッタを前記第１の電源端子に接
続する抵抗手段と、前記第１のトランジスタのコレクタ
と前記第２の電源端子間に接続された入力側経路、およ
び前記第２のトランジスタのコレクタと前記第２の電源
端子間に接続された出力側経路ともに、同じ電流を流す
カレントミラー回路とを具備し、前記カレントミラー回
路は、第２導電型の第３、第４のトランジスタのエミッ
タがそれぞれ前記第２の電源端子に接続され、前記第３
のトランジスタのベースとコレクタが接続されかつ前記
第３、第４のトランジスタのベース同志が互いに接続さ
れ、前記第３、第４のトランジスタのコレクタがそれぞ
れ前記第１、第２のトランジスタのコレクタに接続され
てなり、一方、ダイオード接続され、ベースが前記第
１、第２のトランジスタのベースと接続され、エミッタ
が前記第１の電源端子に接続された第１導電型の第５の
トランジスタをさらに具備し、前記ダイオード接続され
た前記第５のトランジスタのベース及びコレクタが入力
端子に接続され、前記第３、第４のトランジスタのコレ
クタ出力はそれぞれ前記第１、第２のトランジスタのコ
レクタ側への電流源となり、前記第２のトランジスタの
コレクタから被検出出力電流を取り出すようにしてな
り、前記第３のトランジスタのコレクタ出力の電流であ
る基準電流と第２のトランジスタのコレクタ電流との大
小関係により決定される前記被検出出力電流の流れる方
向から、前記入力電流の電流値の範囲を知る検出手段を
具備したことを特徴とする電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050714A JPH0648280B2 (ja) | 1983-03-26 | 1983-03-26 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050714A JPH0648280B2 (ja) | 1983-03-26 | 1983-03-26 | 電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176680A JPS59176680A (ja) | 1984-10-06 |
| JPH0648280B2 true JPH0648280B2 (ja) | 1994-06-22 |
Family
ID=12866553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050714A Expired - Lifetime JPH0648280B2 (ja) | 1983-03-26 | 1983-03-26 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648280B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666600B2 (ja) * | 1989-10-02 | 1994-08-24 | 株式会社東芝 | 電流検出回路 |
| DE102006061512A1 (de) * | 2006-12-18 | 2008-06-19 | Atmel Germany Gmbh | Schaltungsanordnung zum Erzeugen eines temperaturkompensierten Spannungs- oder Stromreferenzwerts |
| US7786765B2 (en) * | 2007-02-20 | 2010-08-31 | Analog Devices, Inc. | Low voltage shutdown circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147212A (en) * | 1980-04-18 | 1981-11-16 | Fujitsu Ltd | Integrated circuit for generation of reference voltage |
| JPS5750066U (ja) * | 1980-09-09 | 1982-03-20 | ||
| JPH0237548B2 (ja) * | 1981-07-31 | 1990-08-24 | Sharp Kk | Batsuteriichetsukaakairo |
-
1983
- 1983-03-26 JP JP58050714A patent/JPH0648280B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176680A (ja) | 1984-10-06 |
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