JPH03788B2 - - Google Patents
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- JPH03788B2 JPH03788B2 JP56152871A JP15287181A JPH03788B2 JP H03788 B2 JPH03788 B2 JP H03788B2 JP 56152871 A JP56152871 A JP 56152871A JP 15287181 A JP15287181 A JP 15287181A JP H03788 B2 JPH03788 B2 JP H03788B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- current
- circuit
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明は電圧クランプ機能付電流検出回路を備
えた集積回路に係り、より詳しくは、端子数の限
られた集積回路において、簡単な回路構成によつ
て１端子に異なつた機能を持たせた集積回路に関
する。
えた集積回路に係り、より詳しくは、端子数の限
られた集積回路において、簡単な回路構成によつ
て１端子に異なつた機能を持たせた集積回路に関
する。
集積回路の集積度の向上に伴なつて、１チツプ
当りの入出力端子数が増大する傾向にあるが、実
装上の見地からは端子数はできる限り少ない方が
望ましい。このため、集積回路の１端子に複数の
機能を持たせることが要求される。
当りの入出力端子数が増大する傾向にあるが、実
装上の見地からは端子数はできる限り少ない方が
望ましい。このため、集積回路の１端子に複数の
機能を持たせることが要求される。
本発明の目的は、比較的簡単な回路構成によつ
て、集積回路の１端子に入力電流検出機能と入力
電圧クランプ機能を持たせることにある。尚かか
る入力電圧クランプ機能は、特に本回路に接続さ
れる外部回路に本回路との接続の有無を伝えるた
めのものである。
て、集積回路の１端子に入力電流検出機能と入力
電圧クランプ機能を持たせることにある。尚かか
る入力電圧クランプ機能は、特に本回路に接続さ
れる外部回路に本回路との接続の有無を伝えるた
めのものである。
以下、本発明の実施例を図面に基づいて説明す
る。第１図は本発明による電圧クランプ機能付電
流検出回路の１実施例を示す回路図である。第１
図において、本実施例による回路は、入力端子
INに接続された電圧クランプ回路１と、電流検
出回路２を備えている。電圧クランプ回路１は、
入力電圧を一定電圧にクランプするためのもので
あつてベースが入力端子INに接続されコレクタ
が接地されたpnpトランジスタQ1と、第１のnpn
トランジスタQ3と、pnpトランジスタQ1のエミツ
タとnpnトランジスタQ3のベースの間に接続され
た基準電圧源VRと、コレクタが入力端子INに接
続されエミツタが接地された第２のnpnトランジ
スタQ4と、アノードが第１のnpnトランジスタの
エミツタに接続されカソードが接地されたダイオ
ードQ5とを備えている。npnトランジスタQ3のコ
レクタは電源Vccに接続されている。基準電圧源
VRの正極端子ＢはnpnトランジスタQ3のベース
に、負極端子ＡはpnpトランジスタQ1のエミツタ
に接続されている。
る。第１図は本発明による電圧クランプ機能付電
流検出回路の１実施例を示す回路図である。第１
図において、本実施例による回路は、入力端子
INに接続された電圧クランプ回路１と、電流検
出回路２を備えている。電圧クランプ回路１は、
入力電圧を一定電圧にクランプするためのもので
あつてベースが入力端子INに接続されコレクタ
が接地されたpnpトランジスタQ1と、第１のnpn
トランジスタQ3と、pnpトランジスタQ1のエミツ
タとnpnトランジスタQ3のベースの間に接続され
た基準電圧源VRと、コレクタが入力端子INに接
続されエミツタが接地された第２のnpnトランジ
スタQ4と、アノードが第１のnpnトランジスタの
エミツタに接続されカソードが接地されたダイオ
ードQ5とを備えている。npnトランジスタQ3のコ
レクタは電源Vccに接続されている。基準電圧源
VRの正極端子ＢはnpnトランジスタQ3のベース
に、負極端子ＡはpnpトランジスタQ1のエミツタ
に接続されている。
電流検出回路２はnpnトランジスタQ3のエミツ
タ電流I3の値を基準値I0と比較するためのもの
で、ベースがnpnトランジスタQ3のエミツタに接
続されエミツタが接地されたnpnトランジスタQ6
と、電源線VccとトランジスタQ6のコレクタとの
間に接続された定電流源CS1とを備えている。ト
ランジスタQ6のコレクタは出力トランジスタQ7
のベースに接続されており、Q7のコレクタは負
荷抵抗RLを介して電源線Vccに接続されており、
Q7のエミツタは接地されている。出力端子OUT
はトランジスタQ7のコレクタに接続されている。
タ電流I3の値を基準値I0と比較するためのもの
で、ベースがnpnトランジスタQ3のエミツタに接
続されエミツタが接地されたnpnトランジスタQ6
と、電源線VccとトランジスタQ6のコレクタとの
間に接続された定電流源CS1とを備えている。ト
ランジスタQ6のコレクタは出力トランジスタQ7
のベースに接続されており、Q7のコレクタは負
荷抵抗RLを介して電源線Vccに接続されており、
Q7のエミツタは接地されている。出力端子OUT
はトランジスタQ7のコレクタに接続されている。
ダイオードQ5はnpnトランジスタのベース・コ
レクタ間を短絡し、ベースをアノード、エミツタ
をカソードとして用いることにより実現される。
レクタ間を短絡し、ベースをアノード、エミツタ
をカソードとして用いることにより実現される。
第２図ａは第１図の回路の入力電流・入力電圧
特性を出す波形図、第２図ｂは第１図の回路の入
力電流・出力電圧特性を示す波形図である。第２
図ａ，ｂに基づいて第１図の回路の動作を次に説
明する。入力端子INに印加される電圧をVI、基
準電圧源VRの端子Ａ，Ｂ間の電圧を基準電圧源
と同符号のVR、トランジスタQ1，Q3およびダイ
オードQ5のベース・エミツタ間電圧をそれぞれ
VBE（Q1），VBE（Q3）およびVBE（Q5）とすると、
入力電流IIが所定値Ix以上では、トランジスタQ3
のベースにおけるノードＮにおいて、次の式(1)が
成立する。
特性を出す波形図、第２図ｂは第１図の回路の入
力電流・出力電圧特性を示す波形図である。第２
図ａ，ｂに基づいて第１図の回路の動作を次に説
明する。入力端子INに印加される電圧をVI、基
準電圧源VRの端子Ａ，Ｂ間の電圧を基準電圧源
と同符号のVR、トランジスタQ1，Q3およびダイ
オードQ5のベース・エミツタ間電圧をそれぞれ
VBE（Q1），VBE（Q3）およびVBE（Q5）とすると、
入力電流IIが所定値Ix以上では、トランジスタQ3
のベースにおけるノードＮにおいて、次の式(1)が
成立する。
VI＋VBE（Q3）＋VR＝VBE（Q3）＋VBE（Q5） ……(1)
トランジスタのベース・エミツタ間電圧VBEは
室温で約0.7Vであるので、各トランジスタによ
る差を無視すると、 VBE（Q1）＝VBE（Q3）＝VBE（Q5）＝VD とすることができる。従つて入力電圧VIは VI＝VD−VR ……(2) と表わされる。VD，VRは共に一定値なので入力
電圧VIは第２図ａに示されるように、入力電流
が所定値Ix以上の場合に、入力電圧VIは一定値Vc
にクランプされる。換言すれば、トランジスタ
Q1，Q3およびQ4で負帰還回路が構成されている
ので、トランジスタQ1のベース電位すなわち入
力電圧が上昇しようとするとトランジスタQ4の
コレクタ電流によつて入力電圧の上昇は抑制さ
れ、入力電圧が下降しようとするとトランジスタ
Q4のコレクタ電流か減少して入力電圧は上昇す
る。ただし、入力電流が所定値Ix以下であるとト
ランジスタQ4のコレクタ電流が少なすぎて負帰
還が働らかないため、入力電圧VIは入力電流IIの
大きさに依存して変化する。
室温で約0.7Vであるので、各トランジスタによ
る差を無視すると、 VBE（Q1）＝VBE（Q3）＝VBE（Q5）＝VD とすることができる。従つて入力電圧VIは VI＝VD−VR ……(2) と表わされる。VD，VRは共に一定値なので入力
電圧VIは第２図ａに示されるように、入力電流
が所定値Ix以上の場合に、入力電圧VIは一定値Vc
にクランプされる。換言すれば、トランジスタ
Q1，Q3およびQ4で負帰還回路が構成されている
ので、トランジスタQ1のベース電位すなわち入
力電圧が上昇しようとするとトランジスタQ4の
コレクタ電流によつて入力電圧の上昇は抑制さ
れ、入力電圧が下降しようとするとトランジスタ
Q4のコレクタ電流か減少して入力電圧は上昇す
る。ただし、入力電流が所定値Ix以下であるとト
ランジスタQ4のコレクタ電流が少なすぎて負帰
還が働らかないため、入力電圧VIは入力電流IIの
大きさに依存して変化する。
次に、第１図および第２図ｂに基づいて、電流
検出機能を説明する。トランジスタQ4のベー
ス・エミツタ間電圧とダイオードQ5のベース・
エミツタ間電圧は等しいのでQ4，Q5のベース・
エミツタ間には等しい電流が流れる。トランジス
タQ1およびQ4のベース電流を無視すると、トラ
ンジスタQ4のベース・エミツタ間を流れる電流
は入力電流IIに実質的に等しい。また、トランジ
スタQ4およびQ6のベース電流を無視するのと、
ダイオードQ5のベース・エミツタ間を流れる電
流はトランジスタQ3のエミツタ電流I3に実質的に
利しい。同様にして、トランジスタQ6のベー
ス・エミツタ間電圧はダイオードQ5のベース・
エミツタ間電圧と等しいのでQ6のベース電流を
無視すると、トランジスタQ6とコレクタ電流I6と
トランジスタQ3のエミッタ電流I3は、定電流源
CS1の電流値I0より小である限り実質的に等しい。
従つて、入力電力IIがI0より小である限り、次の
式(2)が成立する。
検出機能を説明する。トランジスタQ4のベー
ス・エミツタ間電圧とダイオードQ5のベース・
エミツタ間電圧は等しいのでQ4，Q5のベース・
エミツタ間には等しい電流が流れる。トランジス
タQ1およびQ4のベース電流を無視すると、トラ
ンジスタQ4のベース・エミツタ間を流れる電流
は入力電流IIに実質的に等しい。また、トランジ
スタQ4およびQ6のベース電流を無視するのと、
ダイオードQ5のベース・エミツタ間を流れる電
流はトランジスタQ3のエミツタ電流I3に実質的に
利しい。同様にして、トランジスタQ6のベー
ス・エミツタ間電圧はダイオードQ5のベース・
エミツタ間電圧と等しいのでQ6のベース電流を
無視すると、トランジスタQ6とコレクタ電流I6と
トランジスタQ3のエミッタ電流I3は、定電流源
CS1の電流値I0より小である限り実質的に等しい。
従つて、入力電力IIがI0より小である限り、次の
式(2)が成立する。
II＝I3＝I6 ……(2)
第２図ｂに示されるように、II＜I0であれば、
定電流源CS1から出力トランジスタQ7のベースに
電流が供給されるため、出力トランジスタQ7は
オンであり、出力端子OUTは低電位である。II
≧I0になると、出力トランジスタQ7のベースに電
流が供給されないため、出力トランジスタQ7は
オフとなり、出力端子OUTは高電位となる。
定電流源CS1から出力トランジスタQ7のベースに
電流が供給されるため、出力トランジスタQ7は
オンであり、出力端子OUTは低電位である。II
≧I0になると、出力トランジスタQ7のベースに電
流が供給されないため、出力トランジスタQ7は
オフとなり、出力端子OUTは高電位となる。
第３図ａ，ｂは第１図の回路における定電圧源
VRの２つの例を示す回路図である。第３図ａの
定電圧源VRは、定電流I1を供給する定電流源CS2
と、これに直列に接続されたダイオードQ2と、
直列接続された抵抗R1およびR2とから構成され
ている。ダイオードQ2のアノードは定源流源CS2
に接続されており、カソードは負極端子Ａに接続
されている。直列接続された抵抗R1およびR2は
ダイオードQ2に並列に接続されており、抵抗R1
とR2の接続点が正極端子Ｂに接続されている。
ダイオードQ2はやはりnpnトランジスタQ2のコレ
クタ・ベース間を短絡することにより実現され
る。ダイオードQ2の順方向電圧降下をVDとする
と、端子Ａ，Ｂ間の電圧VRはR2VD／（R1＋R2）
となり、式(2)より入力クランプ電圧VcはR1VD／
（R1＋R2）となる。
VRの２つの例を示す回路図である。第３図ａの
定電圧源VRは、定電流I1を供給する定電流源CS2
と、これに直列に接続されたダイオードQ2と、
直列接続された抵抗R1およびR2とから構成され
ている。ダイオードQ2のアノードは定源流源CS2
に接続されており、カソードは負極端子Ａに接続
されている。直列接続された抵抗R1およびR2は
ダイオードQ2に並列に接続されており、抵抗R1
とR2の接続点が正極端子Ｂに接続されている。
ダイオードQ2はやはりnpnトランジスタQ2のコレ
クタ・ベース間を短絡することにより実現され
る。ダイオードQ2の順方向電圧降下をVDとする
と、端子Ａ，Ｂ間の電圧VRはR2VD／（R1＋R2）
となり、式(2)より入力クランプ電圧VcはR1VD／
（R1＋R2）となる。
第３図ｂの定電圧源VRは、定電流源CS2と、抵
抗ＲとnpnトランジスタQ2からなつている。トラ
ンジスタQ2のコレクタの定電流源CS2の出力の間
に抵抗Ｒが接続されている。定電流源CS2の出力
とトランジスタQ2のベースは短絡されている。
トランジスタQ2のエミツタは負極端子Ａに、コ
レクタは正極電子Ｂに接続されている。トランジ
スタQ2のベース・エミツタ間電圧をVDとすると、
端子Ａ，Ｂ間の電圧VRはVD−RI0となり、式(2)よ
り入力クランプ電圧VcはRI0となる。
抗ＲとnpnトランジスタQ2からなつている。トラ
ンジスタQ2のコレクタの定電流源CS2の出力の間
に抵抗Ｒが接続されている。定電流源CS2の出力
とトランジスタQ2のベースは短絡されている。
トランジスタQ2のエミツタは負極端子Ａに、コ
レクタは正極電子Ｂに接続されている。トランジ
スタQ2のベース・エミツタ間電圧をVDとすると、
端子Ａ，Ｂ間の電圧VRはVD−RI0となり、式(2)よ
り入力クランプ電圧VcはRI0となる。
第４図は本発明の第２の実施例を示す回路図で
ある。第４図に示されるように、この実施例にお
いては、npnトランジスタQ3と電源線Vccの間お
よび定電流源CS1と電源線Vccの間にそれぞれ、
pnpトランジスタQ3およびQ9が設けられている。
Q3とQ8とコレクタは接続されており、Q8のベー
スとコレクタは短絡されており、Q8のエミツタ
は電源線Vccに接続されている。Q8のベースとQ9
のベースは接続されており、Q9のエミツタは電
源線Vccに接続されており、Q9のコレクタ定電流
源CS1の入力および出力トランジスタQ7のベース
に接続されている。定電流源CS1の出力は接地さ
れている。他の構成は第１図の回路と同様であ
り、同じ符号が用いられている。電圧クランプ回
路１の構成は第１図のそれと全く同一なので、入
力端子INは入力電流IIがIx以上である限りVcにク
ランプされる。
ある。第４図に示されるように、この実施例にお
いては、npnトランジスタQ3と電源線Vccの間お
よび定電流源CS1と電源線Vccの間にそれぞれ、
pnpトランジスタQ3およびQ9が設けられている。
Q3とQ8とコレクタは接続されており、Q8のベー
スとコレクタは短絡されており、Q8のエミツタ
は電源線Vccに接続されている。Q8のベースとQ9
のベースは接続されており、Q9のエミツタは電
源線Vccに接続されており、Q9のコレクタ定電流
源CS1の入力および出力トランジスタQ7のベース
に接続されている。定電流源CS1の出力は接地さ
れている。他の構成は第１図の回路と同様であ
り、同じ符号が用いられている。電圧クランプ回
路１の構成は第１図のそれと全く同一なので、入
力端子INは入力電流IIがIx以上である限りVcにク
ランプされる。
第４図の回路の電流検出機能は次の通りであ
る。第１図の回路について説明したのと同様に、
II＝I3が成立する。pnpトランジスタQ8，Q9のベ
ース電位が等しいので、I3＝I9が成立する。従つ
て、I9とI0とを比較することはIIとI0を比較するこ
とにほかならない。I9＞I0ならばトランジスタQ7
のベースに電流が供給されて出力端子OUTは低
電位となる。I9≦I0ならばトランジスタQ7はオフ
のとなり出力端子OUTは高電位となる。
る。第１図の回路について説明したのと同様に、
II＝I3が成立する。pnpトランジスタQ8，Q9のベ
ース電位が等しいので、I3＝I9が成立する。従つ
て、I9とI0とを比較することはIIとI0を比較するこ
とにほかならない。I9＞I0ならばトランジスタQ7
のベースに電流が供給されて出力端子OUTは低
電位となる。I9≦I0ならばトランジスタQ7はオフ
のとなり出力端子OUTは高電位となる。
第５図は本発明の第３の実施例を示す回路図で
ある。第５図において、トランジスタQ3のコレ
クタ電源線Vccの間に定電流源CS3が接続されて
おり、電源線Vccと出力端子OUTの間に出力pnp
トランジスタQ10が設けられている。トランジス
タQ10のベースとトランジスタQ3のコレクタは接
続されており、トランジスタQ10のエミツタは電
源線Vccに、コレクタは出力端子OUTに持続され
ている。トランジスタQ3のベース電流を無視す
ると、トランジスタQ3のコレクタ電流はエミツ
タ電流I3にほぼ等しい。従つて、出力pnpトラン
ジスタQ10のベース電流はI0−I3である。I0＞I3の
時、すなわちI0＞I1の時はトランジスタQ10がオ
ンであり、出力端子OUTは高電位となる。I0≦I3
の時、すなわちI0≦I1の時は出力端子OUTは低電
位となる。第５図においても、電圧クランプ回路
１の構成は第１図のそれと同一であり説明を省略
する。
ある。第５図において、トランジスタQ3のコレ
クタ電源線Vccの間に定電流源CS3が接続されて
おり、電源線Vccと出力端子OUTの間に出力pnp
トランジスタQ10が設けられている。トランジス
タQ10のベースとトランジスタQ3のコレクタは接
続されており、トランジスタQ10のエミツタは電
源線Vccに、コレクタは出力端子OUTに持続され
ている。トランジスタQ3のベース電流を無視す
ると、トランジスタQ3のコレクタ電流はエミツ
タ電流I3にほぼ等しい。従つて、出力pnpトラン
ジスタQ10のベース電流はI0−I3である。I0＞I3の
時、すなわちI0＞I1の時はトランジスタQ10がオ
ンであり、出力端子OUTは高電位となる。I0≦I3
の時、すなわちI0≦I1の時は出力端子OUTは低電
位となる。第５図においても、電圧クランプ回路
１の構成は第１図のそれと同一であり説明を省略
する。
以上の説明から明らかなように、本発明によ
り、比較的簡単な回路構成によつて、１端子に入
力電流検出機能と入力電圧クランプ機能を持たせ
ることができるので、集積回路に極めて有効であ
るという効果が得られる。
り、比較的簡単な回路構成によつて、１端子に入
力電流検出機能と入力電圧クランプ機能を持たせ
ることができるので、集積回路に極めて有効であ
るという効果が得られる。
なお、本発明は前述の実施例に限定されるもの
ではなく、本発明の範囲内で様々の変形が考えら
れる。
ではなく、本発明の範囲内で様々の変形が考えら
れる。
第１図は本発明の１実施例を示す回路図、第２
図ａ，ｂはそれぞれ第１図の回路の入力電流・入
力電圧特性および入力電流・出力電圧特性を示す
波形図、第３図ａ，ｂは第１図の回路における定
電圧源VRの２つの例を示す回路図、第４図は本
発明の第２の実施例を示す回路図、そして第５図
は本発明の第３の実施例を示す回路図である。 １……電圧クランプ回路、２……電流検出回
路、VR……基準電圧源、CS1……定電流源、CS2
……定電流源、IN……入力端子、OUT……出力
端子。
図ａ，ｂはそれぞれ第１図の回路の入力電流・入
力電圧特性および入力電流・出力電圧特性を示す
波形図、第３図ａ，ｂは第１図の回路における定
電圧源VRの２つの例を示す回路図、第４図は本
発明の第２の実施例を示す回路図、そして第５図
は本発明の第３の実施例を示す回路図である。 １……電圧クランプ回路、２……電流検出回
路、VR……基準電圧源、CS1……定電流源、CS2
……定電流源、IN……入力端子、OUT……出力
端子。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を受ける単一入力端子と、 出力端子と、 該単一入力端子に接続され、該単一入力端子に
供給される入力電流が第１の所定値より大きい時
に該単一入力端子における電圧をクランプするた
めの電圧クランプ回路と、 該電圧クランプ回路に接続され、該入力端子に
供給される入力電流が第２の所定値より大きいか
否かを検出し、入力電流が第２の所定値より大き
い時に検出信号を発生する電流検出回路と、 該電流検出回路と該出力端子との間に接続さ
れ、該検出信号に応答して出力信号を該出力端子
に供給する出力回路とを備えたことを特徴とする
電圧クランプ機能付電流検出回路を備えた集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152871A JPS5854662A (ja) | 1981-09-29 | 1981-09-29 | 電圧クランプ機能付電流検出回路を備えた集積回路 |
| US06/425,654 US4525637A (en) | 1981-09-29 | 1982-09-28 | Integrated circuit having an input voltage-clamping function and an input current-detecting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152871A JPS5854662A (ja) | 1981-09-29 | 1981-09-29 | 電圧クランプ機能付電流検出回路を備えた集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854662A JPS5854662A (ja) | 1983-03-31 |
| JPH03788B2 true JPH03788B2 (ja) | 1991-01-08 |
Family
ID=15549936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152871A Granted JPS5854662A (ja) | 1981-09-29 | 1981-09-29 | 電圧クランプ機能付電流検出回路を備えた集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4525637A (ja) |
| JP (1) | JPS5854662A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055711A (en) * | 1989-02-21 | 1991-10-08 | Linear Technology Corporation | Impedance control circuit for an integrated circuit node |
| US5256919A (en) * | 1990-06-05 | 1993-10-26 | Heikka Marttila Oy | Method for preventing the oscillation of an RF power module |
| JP3656758B2 (ja) * | 1991-05-08 | 2005-06-08 | 富士通株式会社 | 動作状態検出回路 |
| JP3348576B2 (ja) * | 1995-11-10 | 2002-11-20 | ソニー株式会社 | 温度検出装置、これを搭載した半導体素子およびこれを用いたオートフォーカスシステム |
| KR101539052B1 (ko) * | 2009-03-24 | 2015-07-29 | 페어차일드코리아반도체 주식회사 | 저전압 및 과전압 검출 회로 및 그 구동 방법 |
| US8493122B1 (en) | 2012-03-01 | 2013-07-23 | Freescale Semiconductor, Inc. | Voltage clamping circuit |
| CN103215116B (zh) * | 2013-05-10 | 2015-05-13 | 福建龙岩力浩新能源有限公司 | 一种废润滑油再生工艺 |
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