JPH0648439B2

JPH0648439B2 - サンプリング周波数変換装置

Info

Publication number: JPH0648439B2
Application number: JP60045198A
Authority: JP
Inventors: 修浜田; 泰勝又
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-03-07
Filing date: 1985-03-07
Publication date: 1994-06-22
Anticipated expiration: 2009-06-22
Also published as: JPS61204700A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術（第３図）Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段（第１図）Ｆ作用Ｇ実施例（第１図，第２図）Ｈ発明の効果Ａ産業上の利用分野本発明は標本化され、量子化されたサンプル列をこれと
異なるサンプリング周期をもつサンプル列に変換するサ
ンプリング周波数変換装置に関する。

Ｂ発明の概要本発明は標本化され、量子化されたサンプル列をこれと
異なるサンプリング周期をもつサンプル列に変換するサ
ンプリング周波数変換装置において、入力サンプリング
周波数ｆｓｉを倍周したタイミングパルスをクロック入
力信号とし、出力サンプリング周波数ｆｓｏを分周した
タイミングパルスをリセット入力信号とするカウンタ
と、このカウンタの出力信号が供給されると共にこの出
力サンプリング周波数ｆｓｏを分周したタイミングパル
スをラッチ入力信号とする第１のレジスタと、この第１
のレジスタのホールドデータを一方の入力信号とするア
ダーとこのアダーの出力信号をデータ入力信号とし、こ
の出力サンプリング周波数ｆｓｏであるタイミングパル
スをラッチ入力信号とする第２のレジスタとを有し、こ
の第２のレジスタのホールドデータをこのアダーの他方
の入力信号とすると共にこの第２のレジスタのホールド
データを出力サンプル値算出用のパラメータあるいはサ
ンプリング周波数変換用の制御量として用いる様にして
入力サンプル列のサンプリング周波数ｆｓｉを所望のサ
ンプリング周波数ｆｓｏの出力サンプル列にデジタル信
号のままで変換できると共に分解精度を上げることがで
きる様にしたものである。

Ｃ従来の技術一般にＰＣＭ信号伝送方式が実用化されているが、この
実用化されているＰＣＭ信号のサンプリング周波数は例
えばコンパクトディスク（ＣＤ）では、４４．１ｋHz、
衛星放送では３２kHzと４８ｋHz、ＰＣＭプロセッサー
では４４．０５６ｋHzの如く種々異っており、この異な
るサンプリング周波数を有するＰＣＭ信号に互換性を持
たせることが要請されている。

従来このＰＣＭ信号のサンプリング周波数を変換する場
合、先ずこのＰＣＭ信号をデジタル−アナログ変換し、
この変換されたアナログ信号を再び所望のサンプリング
周波数でサンプリングし、その後量子化して所望のサン
プリング周波数のＰＣＭ信号としていた。この場合デジ
タル−アナログ変換器及びアナログ−デジタル変換器の
使用を必要とし構成が複雑となると共に高価になり、更
にデジタル−アナログ変換器、アナログ−デジタル変換
器と信号が通過するので、この信号の質が劣化する不都
合があった。

そこで先にＰＣＭ信号をデジタル信号のままでサンプリ
ング周波数を変換するサンプリング周波数変換装置とし
て第３図に示す如きものが提案さている（特開昭５７−
１１５０１５号公報）。

即ちこの第３図に於いて、(1)はサンプリング周波数を
変換しようとするサンプル列のサンプリング周波数ｆｓ
ｉ信号が供給される入力サンプリング周波数信号入力端
子を示し、この入力サンプリング周波数信号入力端子
(1)に供給されるサンプリング周波数ｆｓｉ信号を周波
数を２^Ｎ倍例えば２^７倍に倍周するＰＬＬ回路(2)に供
給し、このＰＬＬ回路(2)の出力側に得られる２^Ｎ・ｆ
ｓｉの周波数の信号をカウンタ(3)のクロック信号入力
端子ｃに供給し、また(4)は得ようとするサンプリング
周波数ｆｓｏ信号が供給される出力サンプリング周波数
信号入力端子を示し、この出力サンプリング周波数信号
入力端子(4)に供給されるサンプリング周波数ｆｓｏ信
号をカウンタ(3)のリセット端子ｒにリセット信号とし
て供給すると共にこのカウンタ(3)のカウントデータを
ラッチするレジスタ(5)のラッチ端子ｌにラッチタイミ
ング信号としてこの出力サンプリング周波数ｆｓｏ信号
を供給する。この場合、カウンタ(3)は１／ｆｓｉをカ
ウント周期としているので、Ｎビット長を必要とする。
このカウンタ(3)のカウントデータは出力サンプリング
周波数ｆｓｏでレジスタ(5)にラッチされ、その直後
に、カウンタ(3)はリセットされて、続けて０からのカ
ウントをスタートする。従ってこのレジスタ(5)に保存
されたデータは、結果的に出力サンプルポイントの直前
の入力サンプルポイントに対する位相を意味している
（ただし、この位相とは瞬時の値であり、２^Ｎを１とし
て規格化したものと考える。）。このレジスタ(5)のホ
ールドデータを演算回路(6)に供給する。また(7)はサン
プリング周波数を変換しようとするサンプル列が供給さ
れる入力サンプル列入力端子を示し、この入力サンプル
列入力端子(7)に供給される入力サンプル列を演算回路
(6)に供給し、この演算回路(6)より所望のサンプリング
周波数のサンプル列を得る為の出力サンプル列出力端子
(8)を導出する。

この場合この演算回路(6)に於いてはレジスタ(5)に得ら
れる位相データをパラメータあるいは制御量として入力
サンプル値から希望する出力サンプルポイントのサンプ
ル値を算出することができる。この位相データ｛φＪ｝
と入力サンプル列｛ｘ_ｉ｝と出力サンプル列｛ｙＪ）と
の関係を時間軸上で示すと第４図に示す如くである。こ
こで本例の理解を容易にする為この演算回路(6)の従来
構成の代表的な手法について説明する。

その手法の１つは多項式補間による出力サンプル値算出
である。第５図は多項式補間の１例として、直線補間
（１次補間）によって出力サンプル値の近似値を算出す
る手順を説明するための図である。ｘ_ｉ，ｘ_i-1は入力
サンプル列の各振幅値、ｙｊは出力サンプル値の振幅
値、φｊは出力サンプルポイントの直前の入力サンプル
ポイントに対する位相（０φｊ＜１）である。ｙｊは
ｘ_ｉ，ｘ_ｊ−１，φｊから次の関係式で求められる。

ｙｊ＝ｘ_i-1＋（ｘ_ｉ−ｘ_i-1）φｊ ……(1) この関係式はまた出力サンプルポイントの位相データが
求まれば入力サンプル列から出力サンプル列の値を導き
出せることを意味する。

さらに近似値の誤差を小さくするためより高い次数の多
項式を用いたとしても、位相データをパラメータとして
入力サンプル列から出力サンプル値を算出できることに
は変わりない。

この多項式補間演算を第３図の中の演算回路(6)で行う
場合、レジスタ(5)に保持されたデータはここに示した
位相データ｛φｊ｝そのものを示している。

また他の手法はデジタル・フィルタリングを応用した手
法である。

いま変換比がＬ／Ｍ（Ｌ，Ｍ：整数）であるようなサン
プリング周波数の変換は第６図に示す如く次のような手
順で行うことができる。

まず、入力サンプル列｛ｘ_ｉ｝の各サンプル間にＬ−１
個の０値をもつサンプルを充填する。この結果見かけ上
サンプリング周波数はＬ倍に増加するが、サンプル列の
もつ周波数スペクトルは変化しない。次にこのサンプル
列を、“L/2倍のサンプリング周波数までの範囲で、
入，出力サンプリング周波数のうち低い方のもつ信号帯
域だけを通過域とするようなローパスフィルタの特性を
有するインパルス・レスポンスからなる計数列”とたた
み込みを行うことによってＬ倍に補間されたサンプル列
が得られる。ただし、このたたみ込み演算は０づめされ
た全サンプルポイントにわたって行う必要はない。なぜ
なら、今得ようとしているのは出力サンプルポイント上
のサンプル値であり、この出力ポイントの算出だけを行
うことにより、演算回数は1/Mに削減される。

ここではローパスフィルタのインパルス・レスポンスか
らなる計数列を１例としてＫ_０，Ｋ_１，Ｋ_２，……
Ｋ_ｒ，……Ｋ_2r-1，Ｋ_2rの2r+1個の計数列としている。

入力サンプル列｛ｘ_ｉ｝とこの計数列をたたみ込んで、
出力サンプル列｛ｙｊ｝を得るという操作は次の関係式
によって示される。

ｙｊ＝……＋ｘ_i-z・Ｋ_r+L-φjL＋ｘ_i-1・Ｋ_r-φjL＋ｘ_ｉ・Ｋ_r-L-φjL＋ｘ_i+1
・Ｋ_r-2L-φjL＋……(2) （φｊ＝φ/L，1/L，2/L，……，（L-1）／Ｌ）この式から明らかなように、１つの出力サンプルを算出
するためには、係数はＬ個おきに等間隔で抽出されて積
和演算されることになる。そのため第７図に示すテーブ
ルに示すように、あらかじめＬ個おきに係数を抽出して
並べかえることによってＬ個の係数セットからなる係数
テーブルを形づくっておき、φｊの値から、適合する係
数セットを選択するようなシーケンスを組むと便利であ
る。

具体的には係数セットを別個にＲＯＭ等のメモリー素子
に記憶してアドレスを割振っておき、位相データφｊが
各々のアドレスに対応するようにして、係数セットをセ
レクトする方法等が考えられる。

以上、デジタル・フィルタリングを応用した出力サンプ
ル値算出の手法について述べたが、ここでも位相φｊを
知ることによって、これを制御量として入力サンプル列
から出力サンプル値を求められる。

以上演算回路の代表的構成の動作について述べたが、こ
れらによって得られた出力サンプル値は、いずれにして
も入力サンプル列から求めた近似値である。そして、演
算回路に供給される位相データの分解精度を高めること
が、出力サンプル値の近似誤差を減らすための必要条件
である。

Ｄ発明が解決しようとする問題点斯る第３図の従来構成に於いてはカウンタ(3)のもつ分
解精度は２^Ｎを越えることはできない。この第３図の構
成で分解精度を更に高めるためにはＰＬＬ回路(2)の倍
周比を高めなければならないが、ある範囲例えばＰＬＬ
回路(2)の出力周波数が１０ＭHz（この場合入力サンプ
リング周波数ｆｓｉが４４．１ｋHzのときＮ＝７）を越
えた倍周比拡大は技術的に困難が多く、簡単な構成では
分解精度を上げられない不都合があった。

本発明は、斯る点に鑑み簡単な構成で分解精度を向上す
ることができるようにしたものである。

Ｅ問題点を解決するための手段本発明サンプリング周波数変換装置は入力サンプリング
周波数ｆｓｉを倍周したタイミングパルスをクロック入
力信号とし、出力サンプリング周波数ｆｓｏを分周した
タイミングパルスをリセット入力信号とするカウンタ
(9)と、このカウンタ(9)の出力信号が供給されると共に
この出力サンプリング周波数ｆｓｏを分周したタイミン
グパルスをラッチ入力信号とする第１のレジスタ(10)
と、この第１のレジスタ(10)のホールドデータを一方の
入力信号とするアダー(11)と、このアダー(11)の出力信
号をデータ入力とし、この出力サンプリング周波数ｆｓ
ｏであるタイミングパルスをラッチ入力信号とする第２
のレジスタ(12)とを有し、この第２のレジスタ(12)のホ
ールドデータをこのアダー(11)の他方の入力信号とする
と共にこの第２のレジスタ(12)のホールドデータを出力
サンプル値算出用のパラメータあるいはサンプリング周
波数変換用の制御量として用いる様にしたものである。

Ｆ作用斯る本発明に於いて、従来同様に入力サンプル列のサン
プリング周波数ｆｓｉを所望のサンプリング周波数ｆｓ
ｏの出力サンプル列にデジタル信号のままで変換でき、
更に本発明に於いては第１のレジスタ(10)の内容はfso/
2^M毎に書き換えられるが、その間は同一のデータを保存
しており、この保存データを出力サンプリング周波数ｆ
ｓｏ信号毎にアダー(11)を介して累積加算し、加算結果
を第２のレジスタ(12)に保存することになり、この第２
のレジスタ(12)のホールドデータは最終的に下位ビット
が切捨てられて等価的にＭビットのシフトライト（1/2^M
の平均化）が行なわれ、これにより演算回路(6)で演算
しているので入力サンプリング周波数ｆｓｉを２^Ｎ倍に
倍周すると共に出力サンプリング周波数ｆｓｏを1/2^Mに
分周したときは分解精度は２^N+Mとなり、例えばＮ＝７
でＭ＝９のときはその分解精度は２^１６＝６５５３６と
なり、第３図構成の従来の分解精度例えば２^７＝１２８
に比較し、５１２倍となる。

Ｇ実施例以下第１図及び第２図を参照しながら本発明サンプリン
グ周波数変換装置の一実施例につき説明しよう。この第
１図に於いて第３図に対応する部分には同一符号を付
し、その詳細説明は省略する。

第１図に於いては、入力サンプリング周波数信号入力端
子(1)に供給されるサンプリング周波数を変換しようと
するサンプル列のサンプリング周波数ｆｓｉ信号を周波
数を２^Ｎ倍例えば２^７倍に倍周するＰＬＬ回路(2)に供
給し、このＰＬＬ回路(2)の出力側に得られる２^Ｎ・ｆ
ｓｉの周波数の信号をカウンタ(9)のクロック信号入力
端子ｃに供給する。また、出力サンプリング制御信号入
力端子(4)に供給される得ようとするサンプリング周波
数ｆｓｏ信号を周波数を1/2^M例えば1/2⁹に分周する1/2^M
分周器(13)に供給し、この1/2^M分周器(13)の出力側に得
られる周波数fso/2^Mの信号をカウンタ(9)のリセット端
子ｒにリセット信号として供給する。この場合カウンタ
(9)はＮ＋Ｍ以上のビット長とする。このカウンタ(9)の
カウントデータを第１のレジスタ(10)のデータ入力端子
に供給すると共に1/2^M分周器(13)の出力側に得られる周
波数fso/2^Mの信号をこの第１のレジスタ(10)のラッチ端
子ｌにラッチタイミング信号として供給する。この場合
この第１のレジスタ(10)はＮ＋Ｍ以上のビット長とす
る。この第１のレジスタ(10)のホールドデータをアダー
(11)の一方の入力端子に供給し、このアダー(11)の加算
結果を第２のレジスタ(12)のデータ入力端子に供給する
と共に出力サンプリング周波数信号入力端子(4)に供給
される出力サンプリング周波数ｆｓｏ信号をこの第２の
レジスタ(12)のラッチ端子ｌにラッチタイミング信号と
して供給する。この場合アダー(11)及び第２のレジスタ
(12)は夫々Ｎ＋２Ｍ以上のビット長を有するものとす
る。この第２のレジスタ(12)のホールドデータのうち下
位Ｍビットを除いた上位Ｎ＋Ｍビットを演算回路(6)に
供給すると共にこの第２のレジスタ(12)のホールドデー
タの全てをこのアダー(11)の他方の入力端子に供給す
る。その他は第３図と同様に構成する。

本例は上述の如く構成されているのでカウンタ(9)のカ
ウント結果は1/2^M分周器(13)の出力側に得られる周波数
fso/2^Mの信号のタイミングで第１のレジスタ(10)にラッ
チされ、この直後にカウンタ(9)の内容はリセットさ
れ、再びカウンタ(9)は０からカウントを開始する。こ
の第１のレジスタ(10)にホールドされたデータは第２の
レジスタ(12)のホールドデータと加算され、この加算結
果は出力サンプリング周波数ｆｓｏ信号ごとに改めて第
２のレジスタ(12)にラッチされる。即ち第１のレジスタ
(10)の内容は周波数fso/2^M毎に書き換えられるがその間
は同一のデータを保存しており、この保存データを出力
サンプリング周波数ｆｓｏ信号毎にアダー(11)を介して
累積加算し、この加算結果を毎回この第２のレジスタ(1
2)に保存することになる。更にこのデータの下位ビット
が除かれるという意味はＭビット下位方向へのシフト操
作することで、この操作によって演算回路(6)に送られ
る位相データは２^Ｍ回の加算平均が行われたことにな
る。

第２図にこの第１図の各部のタイミング波形図を示す。
第２図Ａは出力サンプリング周波数ｆｓｏ信号、第２図
Ｂは1/2^M分周器(13)の出力信号、第２図ＣはＰＬＬ回路
(2)の出力信号、第２図Ｄはカウンタ(9)の出力信号、第
２図Ｅは第１のレジスタ(10)の出力信号、第２図Ｆはア
ダー(11)の出力信号、第２図Ｇは第２のレジスタ(12)の
出力信号である。

この第１図の構成によって得られた位相データが実際に
Ｎ＋Ｍビットの分解精度を有していることにつき以下に
考察する。

以下の考察は１／（ｆｓｏ／２^Ｍ）の１周期間に着目し
たもので、カウント結果は２^M+Nを１として規格化して
扱う。第１のレジスタ(10)にホールドされたデータはこ
れをＱ_Ａとおけば、でＱ_Ａは表わされる。ここでτ＝１／（ｆｓｏ／
２^Ｍ）、すなわち分周器(13)の出力パルスの周期、ε_ｉ
はカウント結果の有する誤差である。

つづいてアダー(11)を通じて累積されてゆく過程にある
第２のレジスタ(12)のホールドデータをＱ_Ｂｎ（ｎ＝
０，１，２，……，２^Ｍ−１）とすると、となる。ここでＴは第２のレジスタ(12)における２
^N+2Mカウント値、Ｐ＝０又は１すなわちＰＴは第２のレ
ジスタ(12)のオーバーフローである。Ｑ_Bnの初期値Ｑ_B0
を真値；τ′_０，誤差：ε′_０に分解しＱ_B0＝τ′_０＋ε′_０ ……(5) とすると、(4)式は(6)式で示される。ただしτ′_ｎはＱ
_Bnの真値ε′_ｎは誤差を表わす。

これを真値と誤差分に分けると、この(8)式の誤差分に注目するとε′_０はこのカウント
周期における初期値のエラーである。これがに設定されていたとすれば、の範囲にε′_ｎがあることがわかる。（ここでε_ｉｍａ
ｘはε_ｉの最大値である。）第２のレジスタ(12)のホールドデータは最終的に下位Ｍ
ビットが切捨てられて等価的にＭビットのシフトライト
（１／２^Ｍの平均化）が行なわれる。この操作により最
終的に得られる位相データの誤差はとなり、Ｎ＋Ｍビット長の１ＬＳＢ以下となることがわ
かる。よって第１図の構成によって得られた位相データ
がＮ＋Ｍビットの分解精度を実現したことが確認でき
た。

この場合例えばＮ＝７でＭ＝９のときはその分解精度は
２⁷⁺⁹＝２¹⁶＝６５５３６となり、第３図構成の従来の
分解精度例えば２^７＝１２８に比較し、５１２倍とな
る。

この第２のレジスタ(12)のホールドデータの上位Ｎ＋Ｍ
ビットが演算回路(6)に供給されたときは、この演算回
路(6)に於いては従来と同様にして入力サンプル列入力
端子(7)より入力サンプル列のサンプリング周波数ｆｓ
ｉをデジタル信号のままで出力サンプリング周波数ｆｓ
ｏに変換された出力サンプル列を得ることができる。

また他の実施例として、第１図の構成のうち１部あるい
は全部をデジタルシグナルプロセッサに代表されるよう
なプログラマブル演算プロセッサを使って置き換える手
段がある。この場合、命令シーケンスを適当に設定する
ことにより、第１図の実施例と同様な機能及び効果を実
現できる。また本発明は上述実施例に限らず、本発明の
要旨を逸脱することなくその他種々の構成が取り得るこ
とは勿論である。

Ｈ発明の効果本発明に依れば入力サンプル列のサンプリング周波数ｆ
ｓｉを所望のサンプリング周波数ｆｓｏの出力サンプル
列にデジタル信号のままで変換でき、更に本発明に依れ
ばＰＬＬ回路(2)の倍周比を変えることなく分解精度を
上げることができる利益がある。

【図面の簡単な説明】

第１図は本発明サンプリング周波数変換装置の一実施例
を示す構成図、第２図は第１図のタイミング波形図、第
３図は従来のサンプリング周波数変換装置の例を示す構
成図、第４図，第５図，第６図及び第７図は夫々サンプ
リング周波数変換装置の説明に供する線図である。 (1)は入力サンプリング周波数信号入力端子、(2)はＰＬ
Ｌ回路、(4)は出力サンプリング周波数信号入力端子、
(6)は演算回路、(9)はカウンタ、(10)は第１のレジス
タ、(11)はアダー、(12)は第２のレジスタである。

Claims

【特許請求の範囲】

【請求項１】入力サンプリング周波数を倍周したタイミ
ングパルスをクロック入力信号とするカウンタと、該カウンタの出力信号が供給されると共に上記出力サン
プリング周波数を分周したタイミングパルスをラッチ入
力信号とする第１のレジスタと、該第１のレジスタのホールドデータを一方の入力信号と
するアダーと、該アダーの出力信号をデータ入力信号とし、上記出力サ
ンプリング周波数であるタイミングパルスをラッチ入力
信号とする第２のレジスタとを有し、該第２のレジスタのホールドデータを上記アダーの他方
の入力信号とすると共にこの第２のレジスタのホールド
データを出力サンプル値算出用のパラメータあるいはサ
ンプリング周波数変換用の制御量として用いることを特
徴とするサンプリング周波数変換装置。