JPH0648596B2 - 基準電圧発生回路及びその制御方法 - Google Patents
基準電圧発生回路及びその制御方法Info
- Publication number
- JPH0648596B2 JPH0648596B2 JP60299716A JP29971685A JPH0648596B2 JP H0648596 B2 JPH0648596 B2 JP H0648596B2 JP 60299716 A JP60299716 A JP 60299716A JP 29971685 A JP29971685 A JP 29971685A JP H0648596 B2 JPH0648596 B2 JP H0648596B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- line
- switch means
- binary
- voltage generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は基準電圧発生回路に関し、特にリードオンリー
メモリ（ＲＯＭ）等のＭＯＳメモリ装置、イレーサブル
・プログラマブル・リード・オンリー・メモリ（ＥＰＲ
ＯＭ）その他のＭＯＳデバイスのための基準電圧発生回
路に関する。
メモリ（ＲＯＭ）等のＭＯＳメモリ装置、イレーサブル
・プログラマブル・リード・オンリー・メモリ（ＥＰＲ
ＯＭ）その他のＭＯＳデバイスのための基準電圧発生回
路に関する。
〈従来の技術〉 良く知られているように、ＲＯＭは、情報を変更不能に
記憶するためのデバイスである。一般のＲＯＭは、情報
を記憶するための複数のアドレス及び記憶された情報を
呼出すべくアドレスを選択するための複数のアドレスラ
インを有する。このようなＲＯＭの一部が第１図に図式
的に示されている。
記憶するためのデバイスである。一般のＲＯＭは、情報
を記憶するための複数のアドレス及び記憶された情報を
呼出すべくアドレスを選択するための複数のアドレスラ
インを有する。このようなＲＯＭの一部が第１図に図式
的に示されている。
第１図に於て、従来技術に基づくＲＯＭはビットライン
１２とグラウンドとの間に接続されたＮチャンネル、即
ちＮＭＯＳトランジスタ１０を有する。図面中、トラン
ジスタに付された文字は、それがＰチャンネル（ＰＭＯ
Ｓ）トランジスタであるか、またはＮチャンネル（ＮＭ
ＯＳ）トランジスタであるかを現わしている。ＮＭＯＳ
トランジスタ１０は、ワードライン１６に接続されたゲ
ートリード１４を有する。
１２とグラウンドとの間に接続されたＮチャンネル、即
ちＮＭＯＳトランジスタ１０を有する。図面中、トラン
ジスタに付された文字は、それがＰチャンネル（ＰＭＯ
Ｓ）トランジスタであるか、またはＮチャンネル（ＮＭ
ＯＳ）トランジスタであるかを現わしている。ＮＭＯＳ
トランジスタ１０は、ワードライン１６に接続されたゲ
ートリード１４を有する。
製造に際して、ＮＭＯＳトランジスタ１０にバイナリ１
を記憶するかまたはバイナリ０を記憶するかに応じて閾
電圧値を５Ｖ以上に高めるべくチャンネルをドープする
ことにより、ＮＭＯＳトランジスタ１０を作動可能また
は作動不能状態にする。トランジスタ１０が作動可能状
態にあれば、リード過程の時に、ワードライン１６の電
圧がハイ（一般に５Ｖ）となり、トランジスタ１０をオ
ンさせることができる。しかしながら、トランジスタ１
０が作動不能である場合には、ワードライン１６の電圧
が高められても、トランジスタ１０がオンとならない。
トランジスタ１０の状態は、センス増幅器２８により検
出され、後記するように、センス増幅器２８がトランジ
スタ１０の状態を表わす出力信号を発生する。
を記憶するかまたはバイナリ０を記憶するかに応じて閾
電圧値を５Ｖ以上に高めるべくチャンネルをドープする
ことにより、ＮＭＯＳトランジスタ１０を作動可能また
は作動不能状態にする。トランジスタ１０が作動可能状
態にあれば、リード過程の時に、ワードライン１６の電
圧がハイ（一般に５Ｖ）となり、トランジスタ１０をオ
ンさせることができる。しかしながら、トランジスタ１
０が作動不能である場合には、ワードライン１６の電圧
が高められても、トランジスタ１０がオンとならない。
トランジスタ１０の状態は、センス増幅器２８により検
出され、後記するように、センス増幅器２８がトランジ
スタ１０の状態を表わす出力信号を発生する。
ビットライン１２は、ＮＭＯＳトランジスタ１８及び抵
抗器２０を介して、（一般に５Ｖである）ＶＣＣに接続
されている。ビットライン１２は、基準電圧リード２３
及びＮＭＯＳトランジスタ２４を介して基準電圧発生器
２２にも接続されている。ＮＭＯＳトランジスタ２４の
ゲートは、ＶＣＣに接続されており、トランジスタ２４
が抵抗器として機能する。
抗器２０を介して、（一般に５Ｖである）ＶＣＣに接続
されている。ビットライン１２は、基準電圧リード２３
及びＮＭＯＳトランジスタ２４を介して基準電圧発生器
２２にも接続されている。ＮＭＯＳトランジスタ２４の
ゲートは、ＶＣＣに接続されており、トランジスタ２４
が抵抗器として機能する。
作動に際して、ビットライン１２に、リード２３上の基
準電圧ＶＲＥＦが供給される。（トランジスタ１０が作
動可能または作動不能であるかに対応するように）トラ
ンジスタ１０に記憶されたデータのビットを読みたい場
合には、ワードライン１６の電圧が約５Ｖに高められ、
ＮＭＯＳトランジスタ１８のゲートリードの電圧を約５
Ｖに高めトランジスタ１８を導通させる。その場合、ト
ランジスタ１０が作動不能であれば、基準電圧ＶＲＥＦ
よりも高い電圧がノード２６に現われる。この電圧はセ
ンス増幅器２８に供給され、センス増幅器２８が、ＮＭ
ＯＳトランジスタ１０がオンしなかったことを示す出力
信号を出力リード３０に供給する。しかしながら、ＮＭ
ＯＳトランジスタ１０が作動不能であれば、ワードライ
ン１６の電圧を高めることにより、ＮＭＯＳトランジス
タ１０を閉成されたスイッチとして機能させることによ
り、ビットライン１２の電圧をグラウンドレベルに引下
げる。トランジスタ１８のゲートが高い電位であるた
め、ノード２６もグラウンド電圧レベルにプルされ、セ
ンス増幅器２８が、ＮＭＯＳトランジスタ１０がオンし
たことを表わす出力電圧をリード３０に供給する。
準電圧ＶＲＥＦが供給される。（トランジスタ１０が作
動可能または作動不能であるかに対応するように）トラ
ンジスタ１０に記憶されたデータのビットを読みたい場
合には、ワードライン１６の電圧が約５Ｖに高められ、
ＮＭＯＳトランジスタ１８のゲートリードの電圧を約５
Ｖに高めトランジスタ１８を導通させる。その場合、ト
ランジスタ１０が作動不能であれば、基準電圧ＶＲＥＦ
よりも高い電圧がノード２６に現われる。この電圧はセ
ンス増幅器２８に供給され、センス増幅器２８が、ＮＭ
ＯＳトランジスタ１０がオンしなかったことを示す出力
信号を出力リード３０に供給する。しかしながら、ＮＭ
ＯＳトランジスタ１０が作動不能であれば、ワードライ
ン１６の電圧を高めることにより、ＮＭＯＳトランジス
タ１０を閉成されたスイッチとして機能させることによ
り、ビットライン１２の電圧をグラウンドレベルに引下
げる。トランジスタ１８のゲートが高い電位であるた
め、ノード２６もグラウンド電圧レベルにプルされ、セ
ンス増幅器２８が、ＮＭＯＳトランジスタ１０がオンし
たことを表わす出力電圧をリード３０に供給する。
〈発明が解決しようとする問題点〉 ここで、基準電圧発生器２２のような基準電圧発生器を
必ずしも必要としないが、ＲＯＭからデータを読み出す
際に必要となる時間を減らすためにはこのような基準電
圧発生器を使用するのが好ましい。ビットライン１２を
バイアスするために基準電圧発生器２２を用いない場合
には、トランジスタ１８のゲートの電圧を高めた後、ト
ランジスタ１０が作動不能とあれば、トランジスタ１０
の状態を検知し得る前に、ビットライン１２がトランジ
スタ１８を介して励起されるまで待たなければならな
い。従って、ビットライン１２をバイアスすることによ
り、トランジスタ１８がオンする時刻と、トランジスタ
１０の状態を確実に示す電圧値がセンス増幅器２８の入
力リードに現われる時刻との間の時間遅れを低減するこ
とができる。
必ずしも必要としないが、ＲＯＭからデータを読み出す
際に必要となる時間を減らすためにはこのような基準電
圧発生器を使用するのが好ましい。ビットライン１２を
バイアスするために基準電圧発生器２２を用いない場合
には、トランジスタ１８のゲートの電圧を高めた後、ト
ランジスタ１０が作動不能とあれば、トランジスタ１０
の状態を検知し得る前に、ビットライン１２がトランジ
スタ１８を介して励起されるまで待たなければならな
い。従って、ビットライン１２をバイアスすることによ
り、トランジスタ１８がオンする時刻と、トランジスタ
１０の状態を確実に示す電圧値がセンス増幅器２８の入
力リードに現われる時刻との間の時間遅れを低減するこ
とができる。
第１図のＲＯＭに於て、トランジスタ１８のゲートがＹ
デコードライン３２に接続されている。Ｙデコードライ
ン３２及びワードライン１６は、ＲＯＭがアドレス信号
を受けるのに応じてそれ自身に加えられる信号により励
起される。このようにして、アドレス信号が、リード３
０に伝達されるデータの源としてＮＭＯＳトランジスタ
１０等の個々のＭＯＳトランジスタを選択することがで
きる。
デコードライン３２に接続されている。Ｙデコードライ
ン３２及びワードライン１６は、ＲＯＭがアドレス信号
を受けるのに応じてそれ自身に加えられる信号により励
起される。このようにして、アドレス信号が、リード３
０に伝達されるデータの源としてＮＭＯＳトランジスタ
１０等の個々のＭＯＳトランジスタを選択することがで
きる。
第１図に示されているように、基準電圧リード２３は、
複数のＮＭＯＳトランジスタ（トランジスタ４４、４６
及び４８）を介して、複数のビットライン（三つのビッ
トライン３８、４０及び４２）にも接続されている。ビ
ットライン３８、４０及び４２に接続されたブロック５
０、５２及び５４は、ボックス５６と同様の回路を有す
る。従って基準電圧発生器２２は複数のビットラインを
バイアスする。或る公知技術に基づくＲＯＭに於ては、
基準電圧発生器２２が２５６本のビットラインをバイア
スする。従って、ビットラインの幾つかが口−状態にプ
ルされた場合でも、基準電圧発生器２２が十分な電流を
供給し、残りのビットラインが基準電圧ＶＲＥＦに保た
れるように基準電圧発生器２２の出力インピーダンスが
十分に低くなければならない。そのため、図示されたＲ
ＯＭが選択されなかった場合でも、従来技術に基づく基
準電圧発生器２２はＲＯＭが選択されたか否かに拘らず
ビットラインをバイアスし続けなければならないため、
公知技術に基づく基準電圧発生器２２は比較的大量の電
力を消費する。公知のように、一般のシステムは、共通
のデータバスに接続された複数のＲＯＭ等のデバイスを
備えている。ＲＯＭは、一般に、当該ＲＯＭをデータの
ソースとして選択するために、ホストＣＰＵにより供給
されるセレクト信号を受けるためのセレクトピンを有す
る。
複数のＮＭＯＳトランジスタ（トランジスタ４４、４６
及び４８）を介して、複数のビットライン（三つのビッ
トライン３８、４０及び４２）にも接続されている。ビ
ットライン３８、４０及び４２に接続されたブロック５
０、５２及び５４は、ボックス５６と同様の回路を有す
る。従って基準電圧発生器２２は複数のビットラインを
バイアスする。或る公知技術に基づくＲＯＭに於ては、
基準電圧発生器２２が２５６本のビットラインをバイア
スする。従って、ビットラインの幾つかが口−状態にプ
ルされた場合でも、基準電圧発生器２２が十分な電流を
供給し、残りのビットラインが基準電圧ＶＲＥＦに保た
れるように基準電圧発生器２２の出力インピーダンスが
十分に低くなければならない。そのため、図示されたＲ
ＯＭが選択されなかった場合でも、従来技術に基づく基
準電圧発生器２２はＲＯＭが選択されたか否かに拘らず
ビットラインをバイアスし続けなければならないため、
公知技術に基づく基準電圧発生器２２は比較的大量の電
力を消費する。公知のように、一般のシステムは、共通
のデータバスに接続された複数のＲＯＭ等のデバイスを
備えている。ＲＯＭは、一般に、当該ＲＯＭをデータの
ソースとして選択するために、ホストＣＰＵにより供給
されるセレクト信号を受けるためのセレクトピンを有す
る。
〈問題点を解決するための手段〉 本発明によれば、ＲＯＭのビットラインをバイアスする
ための第１の基準電圧発生器と第２の基準電圧発生器と
が用いられる。第１の基準電圧発生器は低い出力インピ
ーダンスを有し、ＲＯＭが選択されなかった時にビット
ラインをバイアスする。ＲＯＭが選択されなかった場
合、トランジスタがいずれもビットラインから電流の供
給を受けないため、高い出力インピーダンスを有する基
準電圧発生器によりビットラインを十分にバイアスする
ことができる。このようにして、ＲＯＭが選択されなか
った時にはＲＯＭにより消費される電力を最小化するこ
とができ、ＲＯＭが選択された時には、第１の基準電圧
発生器がビットラインをバイアスすることができる。
ための第１の基準電圧発生器と第２の基準電圧発生器と
が用いられる。第１の基準電圧発生器は低い出力インピ
ーダンスを有し、ＲＯＭが選択されなかった時にビット
ラインをバイアスする。ＲＯＭが選択されなかった場
合、トランジスタがいずれもビットラインから電流の供
給を受けないため、高い出力インピーダンスを有する基
準電圧発生器によりビットラインを十分にバイアスする
ことができる。このようにして、ＲＯＭが選択されなか
った時にはＲＯＭにより消費される電力を最小化するこ
とができ、ＲＯＭが選択された時には、第１の基準電圧
発生器がビットラインをバイアスすることができる。
〈作用〉 このような基準電圧発生器を用いているため、ＲＯＭが
非選択状態から選択状態に移行するとき、ビットライン
は第２の基準電圧発生器により既に適当な電圧にバイア
スされているため、ＲＯＭが選択されてからＲＯＭが出
力リードにデータを出力するまでに要する時間遅れが極
少化される。ＲＯＭが選択されていないときにビットラ
インをバイアスしなかった場合には、ＲＯＭを選択した
後にビットラインを適当な電圧に励起するまでに多少の
時間遅れが必要となる。
非選択状態から選択状態に移行するとき、ビットライン
は第２の基準電圧発生器により既に適当な電圧にバイア
スされているため、ＲＯＭが選択されてからＲＯＭが出
力リードにデータを出力するまでに要する時間遅れが極
少化される。ＲＯＭが選択されていないときにビットラ
インをバイアスしなかった場合には、ＲＯＭを選択した
後にビットラインを適当な電圧に励起するまでに多少の
時間遅れが必要となる。
〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
第２図に於て、本発明に基づく第１の基準電圧発生器１
００は、基準電圧ライン１０２に基準電圧を供給する。
本発明の或る実施例に於ては、基準電圧発生器１００の
出力インピーダンスが約２５Ωであって、基準電圧発生
器１００により発生する基準電圧は約１Ｖである。第２
図には、約７５，０００Ωの出力インピーダンスを有す
る第２の基準電圧発生器１０４が示されている。第２の
基準電圧発生器１０４もライン１０２を約１Ｖにバイア
スする。本発明の或る実施例に於ては、ライン１０２
が、複数のトランジスタ１０８−１〜１０８−Ｎを介し
てビットライン１０６−１〜１０６−Ｎ等の複数のビッ
トラインの接続されている。
００は、基準電圧ライン１０２に基準電圧を供給する。
本発明の或る実施例に於ては、基準電圧発生器１００の
出力インピーダンスが約２５Ωであって、基準電圧発生
器１００により発生する基準電圧は約１Ｖである。第２
図には、約７５，０００Ωの出力インピーダンスを有す
る第２の基準電圧発生器１０４が示されている。第２の
基準電圧発生器１０４もライン１０２を約１Ｖにバイア
スする。本発明の或る実施例に於ては、ライン１０２
が、複数のトランジスタ１０８−１〜１０８−Ｎを介し
てビットライン１０６−１〜１０６−Ｎ等の複数のビッ
トラインの接続されている。
基準電圧発生器１００はイネーブルライン１１０に接続
されている。後記するように、ＲＯＭは、イネーブルラ
イン１１０がＲＯＭチップのセレクトピンにより制御さ
れるモード或いは、イネーブルライン１１０が常にグラ
ウンドに接続されているモードにて作動することができ
る。イネーブルライン１１０が口−状態に保たれている
場合、基準電圧発生器１００はイネーブルされ、ライン
１０２に基準電圧を供給する。イネーブルライン１１０
がハイである場合、基準電圧発生器１００がディスエー
ブルされ、ライン１０２の励起を停止する。
されている。後記するように、ＲＯＭは、イネーブルラ
イン１１０がＲＯＭチップのセレクトピンにより制御さ
れるモード或いは、イネーブルライン１１０が常にグラ
ウンドに接続されているモードにて作動することができ
る。イネーブルライン１１０が口−状態に保たれている
場合、基準電圧発生器１００はイネーブルされ、ライン
１０２に基準電圧を供給する。イネーブルライン１１０
がハイである場合、基準電圧発生器１００がディスエー
ブルされ、ライン１０２の励起を停止する。
イネーブルライン１１０は、互いに並列接続されたＰＭ
ＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ２を
介して制御リード１１２に接続されている。制御リード
１１２は、一般にＲＯＭチップのセレクトピンに接続さ
れている。イネーブルライン１１０は、ＮＭＯＳトラン
ジスタＴ３を介してグラウンドに接続されている。トラ
ンジスタＴ１、Ｔ２及びＴ３のゲートはいずれもＶＣＣ
に接続されている。後記するように、トランジスタＴ
１、Ｔ２及びＴ３の状態は、イネーブルライン１１０が
常にグラウンドに接続されているように（トランジスタ
Ｔ３がオンとなり、基準電圧発生器１００がイネーブル
される）、またはトランジスタＴ３が常にオフであるよ
うにプログラムされており、トランジスタＴ１及びＴ２
は、イネーブルライン１１０が、制御リード１１２の信
号により常時励起されるようにプログラムされる。
ＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ２を
介して制御リード１１２に接続されている。制御リード
１１２は、一般にＲＯＭチップのセレクトピンに接続さ
れている。イネーブルライン１１０は、ＮＭＯＳトラン
ジスタＴ３を介してグラウンドに接続されている。トラ
ンジスタＴ１、Ｔ２及びＴ３のゲートはいずれもＶＣＣ
に接続されている。後記するように、トランジスタＴ
１、Ｔ２及びＴ３の状態は、イネーブルライン１１０が
常にグラウンドに接続されているように（トランジスタ
Ｔ３がオンとなり、基準電圧発生器１００がイネーブル
される）、またはトランジスタＴ３が常にオフであるよ
うにプログラムされており、トランジスタＴ１及びＴ２
は、イネーブルライン１１０が、制御リード１１２の信
号により常時励起されるようにプログラムされる。
第２の基準電圧発生器１０４は、５００ＫΩの抵抗器１
１４を介してＶＣＣに接続されたゲート及びドレーンと
ライン１０２に接続されたソースとを備える第１のＮＭ
ＯＳトランジスタＴ４を有する。第２の基準電圧発生器
１０４は、更に、ライン１０２に接続されたゲート及び
ドレーンとグラウンドに接続されたソースとを有する第
２のＮＭＯＳトランジスタＴ５を有する トランジスタＴ１〜Ｔ５は、いずれもその製造過程中に
プログラムし得るものである。或る実施例に於ては、ト
ランジスタＴ１〜Ｔ５が、硼素のイオン注入過程により
プログラムされる。硼素によるイオン注入を行った場
合、ＮＭＯＳトランジスタＴ２〜Ｔ５が常にオフとな
り、ＰＭＯＳトランジスタＴ１が常にオンとなる。トラ
ンジスタＴ２〜Ｔ５が硼素によるイオン注入を受けなか
った場合には、トランジスタＴ２〜Ｔ５が常にオンとな
り、トランジスタＴ１が硼素によるイオン注入を受けな
かった場合には、トランジスタＴ１が常にオフとなる。
このイオン注入過程は、ＲＯＭの他の部分のイオン注入
と同時に行うことも、別途に行うことも可能である。別
の実施例に於ては、トランジスタＴ１〜Ｔ５が、電気接
触マスク、ゲート酸化マスク、ゲート金属化マスク等の
公知手段によりプログラムされる。更に別の実施例に於
ては、トランジスタＴ１〜Ｔ５を、製造過程の後に、Ｅ
ＰＲＯＭについて用いられるものと同様のフローティン
グゲート構造または多結晶シリコンその他のヒューズ構
造を備えることによりプログラムされる。このようにし
て、基準電圧発生器１００及び１０４は、３つのモード
のいずれかにより作動することができる。
１４を介してＶＣＣに接続されたゲート及びドレーンと
ライン１０２に接続されたソースとを備える第１のＮＭ
ＯＳトランジスタＴ４を有する。第２の基準電圧発生器
１０４は、更に、ライン１０２に接続されたゲート及び
ドレーンとグラウンドに接続されたソースとを有する第
２のＮＭＯＳトランジスタＴ５を有する トランジスタＴ１〜Ｔ５は、いずれもその製造過程中に
プログラムし得るものである。或る実施例に於ては、ト
ランジスタＴ１〜Ｔ５が、硼素のイオン注入過程により
プログラムされる。硼素によるイオン注入を行った場
合、ＮＭＯＳトランジスタＴ２〜Ｔ５が常にオフとな
り、ＰＭＯＳトランジスタＴ１が常にオンとなる。トラ
ンジスタＴ２〜Ｔ５が硼素によるイオン注入を受けなか
った場合には、トランジスタＴ２〜Ｔ５が常にオンとな
り、トランジスタＴ１が硼素によるイオン注入を受けな
かった場合には、トランジスタＴ１が常にオフとなる。
このイオン注入過程は、ＲＯＭの他の部分のイオン注入
と同時に行うことも、別途に行うことも可能である。別
の実施例に於ては、トランジスタＴ１〜Ｔ５が、電気接
触マスク、ゲート酸化マスク、ゲート金属化マスク等の
公知手段によりプログラムされる。更に別の実施例に於
ては、トランジスタＴ１〜Ｔ５を、製造過程の後に、Ｅ
ＰＲＯＭについて用いられるものと同様のフローティン
グゲート構造または多結晶シリコンその他のヒューズ構
造を備えることによりプログラムされる。このようにし
て、基準電圧発生器１００及び１０４は、３つのモード
のいずれかにより作動することができる。
高速−高電力モード 高速−高電力モードに於ては、トランジスタＴ１、Ｔ
２、Ｔ４及びＴ５がオフのままであるようにプログラム
され、トランジスタＴ３が常にオンであるようにプログ
ラムされる。トランジスタＴ１及びＴ２が常にオフであ
り、トランジスタＴ３が常にオンであるため、イネーブ
ルライン１１０はグラウンドレベルに保たれ、基準電圧
発生器１００が常にイネーブルされる。従って、基準電
圧発生器１００が、対応するＲＯＭが選択されたか否か
に拘らず常にビットライン１０６−１〜１０６−Ｎをバ
イアスする。
２、Ｔ４及びＴ５がオフのままであるようにプログラム
され、トランジスタＴ３が常にオンであるようにプログ
ラムされる。トランジスタＴ１及びＴ２が常にオフであ
り、トランジスタＴ３が常にオンであるため、イネーブ
ルライン１１０はグラウンドレベルに保たれ、基準電圧
発生器１００が常にイネーブルされる。従って、基準電
圧発生器１００が、対応するＲＯＭが選択されたか否か
に拘らず常にビットライン１０６−１〜１０６−Ｎをバ
イアスする。
後記するように、高速−高電力モードにて作動するよう
にプログラムされたＲＯＭを用いた場合、ＲＯＭを選択
してから、ＲＯＭがデータを出力するまでに要する遅延
時間が短縮される。しかしながら、この遅延時間の短縮
は、電力消費を増大させるという代償を払って達成され
たものである。
にプログラムされたＲＯＭを用いた場合、ＲＯＭを選択
してから、ＲＯＭがデータを出力するまでに要する遅延
時間が短縮される。しかしながら、この遅延時間の短縮
は、電力消費を増大させるという代償を払って達成され
たものである。
本発明に或る実施例に於ては、高速−高電力モードにあ
っては、トランジスタＴ４及びＴ５がオフであって、基
準電圧発生器１０４がディスエーブルされる。これは、
低インピーダンス基準電圧発生器１００が常にイネーブ
ルされていることにより、高インピーダンス基準電圧発
生器１０４がライン１０２をバイアスする必要を生じさ
せないようにするためである。基準電圧発生器１０４を
ディスエーブルさせることにより、基準電圧発生器１０
４は何等電力を消費しない。しかしながら、高速−高電
力モードにあって基準電圧発生器１０４をディスエーブ
ルすることは必ずしも必要なことではない。
っては、トランジスタＴ４及びＴ５がオフであって、基
準電圧発生器１０４がディスエーブルされる。これは、
低インピーダンス基準電圧発生器１００が常にイネーブ
ルされていることにより、高インピーダンス基準電圧発
生器１０４がライン１０２をバイアスする必要を生じさ
せないようにするためである。基準電圧発生器１０４を
ディスエーブルさせることにより、基準電圧発生器１０
４は何等電力を消費しない。しかしながら、高速−高電
力モードにあって基準電圧発生器１０４をディスエーブ
ルすることは必ずしも必要なことではない。
中速−中電力モード 本発明に基づき製造され、中速−中電力モードにて作動
するようにプログラムされたＲＯＭに於ては、トランジ
スタＴ１、Ｔ２、Ｔ４及びＴ５がオンのままとなるよう
にプログラムされ、トランジスタＴ３がオフのままとな
るようにプログラムされる。そのため、トランジスタＴ
３が常にオフとなり、イネーブルライン１００をグラウ
ンドレベルにプルすることがない。更に、トランジスタ
Ｔ１及びＴ２が、制御リード１１２の信号をイネーブル
ライン１１０に伝達し得るように作動している。
するようにプログラムされたＲＯＭに於ては、トランジ
スタＴ１、Ｔ２、Ｔ４及びＴ５がオンのままとなるよう
にプログラムされ、トランジスタＴ３がオフのままとな
るようにプログラムされる。そのため、トランジスタＴ
３が常にオフとなり、イネーブルライン１００をグラウ
ンドレベルにプルすることがない。更に、トランジスタ
Ｔ１及びＴ２が、制御リード１１２の信号をイネーブル
ライン１１０に伝達し得るように作動している。
このようにして、制御信号が制御リード１１２上に存在
する場合（ＲＯＭが選択されたことを意味する）、低イ
ンピーダンス基準電圧発生器１００がイネーブルされ、
ビットライン１０６−１〜１０６−Ｎをバイアスする。
しかしながら、制御リード１１２の制御信号が非励起状
態（ハイ状態）である場合、低インピーダンス基準電圧
発生器１００がディスエーブルされ、高インピーダンス
基準電圧発生器１０４がビットライン１０６−１〜１０
６−Ｎをバイアスする。
する場合（ＲＯＭが選択されたことを意味する）、低イ
ンピーダンス基準電圧発生器１００がイネーブルされ、
ビットライン１０６−１〜１０６−Ｎをバイアスする。
しかしながら、制御リード１１２の制御信号が非励起状
態（ハイ状態）である場合、低インピーダンス基準電圧
発生器１００がディスエーブルされ、高インピーダンス
基準電圧発生器１０４がビットライン１０６−１〜１０
６−Ｎをバイアスする。
本発明の或る実施例に於ては、中速−中電力モードにあ
って、制御リード１１２がハイ状態からロー状態に移行
するまでに約２００ｎｓを要し、図示されないＲＯＭの
出力リードに時間データが供給されるまでアドレスライ
ンが有効なアドレスデータを伝送する。高速モードにて
作動するようにプログラムされたＲＯＭは、約１０％
（２０ｎｓ）程度更に高速である。
って、制御リード１１２がハイ状態からロー状態に移行
するまでに約２００ｎｓを要し、図示されないＲＯＭの
出力リードに時間データが供給されるまでアドレスライ
ンが有効なアドレスデータを伝送する。高速モードにて
作動するようにプログラムされたＲＯＭは、約１０％
（２０ｎｓ）程度更に高速である。
低速−低電力モード 低速−低電力モードにあっては、トランジスタＴ１及び
Ｔ２がオン状態のままでいるようにプログラムされ、ト
ランジスタＴ３、Ｔ４及びＴ５がオフ状態のままとなる
ようにプログラムされる。トランジスタＴ４及びＴ５が
オフであるため、高インピーダンス基準電圧発生器１０
４が常にディスエーブルされ、ビットライン１０６−１
〜１０６−Ｎをバイアスすることがない。同様にしてト
ランジスタＴ３が非作動状態であって、イネーブルライ
ン１１０を接地させることがない。トランジスタＴ１及
びＴ２はいずれも作動状態であって、制御リード１１２
の信号をライン１１０に伝達する。そのため、低インピ
ーダンス基準電圧発生器１００のみがビットライン１０
６−１〜１０６−Ｎをバイアスし、高インピーダンス基
準電圧発生器１０４が何等電力を消費しないため電力消
費を低減することができる。しかしながら、低電力モー
ドにプログラムされた場合、ＲＯＭが選択されアドレス
ラインのアドレスデータが有効となる時点からデータが
出力リードに供給されるまでのアクセス時間が、中電力
モードに比較して４０〜５０％程度（約１００ｎｓ）増
大する。
Ｔ２がオン状態のままでいるようにプログラムされ、ト
ランジスタＴ３、Ｔ４及びＴ５がオフ状態のままとなる
ようにプログラムされる。トランジスタＴ４及びＴ５が
オフであるため、高インピーダンス基準電圧発生器１０
４が常にディスエーブルされ、ビットライン１０６−１
〜１０６−Ｎをバイアスすることがない。同様にしてト
ランジスタＴ３が非作動状態であって、イネーブルライ
ン１１０を接地させることがない。トランジスタＴ１及
びＴ２はいずれも作動状態であって、制御リード１１２
の信号をライン１１０に伝達する。そのため、低インピ
ーダンス基準電圧発生器１００のみがビットライン１０
６−１〜１０６−Ｎをバイアスし、高インピーダンス基
準電圧発生器１０４が何等電力を消費しないため電力消
費を低減することができる。しかしながら、低電力モー
ドにプログラムされた場合、ＲＯＭが選択されアドレス
ラインのアドレスデータが有効となる時点からデータが
出力リードに供給されるまでのアクセス時間が、中電力
モードに比較して４０〜５０％程度（約１００ｎｓ）増
大する。
本発明に基づき構成された６４ＫＲＯＭに於ける基準電
圧発生器１００及び１０４が消費する電流は、高速モー
ドにあっては約０．５ｍＡであって、中速モードにて作
動するようにプログラムされた場合には、基準電圧発生
器が消費する電流が約２０ｍＡであった。低電力モード
にあっては、ＲＯＭが選択されなかった場合に、基準電
圧発生器１００及び１０４は数ｐＡの程度の電流を消費
するのみである。従って、本発明に基づく基準電圧発生
器がこれら三つのモードのいずれかにて作動するように
プログラムすることができ、従って速度と電力消費との
間のトレードオフを定める上で多大の自由度を得ること
ができる。
圧発生器１００及び１０４が消費する電流は、高速モー
ドにあっては約０．５ｍＡであって、中速モードにて作
動するようにプログラムされた場合には、基準電圧発生
器が消費する電流が約２０ｍＡであった。低電力モード
にあっては、ＲＯＭが選択されなかった場合に、基準電
圧発生器１００及び１０４は数ｐＡの程度の電流を消費
するのみである。従って、本発明に基づく基準電圧発生
器がこれら三つのモードのいずれかにて作動するように
プログラムすることができ、従って速度と電力消費との
間のトレードオフを定める上で多大の自由度を得ること
ができる。
上記した三つのモードを第１表に要約して示す。
本発明の他の実施例に於ては、三つ以上の異なる電力消
費量及び出力インピーダンスを有する基準電圧発生器が
用いられている。これらの基準電圧発生器は、速度／電
力消費量間のトレードオフの選択自由度の大きいＲＯＭ
を提供するようにビットラインをバイアスするべくプロ
グラム可能に選択されることとなる。
費量及び出力インピーダンスを有する基準電圧発生器が
用いられている。これらの基準電圧発生器は、速度／電
力消費量間のトレードオフの選択自由度の大きいＲＯＭ
を提供するようにビットラインをバイアスするべくプロ
グラム可能に選択されることとなる。
第３図は基準電圧発生器１００及び１０４の一実施例を
図式的に示す。第２図の抵抗器１１４が、第３図に於て
は、同等の機能を果たすトランジスタＱ７により置換さ
れている。第３図に示されたこれらのトランジスタの寸
法が、第４図に示された表記法に基づいて従来通りに定
義される。例えば、トランジスタＱ７は５μの幅と１０
μの長さを有し、表記法“5/10”によって特定されトラ
ンジスタＱ１は１５μの幅と１０μの長さとを有し、表
記法“5/10”によって特定される。一方の寸法のみが示
されている場合は、幅を現わし、その長さは３μであ
る。例えばトランジスタＱ１３は６μの幅と３μの長さ
とを有する。
図式的に示す。第２図の抵抗器１１４が、第３図に於て
は、同等の機能を果たすトランジスタＱ７により置換さ
れている。第３図に示されたこれらのトランジスタの寸
法が、第４図に示された表記法に基づいて従来通りに定
義される。例えば、トランジスタＱ７は５μの幅と１０
μの長さを有し、表記法“5/10”によって特定されトラ
ンジスタＱ１は１５μの幅と１０μの長さとを有し、表
記法“5/10”によって特定される。一方の寸法のみが示
されている場合は、幅を現わし、その長さは３μであ
る。例えばトランジスタＱ１３は６μの幅と３μの長さ
とを有する。
第３図に於て、イネーブルライン１１０はＮＭＯＳトラ
ンジスタＱ１３及び一対のＣＭＯＳインバータ２００及
び２０２に接続されている。ＣＭＯＳインバータ２００
及び２０２は、リード２０１及び２０３にそれぞれ出力
信号を供給する。リード２０１はＮＭＯＳトランジスタ
Ｑ３及びＱ４のゲート並びにトランジスタＱ３のドレー
ンに接続されている。トランジスタＱ３のソースはＮＭ
ＯＳトランジスタＱ５を介してグラウンドに接続されて
いる。トランジスタＱ４のドレーンは、ＶＣＣに接続さ
れており、トランジスタＱ４のソースは、ＮＭＯＳトラ
ンジスタＱ６を介してグラウンドに接続されている。Ｃ
ＭＯＳインバータ２０２の出力リード２０３は、トラン
ジスタＱ５及びＱ６のゲート間に接続されたＮＭＯＳト
ランジスタＱ１０のゲートに接続されている。出力ライ
ン１０２は、トランジスタＱ４のソース、トランジスタ
Ｑ６のドレーン及びトランジスタＱ５のゲートに接続さ
れている。
ンジスタＱ１３及び一対のＣＭＯＳインバータ２００及
び２０２に接続されている。ＣＭＯＳインバータ２００
及び２０２は、リード２０１及び２０３にそれぞれ出力
信号を供給する。リード２０１はＮＭＯＳトランジスタ
Ｑ３及びＱ４のゲート並びにトランジスタＱ３のドレー
ンに接続されている。トランジスタＱ３のソースはＮＭ
ＯＳトランジスタＱ５を介してグラウンドに接続されて
いる。トランジスタＱ４のドレーンは、ＶＣＣに接続さ
れており、トランジスタＱ４のソースは、ＮＭＯＳトラ
ンジスタＱ６を介してグラウンドに接続されている。Ｃ
ＭＯＳインバータ２０２の出力リード２０３は、トラン
ジスタＱ５及びＱ６のゲート間に接続されたＮＭＯＳト
ランジスタＱ１０のゲートに接続されている。出力ライ
ン１０２は、トランジスタＱ４のソース、トランジスタ
Ｑ６のドレーン及びトランジスタＱ５のゲートに接続さ
れている。
実際の作動に際して、ライン１１０にロ−信号が存在す
る場合、出力リード２０１及び２０３はいずれもハイ状
態にある。従って、ＮＭＯＳトランジスタＱ１０がオン
となり、ＮＭＯＳトランジスタＱ１３がオフとなる。従
って、ライン１０２の出力信号がトランジスタＱ６のゲ
ート及びトランジスタＱ５のゲートに供給される。基準
電圧ライン１０２の基準電圧が所望値よりも高い場合、
トランジスタＱ６のゲートの信号が所望値よりも高くな
り、トランジスタＱ６がより大量の電流を通過させ、リ
ード１０２の電圧を降下させる。更に、ライン１０２の
電圧が高過ぎる場合、トランジスタＱ５がより大量の電
流を通過させるようになり、リード２０１の電圧を降下
させ、更にトランジスタＱ４が、ＶＣＣからライン１０
２に向けて流れる電流の通過量を低減させるようにな
る。
る場合、出力リード２０１及び２０３はいずれもハイ状
態にある。従って、ＮＭＯＳトランジスタＱ１０がオン
となり、ＮＭＯＳトランジスタＱ１３がオフとなる。従
って、ライン１０２の出力信号がトランジスタＱ６のゲ
ート及びトランジスタＱ５のゲートに供給される。基準
電圧ライン１０２の基準電圧が所望値よりも高い場合、
トランジスタＱ６のゲートの信号が所望値よりも高くな
り、トランジスタＱ６がより大量の電流を通過させ、リ
ード１０２の電圧を降下させる。更に、ライン１０２の
電圧が高過ぎる場合、トランジスタＱ５がより大量の電
流を通過させるようになり、リード２０１の電圧を降下
させ、更にトランジスタＱ４が、ＶＣＣからライン１０
２に向けて流れる電流の通過量を低減させるようにな
る。
逆に、基準電圧リード１０２に供給される基準電圧が低
過ぎる場合、トランジスタＱ６のゲートの電圧が低過ぎ
ることとなり、トランジスタＱ６を通過する電流値が減
少する。同様に、トランジスタＱ５も、より小さな電流
を通過させることとなり、トランジスタＱ４のゲートの
電圧が上昇し、トランジスタＱ４が、ＶＣＣからリード
１０２に向けて、より大量の電流を通過させるようにな
る。このようにして、基準電圧発生器１００内の負帰還
路が、ライン１０２の電圧を約１Ｖの一定レベルに保持
する。
過ぎる場合、トランジスタＱ６のゲートの電圧が低過ぎ
ることとなり、トランジスタＱ６を通過する電流値が減
少する。同様に、トランジスタＱ５も、より小さな電流
を通過させることとなり、トランジスタＱ４のゲートの
電圧が上昇し、トランジスタＱ４が、ＶＣＣからリード
１０２に向けて、より大量の電流を通過させるようにな
る。このようにして、基準電圧発生器１００内の負帰還
路が、ライン１０２の電圧を約１Ｖの一定レベルに保持
する。
ライン１１０の電圧がハイ状態の場合（ＲＯＭが選択さ
れなかった場合）、リード２０１及び２０３の出力信号
がいずれもローであって、トランジスタＱ１０及びＱ４
をオフさせる。同様にして、トランジスタＱ１３がオン
となり、トランジスタＱ６のゲートの電圧を接地電圧に
下げる。従って、低インピーダンス基準電圧発生器１０
０がディスエーブルされ、基準電圧発生器１００からラ
イン１０２に向けて何等の電流も流れない。そのとき、
トランジスタＴ４及びＴ５が作動状態となるようにプロ
グラムされていれば、リード１０２へのバイアス電圧の
供給源が高インピーダンス基準電圧発生器１０４のみと
なる。
れなかった場合）、リード２０１及び２０３の出力信号
がいずれもローであって、トランジスタＱ１０及びＱ４
をオフさせる。同様にして、トランジスタＱ１３がオン
となり、トランジスタＱ６のゲートの電圧を接地電圧に
下げる。従って、低インピーダンス基準電圧発生器１０
０がディスエーブルされ、基準電圧発生器１００からラ
イン１０２に向けて何等の電流も流れない。そのとき、
トランジスタＴ４及びＴ５が作動状態となるようにプロ
グラムされていれば、リード１０２へのバイアス電圧の
供給源が高インピーダンス基準電圧発生器１０４のみと
なる。
以上本発明を特定の実施例について説明したが、当業者
であれば、本発明の概念から逸脱することなく種々の変
形変更を加えて本発明を実施することができる。例え
ば、本発明に基づく基準電圧発生器は、イレーサブル・
プログラマブル・リードオンリー・メモリ（ＥＰＲＯ
Ｍ）、エレクトリカー・イレーサブル・プログラマブル
・リード・オンリー・メモリ（ＥＥＰＲＯＭ）、ヒュー
ズによるプログラマブル・リード・オンリー・メモリ
（ＰＲＯＭ）或いはＲＯＭ等に好適に応用し得るが、同
様の構造を有するランダムアクセスメモリ（ＲＡＭ）或
いは他の集積回路からなる他の形式のデバイスについて
も応用可能である。
であれば、本発明の概念から逸脱することなく種々の変
形変更を加えて本発明を実施することができる。例え
ば、本発明に基づく基準電圧発生器は、イレーサブル・
プログラマブル・リードオンリー・メモリ（ＥＰＲＯ
Ｍ）、エレクトリカー・イレーサブル・プログラマブル
・リード・オンリー・メモリ（ＥＥＰＲＯＭ）、ヒュー
ズによるプログラマブル・リード・オンリー・メモリ
（ＰＲＯＭ）或いはＲＯＭ等に好適に応用し得るが、同
様の構造を有するランダムアクセスメモリ（ＲＡＭ）或
いは他の集積回路からなる他の形式のデバイスについて
も応用可能である。
また、両基準電圧発生器１００及び１０４間の出力イン
ピーダンスの比率も、上記実施例に於ては１００倍とさ
れたが、これは単なる一例であって、他の比率を用い得
ることは云うまでもない。
ピーダンスの比率も、上記実施例に於ては１００倍とさ
れたが、これは単なる一例であって、他の比率を用い得
ることは云うまでもない。
第１図は公知技術に基づき構成されたＲＯＭのダイヤグ
ラム図である。 第２図は本発明に基づき構成された一対の基準電圧発生
器を示すブロック図である。 第３図は本発明に基づき構成された基準電圧発生器を詳
細に示すダイヤグラム図である。 第４図は第３図のトランジスタの幅及び長さを定義する
図である。 １０……トランジスタ、１２……ビットライン １４……リード、１６……ワードライン １８……トランジスタ、２０……抵抗器 ２２……基準電圧発生器、２３……リード ２４……トランジスタ、２６……ノード ２８……センス増幅器、３０……リード ３８、４０、４２……ビットライン ４４、４６、４８……トランジスタ ５０、５２、５４、５６……ブロック １００……基準電圧発生器 １０２……リード、１０４……基準電圧発生器 １０６……ビットライン、１０８……トランジスタ １１０……イネーブルライン １１２……制御リード、１１４……抵抗器 ２００、２０２……インバータ ２０１、２０３……リード
ラム図である。 第２図は本発明に基づき構成された一対の基準電圧発生
器を示すブロック図である。 第３図は本発明に基づき構成された基準電圧発生器を詳
細に示すダイヤグラム図である。 第４図は第３図のトランジスタの幅及び長さを定義する
図である。 １０……トランジスタ、１２……ビットライン １４……リード、１６……ワードライン １８……トランジスタ、２０……抵抗器 ２２……基準電圧発生器、２３……リード ２４……トランジスタ、２６……ノード ２８……センス増幅器、３０……リード ３８、４０、４２……ビットライン ４４、４６、４８……トランジスタ ５０、５２、５４、５６……ブロック １００……基準電圧発生器 １０２……リード、１０４……基準電圧発生器 １０６……ビットライン、１０８……トランジスタ １１０……イネーブルライン １１２……制御リード、１１４……抵抗器 ２００、２０２……インバータ ２０１、２０３……リード
Claims (20)
- 【請求項１】基準電圧発生回路であって、 基準電圧ラインと、 前記基準電圧ラインに選択的に接続された出力と、第１
及び第２のバイナリ電圧レベルを受けるための入力イネ
ーブルラインと、前記入力イネーブルラインの前記第１
のバイナリ電圧レベルに応答して、前記基準電圧ライン
に第１の基準電圧を加えるべく、後記第１の基準電圧発
生器を駆動するようにプログラム可能な、前記入力イネ
ーブルラインに接続された第１のスイッチ手段とを備え
た第１の基準電圧発生器と、 前記基準電圧ラインに選択的に接続され、プログラム可
能な第２のスイッチ手段を備えた第２の基準電圧発生器
とを備え、 前記第２の基準電圧発生器が、前記第１の基準電圧発生
器よりも高い出力インピーダンスを有し、前記第１の基
準電圧発生器または前記第２の基準電圧発生器またはそ
の両方によって、前記基準電圧ラインに選択的に基準電
圧が加えられることにより、予め選択された要求を満た
すように前記基準電圧発生回路の応答時間及び電力を変
更し得るようにしたことを特徴とする基準電圧発生回
路。 - 【請求項２】前記第１のスイッチ手段が少なくとも一つ
のＭＯＳトランジスタを有し、前記第２のスイッチ手段
が少なくとも一つのＭＯＳトランジスタを備え、前記両
スイッチ手段の導通状態が、前記両ＭＯＳトランジスタ
のチャンネルのドーピングにより選択的にプログラムさ
れていることを特徴とする特許請求の範囲第１項に記載
の基準電圧発生回路。 - 【請求項３】前記第１及び第２のスイッチ手段が、低
速、低電力の回路の要求または高速、大電力の回路の要
求のいずれかのためにプログラム可能であり、 前記第２のスイッチ手段を含む前記第２の基準電圧発生
器が、 第１の電圧源に接続された第１のリードと第２のリード
との間に電気抵抗を形成するための手段と、 前記第２のリードに接続されたゲート及びドレーンと、
前記基準電圧ラインに接続されたソースとを有する第１
のＭＯＳトランジスタと、 グラウンドに接続されたソースと、前記第１のＭＯＳト
ランジスタのソースに接続されたドレーン及びゲートと
を有する第２のＭＯＳトランジスタとを有し、 前記第１及び第２のＭＯＳトランジスタが前記低速−低
電力の回路の要求を満たすようにオフすることを特徴と
する特許請求の範囲第１項に記載の基準電圧発生回路。 - 【請求項４】前記第１及び第２のＭＯＳトランジスタ
が、前記第１及び第２のＭＯＳトランジスタのチャンネ
ルをドーピングする過程にプログラムされ、前記第１及
び第２のＭＯＳトランジスタが、前記ドーピングの結果
として非導通となることを特徴とする特許請求の範囲第
３項に記載の基準電圧発生回路。 - 【請求項５】前記第１及び第２のスイッチ手段が、中速
度、中電力の回路の要求を提供するようにプログラム可
能であり、前記イネーブルラインの前記基準電圧ライン
に加えられる前記第１のバイナリ電圧に応答して、前記
第１の基準電圧発生器がオンとなり、前記イネーブルラ
インの前記第１のバイナリ電圧レベルとは逆の第２のバ
イナリ電圧レベルに応答して、前記第１の基準電圧発生
器がオフとなり、前記第１のスイッチ手段が、前記入力
イネーブルラインを外部の電圧手段に常に接続するよう
にプログラム可能であり、前記第２のスイッチ手段を含
む前記第２の基準電圧発生器が、連続的に前記基準電圧
ラインに第２の基準電圧を加え、前記第２のスイッチ手
段が、前記第２の基準電圧発生器を前記基準電圧ライン
に常に接続するようにプログラム可能であることを特許
請求の範囲第１項に記載の基準電圧発生回路。 - 【請求項６】前記第１及び第２のスイッチ手段がＭＯＳ
トランジスタからなり、前記第１及び第２のスイッチ手
段が、これらトランジスタのチャンネルにドーパントを
注入する過程によりプログラム可能な導通状態を有する
ことを特徴とする特許請求の範囲第３項に記載の基準電
圧発生回路。 - 【請求項７】前記第１の基準電圧発生器が、 前記イネーブルラインに接続された入力リードと、出力
リードとを有する第１のインバータと、 前記イネーブルラインに接続された入力リードと、出力
リードとを有する第２のインバータと、 第１のリードと第２のリードとを有すると共に、前記第
２のインバータの出力リードの信号が第１のバイナリ状
態の時に導通し、前記第２のインバータの出力リードが
前記第１のバイナリ状態とは逆の第２のバイナリ状態に
あるときに非導通となる第１のプログラム可能でないス
イッチ手段と、 前記第１のインバータの出力リードに接続されたドレー
ン及びゲートとソースとを有する第１のＮＭＯＳトラン
ジスタと、 前記第１のＮＭＯＳトランジスタのソースに接続された
ドレーンと、前記第１のプログラム可能ではないスイッ
チ手段の前記第１のリードに接続されたゲートと、グラ
ウンドに接続されたソースとを有する第２のＮＭＯＳト
ランジスタと、 前記第１のインバータの出力リードに接続されたゲート
と、電圧源に接続されたドレーンと、前記基準電圧ライ
ンに接続されたソースとを有する第３のＮＭＯＳトラン
ジスタと、 グラウンドに接続されたソースと、前記第１のプログラ
ム可能ではないスイッチ手段の前記第２のリードに接続
されたゲートと、前記基準電圧ラインに接続されたドレ
ーンとを有する第４のＮＭＯＳトランジスタとを備え、 前記基準電圧ラインが、前記第１のプログラム可能では
ないスイッチ手段の前記第１のリードに接続されている
ことを特徴とする特許請求の範囲第１項に記載の基準電
圧発生回路。 - 【請求項８】前記第１の基準電圧発生器が更に、前記イ
ネーブルラインが前記第１のバイナリ状態にあるとき
に、前記第４のＮＭＯＳトランジスタのゲートをグラウ
ンドに接続するための第２のプログラム可能ではないス
イッチ手段を備えることを特徴とする特許請求の範囲第
７項に記載の基準電圧発生回路。 - 【請求項９】前記第１及び第２のスイッチ手段が、高速
−高電力の回路の要求を提供するようにプログラム可能
であり、 前記第２のスイッチ手段が、前記第２の基準電圧発生器
を前記第２の基準電圧ラインから遮断するように常にデ
ィスエーブル状態にプログラムされ、 前記第１のスイッチ手段が、グラウンド電位である第１
のバイナリ電圧レベルが前記イネーブルラインに存在す
る時に、前記第１の基準電圧発生器を駆動させ、前記基
準電圧ラインに連続的に電圧を加えるようにプログラム
されていることを特徴とする特許請求の範囲第１項に記
載の基準電圧発生回路。 - 【請求項１０】前記第１及び第２のスイッチ手段が、中
速、中電力の制御用回路の要求を提供するべくプログラ
ム可能であり、 前記第２のスイッチ手段が前記第２の基準電圧発生器を
駆動し、前記基準電圧ラインに電圧が加えられるように
常にイネーブル状態となるようにプログラム可能であ
り、 前記第１のスイッチ手段が、前記外部の電圧手段を前記
イネーブルラインに常に接続するようにプログラム可能
であり、 前記イネーブルラインに前記第１のバイナリ電圧レベル
が加えられた時に、前記第１の基準電圧発生器を駆動し
て前記基準電圧ラインに電圧を加え、かつ前記第２のバ
イナリ電圧レベルが加えられた時に、前記第１の基準電
圧発生器を停止させるために、前記第２のバイナリ電圧
レベルがハイバイナリ電圧レベルであることを特徴とす
る特許請求の範囲第１項に記載の基準電圧発生回路。 - 【請求項１１】前記第１及び第２のスイッチ手段が、低
速、低電力の制御用回路の要求を提供するようにプログ
ラム可能であり、 前記第２のスイッチ手段が、前記第２の基準電圧発生器
を前記基準電圧ラインから遮断するように常にディスエ
ーブル状態となるようにプログラム可能であり、 前記第１のスイッチ手段が、前記外部の電圧手段を前記
イネーブルラインに常に接続するようにプログラム可能
であり、 前記第１のバイナリ電圧レベルが前記イネーブルライン
に加えられた時に、前記基準電圧ラインに電圧が加えら
れるように前記第１の基準電圧発生器を駆動させ、かつ
前記第２のバイナリ電圧レベルが前記イネーブルライン
に加えられた時、前記第１基準電圧発生器を停止させる
ために、前記第１のバイナリ電圧レベルがローバイナリ
電圧レベルであることを特徴とする特許請求の範囲第１
項に記載の基準電圧発生回路。 - 【請求項１２】前記第１及び第２のスイッチ手段が、前
記集積回路の製造中に選択的にドープすることによって
プログラム可能なトランジスタからなることを特徴とす
る特許請求の範囲第９項乃至第１１項のいずれかに記載
の基準電圧発生回路。 - 【請求項１３】基準電圧ラインと、 基準電圧を前記ラインに加えるべく前記基準ラインに選
択的に接続された第１の基準電圧発生器と、 前記基準電圧ラインに選択的に接続された第２の基準電
圧発生器と、 前記第１の基準電圧発生器に接続され、かつ第１のプロ
グラム可能なスイッチ手段によって、グラウンド、また
はハイ及びローのバイナリ制御信号の外部電圧源に選択
的に接続されるイネーブルラインとを有し、 前記第１のプログラム可能なスイッチ手段が、前記イネ
ーブルラインとグラウンドとの間に接続された第１のＭ
ＯＳトランジスタと、 前記外部電圧源からの前記バイナリ制御信号を受けるた
めの端子と、 前記端子と前記イネーブルラインとの間に接続されたＭ
ＯＳトランジスタ手段を有し、 前記イネーブルラインにハイのバイナリ制御信号が加え
られているときに前記第１の基準電圧発生器が非作動状
態となることを特徴とする基準電圧発生回路に於て、前
記第１のＭＯＳトランジスタ及び前記ＭＯＳトランジス
タ手段の導通状態をプログラムして前記基準電圧発生回
路を制御する方法であって、 （ｉ）前記回路の製造に際して、回路の動作要求を、高
速−高電力と、中速−中電力と、低速−低電力とからな
る集合から選択する過程と、 （ii）前記過程（ｉ）で選択された前記回路の動作要求
に基づいて、前記第１のＭＯＳトランジスタと前記ＭＯ
Ｓトランジスタ手段のいずれか一方を作動不能にする過
程とを有することを特徴とする基準電圧発生回路の制御
方法。 - 【請求項１４】前記第１のＭＯＳトランジスタと前記Ｍ
ＯＳトランジスタ手段とを作動不能にする過程が、前記
第１のＭＯＳトランジスタと前記ＭＯＳトランジスタ手
段とのチャンネルにイオンを注入する過程を有すること
を特徴とする特許請求の範囲第１３項に記載の制御方
法。 - 【請求項１５】前記ＭＯＳトランジスタ手段が、並列接
続された第２及び第３のＭＯＳトランジスタを有し、 前記第２及び第３のＭＯＳトランジスタが、前記過程
（ｉ）で選択された前記回路の制御要求に基づいて、前
記過程（ii）でプログラム可能なことを特徴とする特許
請求の範囲第１３項に記載の制御方法。 - 【請求項１６】前記過程（ｉ）が、前記回路の動作のた
めに、高速−高電力の回路の制御要求を選択する過程か
らなり、 前記過程（ii）が、前記第２及び第３のＭＯＳトランジ
スタを永久的に動作不能にすることによって前記制御要
求を満たし、 その結果前記イネーブルラインがグランドに接続される
ことを特徴とする特許請求の範囲第１５項に記載の制御
方法。 - 【請求項１７】前記過程（ｉ）が、前記回路の動作のた
めに、低速−低電力の回路の制御要求を選択する過程か
らなり、 前記過程（ii）が、前記第１のＭＯＳトランジスタのみ
を永久的に動作不能にすることによって前記制御要求を
満たすことを特徴とする特許請求の範囲第１５項に記載
の制御方法。 - 【請求項１８】前記第１の基準電圧発生器が、前記イネ
ーブルラインに第１のバイナリ信号が加えられた時に、
前記基準電圧ラインに基準電圧を加え、 前記第２の基準電圧発生器が永久的に動作不能にされ、 前記第１のバイナリ信号がローバイナリ電圧レベルであ
ることを特徴とする特許請求の範囲第１７項に記載の制
御方法。 - 【請求項１９】前記基準電圧発生回路の前記第２の基準
電圧発生器が、 ＤＣ電圧を受けるための第１のリードと第２のリードと
を有する抵抗手段と、 前記抵抗手段の前記第２のリードに接続されたゲート及
びドレーンと、前記基準電圧リードに接続されたソース
とを有する第４のＭＯＳトランジスタと、 前記基準電圧ラインに接続されたゲート及びドレーン
と、グラウンドに接続されたソースとを有する第５のＭ
ＯＳトランジスタとを有し、 前記過程（ii）が、前記第４及び第５のトランジスタを
作動不能にすることによって前記過程（ｉ）の前記要求
を満たすことを援助することを特徴とする特許請求の範
囲第１６項若しくは第１７項に記載の制御方法。 - 【請求項２０】前記第４及び第５のトランジスタを作動
不能にする前記過程（ii）が更に、前記第４及び第５の
トランジスタのチャンネルに対してイオン注入を行うこ
とを特徴とする特許請求の範囲第１９項に記載の制御方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US719928 | 1985-04-04 | ||
| US06/719,928 US4754167A (en) | 1985-04-04 | 1985-04-04 | Programmable reference voltage generator for a read only memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61233499A JPS61233499A (ja) | 1986-10-17 |
| JPH0648596B2 true JPH0648596B2 (ja) | 1994-06-22 |
Family
ID=24891956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60299716A Expired - Fee Related JPH0648596B2 (ja) | 1985-04-04 | 1985-12-26 | 基準電圧発生回路及びその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4754167A (ja) |
| EP (1) | EP0197205A2 (ja) |
| JP (1) | JPH0648596B2 (ja) |
| CA (1) | CA1250954A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4804865A (en) * | 1987-03-19 | 1989-02-14 | Harris Corporation | Fast voltage reference stabilization circuit |
| JP3071434B2 (ja) * | 1988-02-02 | 2000-07-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ |
| US4984211A (en) * | 1988-02-16 | 1991-01-08 | Texas Instruments Incorporated | Battery backup bus scheme for an ECL BiCMOS SRAM |
| KR910007740B1 (ko) * | 1989-05-02 | 1991-09-30 | 삼성전자 주식회사 | 비트라인 안정화를 위한 전원전압 추적회로 |
| US5265256A (en) * | 1991-07-01 | 1993-11-23 | Motorola, Inc. | Data processing system having a programmable mode for selecting operation at one of a plurality of power supply potentials |
| US5260643A (en) * | 1992-07-16 | 1993-11-09 | National Semiconductor Corporation | Programmable reference voltage generator |
| KR940017214A (ko) * | 1992-12-24 | 1994-07-26 | 가나이 쓰토무 | 기준전압 발생회로 |
| US5537065A (en) * | 1994-09-15 | 1996-07-16 | Lsi Logic Corporation | Programmable voltage detection system |
| US6659172B1 (en) * | 1998-04-03 | 2003-12-09 | Alliedsignal Inc. | Electro-hydrodynamic heat exchanger |
| US6587323B1 (en) * | 1999-12-22 | 2003-07-01 | Intel Corporation | Dual pseudo reference voltage generation for receivers |
| US6744659B1 (en) | 2002-12-09 | 2004-06-01 | Analog Devices, Inc. | Source-biased memory cell array |
| CN115792364B (zh) * | 2023-02-07 | 2023-05-02 | 南京美斯玛微电子技术有限公司 | 一种基于待机状态分析的功耗计算方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5079360U (ja) * | 1973-11-21 | 1975-07-09 | ||
| JPS5813519Y2 (ja) * | 1978-08-31 | 1983-03-16 | 富士通株式会社 | 半導体記憶装置 |
| US4460835A (en) * | 1980-05-13 | 1984-07-17 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator |
| JPS5848099U (ja) * | 1981-09-24 | 1983-03-31 | 日本電気株式会社 | チツプセレクト回路 |
| JPS5812679B2 (ja) * | 1981-10-12 | 1983-03-09 | 日本電気株式会社 | 不揮発性絶縁ゲ−ト半導体メモリの周辺回路方式 |
| JPS5936393A (ja) * | 1982-08-20 | 1984-02-28 | Mitsubishi Electric Corp | 不揮発性半導体メモリ装置 |
| JPS59116986A (ja) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-04-04 US US06/719,928 patent/US4754167A/en not_active Expired - Lifetime
- 1985-12-07 EP EP85202031A patent/EP0197205A2/en not_active Withdrawn
- 1985-12-26 JP JP60299716A patent/JPH0648596B2/ja not_active Expired - Fee Related
-
1986
- 1986-02-06 CA CA000501244A patent/CA1250954A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4754167A (en) | 1988-06-28 |
| EP0197205A2 (en) | 1986-10-15 |
| JPS61233499A (ja) | 1986-10-17 |
| CA1250954A (en) | 1989-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3259243B2 (ja) | 半導体メモリ装置の感知増幅器 | |
| US4963769A (en) | Circuit for selective power-down of unused circuitry | |
| US7184299B2 (en) | Nonvolatile SRAM memory cell | |
| JPH0224897A (ja) | メモリ回路及びメモリアレイ | |
| GB2250842A (en) | Cross coupled differential sense amplifier | |
| JPH0648596B2 (ja) | 基準電圧発生回路及びその制御方法 | |
| JP4169288B2 (ja) | 低出力装置用電源投入検出回路 | |
| KR100295159B1 (ko) | 메모리용저전력감지증폭기 | |
| KR960019304A (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| WO2001084554A1 (en) | Reduction of data dependent power supply noise when sensing the state of a memory cell | |
| JP2003157675A (ja) | 半導体メモリ装置 | |
| KR100331550B1 (ko) | 반도체 메모리장치의 감지증폭기 | |
| KR100475745B1 (ko) | 반도체 메모리 장치에 적합한 중간 전압 발생기 | |
| JPH10188560A (ja) | 半導体集積回路 | |
| JP3081754B2 (ja) | プログラマブル半導体集積回路 | |
| KR0164808B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| JP2001357685A (ja) | 書込可能な読出専用メモリ | |
| KR20030014350A (ko) | 플래시메모리용 승압레벨 클램프회로 | |
| US5682117A (en) | Half power supply voltage generating circuit in a semiconductor memory device | |
| KR100223849B1 (ko) | 반도체 메모리장치 | |
| JPH0278090A (ja) | メモリ装置の供給電圧安定化回路 | |
| JP3759212B2 (ja) | センスアンプの駆動信号発生回路 | |
| US6353560B1 (en) | Semiconductor memory device | |
| US7193888B2 (en) | Nonvolatile memory circuit based on change in MIS transistor characteristics | |
| US6552943B1 (en) | Sense amplifier for dynamic random access memory (“DRAM”) devices having enhanced read and write speed |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |