JPS61233499A

JPS61233499A - 基準電圧発生回路及びその制御方法

Info

Publication number: JPS61233499A
Application number: JP60299716A
Authority: JP
Inventors: セシル・コンクル; クアジ・マムード
Original assignee: American Microsystems Holding Corp
Current assignee: American Microsystems Holding Corp
Priority date: 1985-04-04
Filing date: 1985-12-26
Publication date: 1986-10-17
Anticipated expiration: 2009-06-22
Also published as: JPH0648596B2; US4754167A; EP0197205A2; CA1250954A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は基準電圧発生回路に関し、特にリードオンリー
メモリ（ＲＯＭ＞等のＭＯＳメモリ装置、イレーザブル
・プログラマブル・リード・オンリー・メモリ（ＥＰＲ
ＯＭ）その他のＭＯＳデバイスのための基準電圧発生回
路に関する。

〈従来の技術）良く知られているように、ＲＯＭは、情報を変更不能に
記憶するためのデバイスである。一般のＲＯＭは、情報
を記憶するための複数のアドレス及び記憶された情報を
呼出すべきアドレスを選択するための複数のアドレスラ
インを有する。このようなＲＯＭの一部が第１図に図式
的に示されている。

第１図に於て、従来技術に基づ＜ＲＯＭはビットライン
１２とグラウンドとの間に接続されたＮチャンネル、即
ちＮＭＯＳトランジスタ１０を有する。図面中、トラン
ジスタに付された文字は、それがＰチャンネル（８ＭＯ
８）トランジスタであるか、またはＮチャンネル（ＮＭ
Ｏ３＞　トランジスタであるかを現わしている。ＮＭＯ
３トランジスタ１０は、ワードライン１６に接続された
ゲートリード１４を有する。

製造に際して、ＮＭＯＳトランジスタ１０にバイナリ１
を記憶するかまたはバイナリＯを記憶するかに応じて閾
電圧値を５Ｖ以上に高めるべくチャンネルをドープする
ことにより、ＮＭＯＳトランジスタ１０を作動可能また
は作動不能状態にする。トランジスタ１０が作動可能状
態にあれば、リード過程の時に、ワードライン１６の電
圧がハイ（一般に５Ｖ）となり、トランジスタ１０をオ
ンさせることができる。しかしながら、トランジスタ１
０が作動不能である場合には、ワードライン１６の電圧
が高められても、トランジスタ１０がオンとならない。

トランジスタ１０の状態は、センス増幅器２８により検
出され、後記するように、センス増幅器２８がトランジ
スタ１０の状態を表わす出力信号を発生する。

ビットライン１２は、ＮＭＯＳトランジスタ１８及び抵
抗器２０を介して、（一般に５Ｖである）ｖＣＣに接続
されている。ビットライン１２は、基準電圧リード２３
及びＮＭＯＳトランジスタ２４を介して基準電圧発生器
２２にも接続されている。ＮＭＯＳトランジスタ２４の
ゲートは、ｖＣＣに接続されており、トランジスタ２４
が抵抗器として機能する。

作動に際して、ビットライン１２に、リード２３上の基
準電圧ＶＲＥＦが供給される。（トランジスタ１０が作
動可能または作動不能であるかに対応するように）トラ
ンジスタ１０に記憶されたデータのビットを読みたい場
合には、ワードライン１６の電圧が約５ｖに高められ、
ＮＭＯＳトランジスタ１８のゲートリードの電圧を約５
■に高めトランジスタ１８を導通させる。その場合、ト
ランジスタ１０が作動不能であれば、基準電圧ＶＲＥＦ
よりも高い電圧がノード２６に現われる。

この電圧はセンス増幅器２８に供給され、センス増幅器
２８が、ＮＭＯＳトランジスタ１０がオンしなかったこ
とを示す出力信号を出力リード３０に供給する。しかし
ながら、ＮＭＯ８トランジスタ１０が作動可能であれば
、ワードライン１６の電圧を高めることにより、ＮＭＯ
Ｓトランジスタ１０を開成されたスイッチとして機能さ
せることにより、ビットライン１２の電圧をグラウンド
レベルに引下げる。トランジスタ１８のゲートが高い電
位であるため、ノード２６もグラウンド電圧レベルにプ
ルされ、センス増幅器２８が、ＮＭＯＳトランジスタ１
０がオンしたことを表わす出力電圧をリード３０に供給
する。

〈発明が解決しようとする問題点〉ここで、基準電圧発生器２２のような基準電圧発生器を
必ずしも必要としないが、ＲＯＭからデータを読み出す
際に必要となる時間を減らすためにはこのような基準電
圧発生器を使用するのが好ましい。ビットライン１２を
バイアスするために基準電圧発生器２２を用いない場合
には、トランジスタ１８のゲートの電圧を高めた後、ト
ランジスタ１０が作動不能であれば、トランジスタ１０
の状態を検知し得る前に、ビットライン１２がトランジ
スタ１８を介して励起されるまで待たなければならない
。従って、ビットライン１２をバイアスすることにより
、トランジスタ１８がオンする時刻と、トランジスタ１
０の状態を確実に示す電圧値がセンス増幅器２８の入力
リードに現われる時刻との間の時間遅れを低減すること
ができる。

第１図のＲＯＭに於て、トランジスタ１８のゲートがＹ
デコードライン３２に接続されている。

Ｙデコードライン３２及びワードライン１６は、ＲＯＭ
がアドレス信号を受けるのに応じてそれ自身に加えられ
る信号により励起される。このようにして、アドレス信
号が、リード３０に伝達されるデータの源としてＮＭＯ
Ｓトランジスタ１０等の個々のＭｏＳトランジスタを選
択することができる。

第１図に示されているように、基準電圧リード２３は、
複数のＮＭＯＳトランジスタ（トランジスタ４４．４６
及び４８）を介して、複数のビットライン（三つのビッ
トライン３８．４０及び４２）にも接続されている。ビ
ットライン３８．４０及び４２に接続されたブロック５
０．５２及び５４は、ボックス５６と同様の回路を有す
る。従って基準電圧発生器２２は複数のビットラインを
バイアスする。成る公知技術に基づ＜ＲＯＭに於ては、
基準電圧発生器２２が２５６本のビットラインをバイア
スする。従って、ビットラインの幾つかがロー状態にプ
ルされた場合でも、基準電圧発生器２２が十分な電流を
供給し、残りのビットラインが基準電圧ＶＲＥＦに保た
れるように基準電圧発生器２２の出力インピーダンスが
十分に低くなければならない。そのため、図示されたＲ
ＯＭが選択されなかった場合でも、従来技術に基づく基
準電圧発生器２２はＲＯＭが選択されたか否かに拘らず
ビットラインをバイアスし続けなければならないため、
公知技術に基づく基準電圧発生器２２は比較的実母の電
力を消費する。公知のように、一般のシステムは、共通
のデータバスに接続された複数のＲＯＭ等のデバイスを
備えている。

ＲＯＭは、一般に、当該ＲＯＭをデータのソースとして
選択するために、ホストＣＰＵにより供給されるセレク
ト信号を受けるためのセレクトピンを有する。

く問題点を解決するための手段〉本発明によれば、ＲＯＭのビットラインをバイアスする
ための第１の基準電圧発生器と第２の基準電圧発生器と
が用いられる。第１の基準電圧発生器は低い出力インピ
ーダンスを有し、ＲＯＭが選択された場合に大量の電流
を供給する。第２の基準電圧発生器はそれよりも高い出
力インピーダンスを有し、ＲＯＭが選択されなかった時
にビットラインをバイアスする。ＲＯＭが選択されなか
った場合、トランジスタがいずれもビットラインから電
流の供給を受けないため、高い出力インピーダンスを有
する基準電圧発生器によりビットラインを十分にバイア
スすることができる。このようにして、ＲＯＭが選択さ
れなかった時にはＲＯＭにより消費される電力を最小化
することができ、ＲＯＭが選択された時には、第１の基
準電圧発生器がビットラインをバイアスすることができ
る。

く作用〉このような基準電圧発生器を用いているため、ＲＯＭが
非選択状態から選択状態に移行するとき、ビットライン
は第２の基準電圧発生器により既に適当な電圧にバイア
スされているため、ＲＯＭが選択されてからＲＯＭが出
力リードにデータを出力するまでに要する時間遅れが極
少化される。ＲＯＭが選択されていないときにビットラ
インをバイアスしなかった場合には、ＲＯＭを選択した
後にビットラインを適当な電圧に励起するまでに多大の
時間遅れが必要となる。

〈実施例〉以下、本発明の好適実施例を添付の図面について詳しく
説明する。

第２図に於て、本発明に基づく第１の基準電圧発生器１
００は、基準電圧リード１０２に基準電圧を供給する。

本発明の成る実施例に於ては、基準電圧発生器１００の
出力インピーダンスが約２５Ωであって、基準電圧発生
器１００により発生する基準電圧は約１ｖである。第２
図には、約７５．０００Ωの出力インピーダンスを有す
る第２の基準電圧発生器１０４が示されている。第２の
基準電圧発生器１０４もリード１０２を約１ｖにバイア
スする。本発明の成る実施例に於ては、リード１０２が
、複数のトランジスタ１０Ｂ−１〜１０８−Ｎを介して
ビットライン’１０６−１〜１０６−Ｎ等の複数のビッ
トラインに接続されている。

基準電圧発生器１００はイネーブルライン１１０に接続
されている。後記するように、ＲＯＭは、イネーブルラ
イン１−１０がＲＯＭチップのセレクトビンにより制御
されるモード或いは、イネーブルライン１１０が常にグ
ラウンドに接続されているモードにて作動することがで
きる。イネーブルライン１１０がロー状態に保たれてい
る場合、基準電圧発生器１００はイネーブルされ、リー
ド１０２に基準電圧を供給する。イネーブルライン１１
０がハイである場合、基準電圧発生器１００がディスエ
ーブルされ、ライン１０２の励起を停止する。

イネーブルライン１１０は、互いに並列接続されたＰＭ
ＯＳトランジスタＴ１及びＮＭＯＳＭＯＳトランジスタ
Ｔ２て制御リード１１２に接続されている。制御リード
１１２は、一般にＲＯＭチップのセレクトビンに接続さ
れている。イネーブルライン１１０は、ＮＭＯＳＭＯＳ
トランジスタＴ３てグラウンドに接続されている。トラ
ンジスタＴ１、Ｔ２及びＴ３のゲートはいずれもｖＣＣ
に接続されている。後記するように、トランジスタＴ１
、Ｔ２及びＴ３の状態は、イネーブルライン１１０が常
にグラウンドに接続されているように（トランジスタＴ
３がオンとなり、基準電圧発生器１００がイネーブルさ
れる）、またはトランジスタＴ３が常にオフであるよう
にプログラムされており、トランジスタＴ１及びＴ２は
、イネーブルライン１１０が、制御リード１１２の信号
により常時励起されるようにプログラムされる。

第２の基準電圧発生器１０４は、ゲート、５００にΩの
抵抗器１１４を介してｖＣＣに接続されたドレーンとり
一ド１０２に接続されたソースとを備える第１のＮＭＯ
ＳＭＯＳトランジスタＴ４る。第２の基準電圧発生器１
０４は、更に、ドレーンと、リード１０２に接続された
ゲートとグラウンドに接続されたソースとを有する第２
のＮＭＯＳＭＯＳトランジスタＴ５るトランジスタＴ１〜Ｔ５は、いずれもその製造過程中に
プログラムし得るものである。成る実施例に於ては、ト
ランジスタＴ１〜Ｔ５が、硼素のイオン注入過程により
プログラムされる。硼素によるイオン注入を行った場合
、ＮＭＯＳトランジスタＴ２〜Ｔ５が常にオフとなり、
ＰＭＯＳトランジスタＴ１が常にオンとなる。トランジ
スタＴ２〜Ｔ５が硼素によるイオン注入を受けなかった
場合には、トランジスタＴ２〜Ｔ５が常にオンとなり、
トランジスタＴ１が硼素によるイオン注入を受けなかっ
た場合には、トランジスタＴ１が常にオフとなる。この
イオン注入過程は、ＲＯＭの他の部分のイオン注入と同
時に行うことも、別途に行うことも可能である。別の実
施例に於ては、トランジスタＴ１〜Ｔ５が、電気接触マ
スク、ゲート酸化マスク、ゲート金属化マスク等の公知
手段によりプログラムされる。更に別の実施例に於ては
、トランジスタＴ１〜Ｔ５を、製造過程の後に、ＥＰＲ
ＯＭについて用いられるものと同様のフローティングゲ
ート構造または多結晶シリコンその他のヒユーズ構造を
備えることによりプログラムされる。このようにして、
基準電圧発生器１００及び１０４は、上記した三つのモ
ードのいずれかにより作動する。ことができる。

轟迷二産重ガエニ丁高速−高電力モードに於ては、トランジスタＴ１、Ｔ２
、Ｔ４及びＴ５がオフのままであるようにプログラムさ
れ、トランジスタＴ３が常にオンであるようにプログラ
ムされる。トランジスタＴ１及びＴ２が常にオフであり
、トランジスタＴ３が常にオンであるため、イネーブル
ライン１１０はグラウンドレベルに保たれ、基準電圧発
生器１００が常にイネーブルされる。従って、基準電圧
発生器１００が、対応するＲＯＭが選択されたか否かに
拘らず常にビットライン１０６−１〜１０６−Ｎをバイ
アスする。

後記するように、高速−高電力モードにて作動するよう
にプログラムされたＲＯＭを用いた場合、ＲＯＭを選択
してから、ＲＯＭがデータを出力するまでに要する遅延
時間が短縮される。しかしながら、この遅延時間の短縮
は、電力消費を増大させるという代償を払って達成され
たものである。

本発明の成る実施例に於ては、高速−高電力モードにあ
っては、トランジスタＴ４及びＴ５がオフであって、基
準電圧発生器１０４がディスエーブルされる。これは、
低インピーダンス基準電圧発生器１００が常にイネーブ
ルされていることにより、高インピーダンス基準電圧発
生器１０４が負荷１０２をバイアスする必要を生じさせ
ないようにするためである。基準電圧発生器１０４をデ
ィスエーブルさせることにより、基準電圧発生器１０４
は何等電力を消費しない。しかしながら、高速−高電力
モードにあって基準電圧発生器１０４をディスエーブル
することは必ずしも必要なことではない。

虫産二虫重力土二五本発明に基づき製造され、中速−中電力モードにて作動
するようにプログラムされたＲＯＭに於ては、トランジ
スタＴ１、Ｔ２、Ｔ４及びＴ５がオンのままとなるよう
にプログラムされ、トランジスタＴ３がオフのままとな
るようにプログラムされる。そのため、トランジスタＴ
３が常にオフとなり、イネーブルライン１００をグラウ
ンドレベルにプルすることがない。更に、トランジスタ
Ｔ１及びＴ２が、制御リード１１２の信号をイネーブル
ライン１１０に伝達し得るように作動している。

このようにして、制御信号が制御リード１１２上に存在
する場合（ＲＯＭか選択されたことを意味する）、低イ
ンピーダンス基準電圧発生器１００がイネーブルされ、
ビットライン１０６−１〜１０６−Ｎをバイアスする。

しかしながら、制御リード１１２の制御信号が非励起状
態（ハイ状態）である場合、低インピーケンス基準電圧
発生器１００がディスエーブルされ、高インピーダンス
基準電圧発生器１０４がビットライン１０６−１〜１０
６−Ｎをバイアスする。

本発明の成る実施例に於ては、中速−中電力モードにあ
って、制御リード１１２がハイ状態からロー状態に移行
するまでに約２００ｎｓを要し、図示されないＲＯＭの
出力リードに時間データが供給されるまでアドレスライ
ンが有効なアドレスデータを伝送する。高速モードにて
作動するようにプログラムされたＲＯＭは、約１０％（
２０ｎＳ）程度更に高速である。

低迷二低亙カエニＦ低速−低電力モードにあっては、トランジスタＴ１及び
Ｔ２がオン状態のままでいるようにプログラムされ、ト
ランジスタＴ３、Ｔ４及びＴ５がオフ状態のままとなる
ようにプログラムされる。

トランジスタＴ４及びＴ５がオフであるため、高インピ
ーダンス基準電圧発生器１０４が常にディスエーブルさ
れ、ビットライン１０６−１〜１０６−Ｎをバイアスす
ることがない。同様にしてトランジスタＴ３が非作動状
態であって、イネーブルライン１１０を接地させること
がない。トランジスタＴ１及びＴ２はいずれも作動状態
であって、制御リード１１２の信号をライン１１０に伝
達する。そのため、低インピーダンス基準電圧発生器１
００のみがビットライン１０６−１〜１０６−Ｎをバイ
アスし、高インピーダンス基準電圧発生器１０４が何等
電力を消費しないため電力消費を低減することができる
。しかしながら、低電力モードにプログラムされた場合
、ＲＯＭが選択されアドレスラインのアドレスデータが
有効となる時点からデータが出力リードに供給されるま
でのアクセス時間が、中電力モードに比較して４０〜５
０％程度（約１００ｎｓ）増大する。

本発明に基づき構成された６４ｋＲＯＭに於ける基準電
圧発生器１００及び１０４が消費する電流は、高速モー
ドにあっては約０．５ｍＡであって、中速モードにて作
動するようにプログラムされた場合には、基準電圧発生
器が消費する電流が約２０ｍＡであった。低電力モード
にあっては、ＲＯＭが選択されなかった場合に、基準電
圧発生器１００及び１０４は数ｐＡの程度の電流を消費
するのみである。従って、本発明に基づく基準電圧発生
器がこれら三つのモードのいずれかにて作動するように
プログラムすることができ、従って速度と電力消費との
間のトレードオフを定める上で多大の自由度を得ること
ができる。

上記した三つのモードを第１表に要約して示す。

（以下余白）本発明の他の実施例に於ては、三つ以上の異なる電力消
費量及び出力インピーダンスを有する基準電圧発生器が
用いられている。これらの基準電圧発生器は、速度／電
力消費量間のトレードオフの選択自由度の大きいＲＯＭ
を提供するようにビットラインをバイアスするべくプロ
グラム可能に選択されることとなる。

第３図は基準電圧発生器１００及び１０４の一実施例を
図式的に示す。第２図の抵抗器１１４が、第３図に於て
は、同等の機能を果たすトランジスタＱ７により置換さ
れている。これらのトランジスタの寸法が第３図に示さ
れている。例えば、トランジスタＱ７は５μの幅と１０
μの長さとを有し、トランジスタＱ１は１５μの幅と１
０μの長さとを有する。一方の寸法のみが示されている
場合は、幅を現わし、その艮ざは３μである。例えばト
ランジスタＱ１３は６μの幅と３μの長さとを有する。

第３図に於て、イネーブルライン１１０はＮＭＯＳトラ
ンジスタＱ１３及び一対のＣＭＯＳインバーク２００及
び２０２に接続されている。ＣＭＯＳインバータ２００
及び２０２は、リード２０１及び２０３にそれぞれ出力
信号を供給する。リード２０１はＮＭＯＳトランジスタ
Ｑ３及びＱ４のゲート並びにトランジスタＱ３のドレー
ンに接続されている。トランジスタＱ３のソースはＮＭ
ＯＳトランジスタＱ５を介してグラウンドに接続されて
いる。トランジスタＱ４のドレーンは、ＶＣＣに接続さ
れており、トランジスタＱ４のソースは、ＮＭＯＳトラ
ンジスタＱ６を介してグラウンドに接続されている。Ｃ
ＭＯＳインバータ２０２の出力リード２０３は、トラン
ジスタＱ５及びＱ６のゲート間に接続されたＮＭＯＳト
ランジスタＱ１０のゲートに接続されている。出力リー
ド１０２は、トランジスタＱ４のソース、トランジスタ
Ｑ６のドレーン及びトランジスタＱ５のゲートに接続さ
れている。

実際の作動に際して、リード１１０にロー信号が存在す
る場合、出力リード２０１及び２０３はいずれもハイ状
態にある。従って、ＮＭＯ８トランジスタＱ１０がオン
となり、ＮＭＯＳトランジスタＱ１３がオフとなる。従
って、リード１０２の出力信号がトランジスタＱ６のゲ
ート及びトランジスタＱ５のゲートに供給される。基準
電圧リード１０２の基準電圧が所望値よりも高い場合、
トランジスタＱ６のゲートの信号が所望値よりも高くな
り、トランジスタＱ６がより大量の電流を通過させ、リ
ード１０２の電圧を降下させる。更に、リード１０２の
電圧が高過ぎる場合、トランジスタＱ５がより大量の電
流を通過させるようになり、リード２０１の電圧を降下
させ、更にトランジスタＱ４が、ＶＣＣからリード１０
２に向けて流れる電流の通過」を低減させるようになる
。

逆に、基準電圧リード１０２に供給される基準電圧が低
過ぎる場合、トランジスタＱ６のゲートの電圧が低過ぎ
ることとなり、トランジスタＱ６を通過する電流値が減
少する。同様に、トランジスタＱ５も、より小さな電流
を通過させることとなり、トランジスタＱ４のゲートの
電圧が上昇し、トランジスタＱ４が、ＶＣＣからリード
１０２に向けて、より大量の電流を通過させるようにな
る。

このようにして、基準電圧発生器１００内の負帰還路が
、リード１０２の電圧を約１Ｖの一定レベルに保持する
。

リード１１０の電圧がハイ状態の場合（ＲＯＭが選択さ
れなかった場合）、リード２０１及び２０３の出力信号
がいずれもローであって、トランジスタＱ１０及びＱ４
をオフさせる。同様にして、トランジスタＱ１３がオン
になり、トランジスタＱ６のゲートの電圧を接地電圧に
下げる。従って、低インピーダンス基準電圧発生器１０
０がディスエーブルされ、基準電圧発生器１００からリ
ード１０２に向けて何等の電流も流れない。そのとき、
トランジスタＴ４及びＴ５が作動状態となるようにプロ
グラムされていれば、リード１０２へのバイアス電圧の
供給源が高インピーダンス基準電圧発生器１０４のみと
なる。

以上本発明を特定の実施例について説明したが、当業者
であれば、本発明の概念から逸脱することなく種々の変
形変更を加えて本発明を実施することができる。例えば
、本発明に基づく基準電圧発生器は、イレーザブル・プ
ログラマブル・リードオンリー・メモリ（ＥＰＲＯＭ＞
　、エレクトリカリ−・イレーザブル・プログラマブル
・リード・オンリー・メモリ（ＥＥＰＲＯＭ）　、ヒユ
ーズによるプログラマブル・リード・オンリー・メモリ
（ＦＲＯＭ＞或いはＲＯＭ等に好適に応用し得るが、同
様の構造を有するランダムアクセスメモリ（ＲＡＭ）或
いは他の集積回路からなる他の形式のデバイスについて
も応用可能である。

また、雨曇準電圧発生器１００及び１０４間の出力イン
ピーダンスの比率も、上記実施例に於ては１００倍とさ
れたが、これは単なる一例であって、他の比率を用い得
ることは云うまでもない。

【図面の簡単な説明】

第１図は公知技術に基づき構成されたＲＯＭのダイヤグ
ラム図である。第２図は本発明に基づき構成された一対の基準電圧発生
器を示すブロック図である。第３図は本発明に基づき構成された基準電圧発生器を詳
細に示すダイヤグラム図である。第４図はトランジスタの幅及び長さを示す際に用いられ
た規則を示す説明図である。１０・・・トランジスタ　１２・・・ビットライン１４
・・・リード　　　　１６・・・ワードライン１８・・
・トランジスタ　２０・・・抵抗器２２・・・基準電圧
発生器２３・・・リード２４・・・トランジスタ　２６
・・・ノード２８・・・センス増幅器　３０・・・リー
ド３８．４０．４２・・・ビットライン４４．４６．４８・・・トランジスタ５０１．５２．５４．５６・・・ブロック１００・・・
基準電圧発生器１０２・・・リード　　　１０４・・・基準電圧発生器
１０６・・・ビットライン１０８・・・トランジスタ１
１０・・・イネーブルライン１１２・・・制御リード　１１４・・・抵抗器２００．
２０２・・・インバータ２０１．２０３・・・リード

Claims

【特許請求の範囲】

（１）基準電圧を伝達する基準電圧ラインと、前記基準
電圧ラインに接続された第１の基準電圧発生器と、前記基準電圧ラインに接続された第２の基準電圧発生器
とを備え、前記第２の基準電圧発生器が、前記第１の基準電圧発生
器よりも高い出力インピーダンスを有することを特徴と
する基準電圧発生回路。
（２）前記第１の基準電圧発生器が、イネーブルライン
を有し、前記イネーブルラインに第１のバイナリ電圧レ
ベルが加えられた時に前記第１の基準電圧発生器がオフ
となり、前記イネーブルラインに第２のバイナリ電圧レ
ベルが加えられた時に前記第１の基準電圧発生器がオン
となることを特徴とする特許請求の範囲第１項に記載の
基準電圧発生回路。
（３）セレクトラインを有するメモリ装置の一部をなす
と共に、前記イネーブルラインに加えられた電圧レベル
が、前記セレクトライン上のデータに応答するものであ
ることを特徴とする特許請求の範囲第２項に記載の基準
電圧発生回路。
（４）前記イネーブルラインに電圧を供給するための手
段と、前記電圧供給手段を前記イネーブルラインから選
択的に遮断するための第１のスイッチ手段とを備えるこ
とを特徴とする特許請求の範囲第２項に記載の基準電圧
発生回路。
（５）前記イネーブルラインを、前記第２のバイナリ電
圧レベルに選択的に接続するための第２のスイッチ手段
を備えることを特徴とする特許請求の範囲第４項に記載
の基準電圧発生回路。
（６）前記第１のスイッチ手段が少なくとも一つのＭＯ
Ｓトランジスタを有し、前記第２のスイッチ手段が少な
くとも一つのＭＯＳトランジスタを備え、前記両スイッ
チ手段の状態が、前記両ＭＯＳトランジスタのチャンネ
ルのドーピングによりプログラムされていることを特徴
とする特許請求の範囲第５項に記載の基準電圧発生回路
。
（７）前記第２の基準電圧発生器が、前記第１の基準電圧発生器に接続された第１のリードと
第２のリードとの間に電気抵抗を形成するための手段と
、ゲートと前記第２のリードに接続されたドレーンと、前
記基準電圧ラインに接続されたソースとを有する第１の
ＭＯＳトランジスタと、グラウンドに接続されたソースと、前記第１のＭＯＳト
ランジスタのソースに接続されたドレーン及びゲートと
を有する第２のＭＯＳトランジスタとを有することを特
徴とする特許請求の範囲第１項に記載の基準電圧発生回
路。
（８）前記第１及び第２のＭＯＳトランジスタが、前記
第１及び第２のＭＯＳトランジスタのチャンネルをドー
ピングする過程にプログラムされ、前記第１及び第２の
ＭＯＳトランジスタが、前記第１及び第２のＭＯＳトラ
ンジスタのゲートに通常加えられるゲート電圧の範囲の
ためのドーピングの結果として非導通となることを特徴
とする特許請求の範囲第７項に記載の基準電圧発生回路
。
（９）イネーブルラインと、制御リードと、前記制御リードと前記イネーブルラインとを選択的に接
続するための第１のスイッチ手段と、前記イネーブルラ
インと前記第２のバイナリ電圧とを選択的に接続するた
めの第２のスイッチ手段とを有し、前記イネーブルラインに前記第１のバイナリ電圧が加え
られた時に、前記第１の基準電圧発生器がオフとなり、
前記イネーブルラインに、前記第１のバイナリ電圧とは
逆の第２のバイナリ電圧が加えられた時に、前記第１の
基準電圧発生器が前記基準電圧ラインをバイアスするこ
とを特徴とする特許請求の範囲第７項に記載の基準電圧
発生回路。
（１０）前記第１及び第２のスイッチ手段がＭＯＳトラ
ンジスタからなり、これらトランジスタのチャンネルに
ドーパントを注入する過程により前記第１及び第２のス
イッチ手段を固定状態にプログラム得ることを特徴とす
る特許請求の範囲第９項に記載の基準電圧発生回路。
（１１）当該回路がメモリ装置の一部をなし、該メモリ
装置が、前記基準電圧ラインによりバイアスされる一連
のビットラインを有することを特徴とする特許請求の範
囲第１項に記載の基準電圧発生回路。
（１２）前記第２の基準電圧発生器の出力インピーダン
スが、前記第１の基準電圧発生器の出力インピーダンス
によりも少なくとも１００倍大きいことを特徴とする特
許請求の範囲第１項に記載の基準電圧発生回路。
（１３）前記第１の基準電圧発生器の出力インピーダン
スが約２５Ωであつて、前記第２の基準電圧発生器の出
力インピーダンスが約７，５０００Ωであることを特徴
とする特許請求の範囲第１項に記載の基準電圧発生回路
。
（１４）当該回路が、前記第２の基準電圧発生器がオフ
である第１のモードにて作動するようにプログラムされ
ていることを特徴とする特許請求の範囲第３項に記載の
基準電圧発生回路。
（１５）当該回路が、前記第２の基準電圧発生器が常に
オンであるような第２のモードにて作動するようにプロ
グラムされていることを特徴とする特許請求の範囲第３
項に記載の基準電圧発生回路。
（１６）当該回路がセレクトラインを有するメモリ装置
の一部をなすと共に、前記第１の基準電圧発生器がイネ
ーブルラインを有し、当該回路が、前記セレクトライン
上の信号の状態に拘らずる前記第１の基準電圧発生器が
イネーブルされるようなモードにて作動することを特徴
とする特許請求の範囲第１項に記載の基準電圧発生回路
。
（１７）当該回路がメモリ装置の一部をなすと共に、ゲ
ート、グラウンドに接続された第１のリード及び前記基
準電圧ラインに接続された第２のリードを有するＭＯＳ
トランジスタを備えることを特徴とする特許請求の範囲
第１項に記載の基準電圧発生回路。
（１８）前記ＭＯＳトランジスタが、前記ゲートに加わ
る信号に応じて導通することを特徴とする特許請求の範
囲第１７項に記載の基準電圧発生回路。
（１９）前記ＭＯＳトランジスタが作動時に導通しない
ことを特徴とする特許請求の範囲第１７項に記載の基準
電圧発生回路。
（２０）前記ＭＯＳトランジスタの状態を示す信号を供
給するためのセンス増幅器を有することを特徴とする特
許請求の範囲第１７項に記載の基準電圧発生回路。
（２１）イネーブルリードと、前記イネーブルリードに接続された入力リードと出力リ
ードとを有する第１のインバータと、前記イネーブルリ
ードに接続された入力リードと出力リードとを有する第
２のインバータと、第１のリードと第２のリードとを有
すると共に、前記第２のインバータの出力リードの信号
が第１のバイナリ状態の時に導通し、前記第２のインバ
ータの出力リードが前記第１のバイナリ状態とは逆の第
２のバイナリ状態にあるときに非導通となる第１のスイ
ッチ手段と、前記第１のスイッチ手段の前記第１のリードに接続され
た出力リードと、ドレーンと、前記第１のインバータの出力リードに接続
されたゲートとソースとを有する第１のＮＭＯＳトラン
ジスタと、前記第１のＮＭＯＳトランジスタのソースに接続された
ドレーンと、前記第１のスイッチ手段の前記第１のリー
ドに接続されたゲートと、グラウンドに接続されたソー
スとを有する第２のＮＭＯＳトランジスタと、前記第１のインバータの出力リードに接続されたゲート
と、電圧源に接続されたドレーンと、前記出力リードに
接続されたソースとを有する第３のＮＭＯＳトランジス
タと、グラウンドに接続されたソースと、前記第１のスイッチ
手段の前記第２のリードに接続されたゲートと、前記出
力リードに接続されたドレーンとを有する第４のＮＭＯ
Ｓトランジスタとを備えることを特徴とする基準電圧発
生回路。
（２２）前記イネーブルリードが前記第１のバイナリ状
態にあるときに、前記第４のＮＭＯＳトランジスタのゲ
ートをグラウンドに接続するための第４のスイッチ手段
を備えることを特徴とする特許請求の範囲第２１項に記
載の基準電圧発生器。
（２３）第１の基準電圧発生器と、基準電圧を伝達するべく前記第１の基準電圧器に接続さ
れた基準電圧リードと、前記基準電圧リードに接続された第２の基準電圧発生器
と、前記第１の基準電圧発生器に接続されたイネーブルリー
ドと、前記イネーブルリードとグラウンドとの間に接続された
第１のＭＯＳトランジスタと、制御信号を受けるための第２のリードと、前記第２のリードと前記イネーブルリードとの間に接続
された第２のＭＯＳトランジスタを有し、前記イネーブ
ルリードかハイ状態のときに前記第１の基準電圧発生器
が非作動となり、前記イネーブルリードがロー状態の時
に前記第１の基準電圧発生器が作動状態となることを特
徴とする基準電圧発生回路に於て、前記第１及び第２の
ＭＯＳトランジスタの状態を制御するための方法であっ
て、前記回路の製造に際して、前記トランジスタのいずれか
一方を作動不能にしておくことを特徴とする基準電圧発
生回路の制御方法。
（２４）前記回路が、前記第２のＭＯＳトランジスタに
並列接続された第３のＭＯＳトランジスタを有し、当該
方法が、前記第３のＭＯＳトランジスタを作動不能にす
る過程を有することを特徴とする特許請求の範囲第２３
項に記載の制御方法。
（２５）前記トランジスタを作動不能にする過程が、前
記トランジスタのチャンネルにイオンを注入する過程を
有することを特徴とする特許請求の範囲第２３項に記載
の制御方法。
（２６）前記第２の基準電圧発生器が、ＤＣ電圧を受けるための第１のリードと第２のリードと
を有する抵抗手段と、ゲートと、前記抵抗手段の前記第２のリードに接続され
たドレーンとを有する第４のＭＯＳトランジスタと、ドレーンと、前記基準電圧リードに接続されたゲートと
、グラウンドに接続されたソースとを有する第５のＭＯ
Ｓトランジスタとを有し、前記第３のＭＯＳトランジスタが前記基準電圧リードに
接続されたソースを有し、前記制御方法が、前記回路の製造に際して、前記第４及
び第５のトランジスタを作動不能にする過程を有するこ
とを特徴とする特許請求の範囲第２３項に記載の制御方
法。
（２７）前記第４及び第５のトランジスタを作動不能に
する過程が、前記第４及び第５のトランジスタのチャン
ネルに対してイオン注入を行う過程からなることを特徴
とする特許請求の範囲第２６項に記載の制御方法。